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PRIORITÄTSANSPRUCH UND QUERVERWEIS
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Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr.
63/168,047 , eingereicht am 30. März 2021 mit dem Titel „Dramatic Parasitic Capacitance Reduction Using Air Moat“, die hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
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HINTERGRUND
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Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte einer Vielzahl verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasantes Wachstum erfahren. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Merkmalsgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
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Finnen-Feldeffekttransistor-Vorrichtungen (FinFET-Vorrichtungen) werden immer häufiger in integrierten Schaltkreisen verwendet. FinFET-Vorrichtungen haben eine dreidimensionale Struktur, die eine Halbleiterfinne umfasst, die von einem Substrat vorsteht. Eine Gate-Struktur, die dafür konfiguriert ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, legt sich um die Halbleiterfinne herum. Bei einer Drei-Gate-FinFET-Vorrichtung legt sich die Gate-Struktur beispielsweise um drei Seiten der Halbleiterfinne herum und bildet so leitfähige Kanäle auf drei Seiten der Halbleiterfinne.
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Figurenliste
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Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
- 1 ist eine perspektivische Ansicht einer Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) gemäß einigen Ausführungsformen.
- 2-7, 8A, 8B, 9A - 9D, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14D, 15A - 15D und 16A - 16D veranschaulichen verschiedene Ansichten einer FinFET-Vorrichtung auf verschiedenen Fertigungsstufen gemäß einer Ausführungsform.
- 17 veranschaulicht eine Draufsicht auf eine FinFET-Vorrichtung gemäß einer Ausführungsform.
- 18 veranschaulicht eine Draufsicht auf eine FinFET-Vorrichtung gemäß einer anderen Ausführungsform.
- 19 veranschaulicht eine Draufsicht auf eine FinFET-Vorrichtung gemäß einer weiteren Ausführungsform.
- 20 veranschaulicht ein Flussdiagramm eines Verfahrens zum Fertigen einer Halbleiterstruktur gemäß einigen Ausführungsformen.
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DETAILLIERTE BESCHREIBUNG
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Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen.
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Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. In der gesamten Beschreibung des vorliegenden Textes, sofern nicht anders angegeben, beziehen sich gleiche oder ähnliche Bezugszahlen in verschiedenen Figuren auf das gleiche oder ein ähnliches Element, das durch ein gleiches oder ähnliches Bildungsverfahren unter Verwendung eines oder mehrerer gleicher oder ähnlicher Materialien gebildet wird. Darüber hinaus veranschaulichen Figuren mit der gleichen Bezugszahl, aber unterschiedlichen Buchstaben (zum Beispiel 9A - 9D) unterschiedliche Ansichten derselben Halbleitervorrichtung auf derselben Fertigungsstufe.
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Ausführungsformen der vorliegenden Offenbarung werden im Kontext des Bildens einer Halbleitervorrichtung und insbesondere im Kontext des Bildens von Luftgräben (zum Beispiel Luftspalten) um Durchkontaktierungen und/oder des Bildens von Luftspalten in der dielektrischen Schicht einer Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) besprochen. Das Prinzip der Offenbarung kann auch auf andere Arten von Vorrichtungen, wie zum Beispiel planare Vorrichtungen, angewendet werden.
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Gemäß einer Ausführungsform der vorliegenden Offenbarung wird eine Gate-Struktur über einer Finne gebildet, und eine Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD-Schicht) wird um die Gate-Struktur herum gebildet. Es werden Luftspalte um die Source/Drain-Kontakte in der ILD-Schicht herum gebildet und/oder werden in der ILD-Schicht neben der Finne gebildet. Die Luftspalte tragen zur Verringerung der parasitären Kapazität der gebildeten Vorrichtung bei und verbessern dadurch die Leistung der Vorrichtung.
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1 veranschaulicht ein Beispiel für einen FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über das Substrat 50 hinausragt. Auf gegenüberliegenden Seiten der Finne 64 sind Isolationsregionen 62 ausgebildet, wobei die Finne 64 über die Isolationsregionen 62 hinausragt. Ein Gate-Dielektrikum 66 befindet sich entlang Seitenwänden und über einer Oberseite der Finne 64, und eine Gate-Elektrode 68 befindet sich über dem Gate-Dielektrikum 66. Source/Drain-Regionen 80 befinden sich in der Finne 64 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68. 1 veranschaulicht des Weiteren Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Regionen 80. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und erstreckt über die Source/Drain-Region 80 hinweg. Der Querschnitt D-D verläuft parallel zum Querschnitt A-A und befindet sich außerhalb der Finne 64 (zum Beispiel zwischen zwei benachbarten Finnen 64). Die anschließenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
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2 - 7, 8A, 8B, 9A - 9D, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14D, 15A - 15D und 16A - 16D veranschaulichen verschiedene Ansichten (zum Beispiel Querschnittsansicht oder Draufsicht) einer FinFET-Vorrichtung 100 auf verschiedenen Fertigungsstufen gemäß einer Ausführungsform. Die FinFET-Vorrichtung 100 ähnelt dem FinFET 30 in 1, jedoch mit mehreren Finnen und mehreren Gate-Strukturen. 2 - 5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B, und die 6, 7 und 8A veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A. 8B veranschaulicht eine Draufsicht auf die FinFET-Vorrichtung 100. In den 9A - 9D, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14D, 15A - 15D und 16A - 16D veranschaulichen Figuren mit den Buchstaben A (zum Beispiel 9A), B (zum Beispiel 9B), C (zum Beispiel 9C) und D (zum Beispiel 9D) Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitten D-D, A-A, B-B bzw. C-C.
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2 veranschaulicht eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder vom n-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Allgemein weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (Buried Oxide, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, aufgebracht. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon enthalten.
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Wir wenden uns 3 zu, wo das in 2 gezeigte Substrat 50 zum Beispiel mit Hilfe von Photolithografie- und Ätztechniken strukturiert wird. Zum Beispiel wird eine Maskenschicht, wie zum Beispiel eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann ein dünner Film sein, der Siliziumoxid umfasst und zum Beispiel durch einen thermischen Oxidationsprozess gebildet wird. Die Pad-Oxidschicht 52 kann als eine Adhäsionsschicht zwischen dem Substrat 50 und der darüber liegenden Pad-Nitridschicht 56 dienen und kann als eine Ätzstoppschicht für das Ätzen der Pad-Nitridschicht 56 fungieren. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet und kann zum Beispiel durch chemische Niederdruckaufdampfung (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) gebildet werden.
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Die Maskenschicht kann mittels photolithografischer Techniken strukturiert werden. Allgemein verwenden Photolithografietechniken ein Photoresistmaterial (nicht abgebildet), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie die Maskenschicht in diesem Beispiel, vor anschließenden Verarbeitungsschritten wie zum Beispiel Ätzen. In diesem Beispiel wird das Photoresistmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 verwendet, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht.
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Die strukturierte Maske 58 wird anschließend verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 zwischen benachbarten Gräben 61 definiert werden, wie in 3 veranschaulicht. In einigen Ausführungen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 gebildet, zum Beispiel durch reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder einer Kombination davon. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) parallel zueinander und in geringem Abstand zueinander sein. In einigen Ausführungen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können im Folgenden auch als Finnen 64 bezeichnet werden.
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Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. So können beispielsweise die Finnen 64 mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
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4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64 zur Bildung von Isolationsregionen 62. Das Isoliermaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (HDP-CVD), eine fließfähige CVD (FCVD) (zum Beispiel eine CVD-basierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem und Nach-Brennen, um es zu einem anderen Material, wie zum Beispiel einem Oxid, umzuwandeln), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isoliermaterialien und/oder andere Bildungsprozesse verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isolationsmaterial gebildet wurde. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), kann überschüssiges Isoliermaterial entfernen und Oberseiten der Isolierregionen 62 und Oberseiten der Halbleiterfinnen 64 bilden, die koplanar sind (nicht abgebildet). Die strukturierte Maske 58 (siehe 3) kann ebenfalls durch den Planarisierungsprozess entfernt werden.
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In einigen Ausführungsformen weisen die Isolationsregionen 62 eine Auskleidung, zum Beispiel ein Auskleidungsoxid (nicht abgebildet), an der Grenzfläche zwischen der Isolationsregion 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. In einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Substrat 50 und der Isolationsregion 62 zu reduzieren. In ähnlicher Weise kann das Auskleidungsoxid auch verwendet werden, um kristalline Defekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und der Isolationsregion 62 zu reduzieren. Das Auskleidungsoxid (zum Beispiel Siliziumoxid) kann ein thermisches Oxid sein, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, obgleich auch ein anderes geeignetes Verfahren zur Bildung des Auskleidungsoxids verwendet werden kann.
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Als Nächstes werden die Isolationsregionen 62 ausgespart, um Flachgrabenisolationsregionen 62 (Shallow Trench Isolation, STI) zu bilden. Die Isolationsregionen 62 werden so ausgespart, dass die oberen Abschnitte der Halbleiterfinnen 64 zwischen benachbarten STI-Regionen 62 vorstehen. Die Oberseiten der STI-Regionen 62 können eine flache Oberfläche (wie veranschaulicht), eine konvexe Oberfläche, eine konkave Oberfläche (zum Beispiel napfförmig) oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die Isolationsregionen 62 können mittels eines akzeptablen Ätzverfahrens ausgespart werden, wie beispielsweise einem, das für das Material der Isolationsregionen 62 selektiv ist. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung mittels verdünnter Flusssäure (dHF) ausgeführt werden, um die Isolationsregionen 62 auszusparen.
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2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber Finnen können in verschiedenen Prozessen gebildet werden. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie zum Beispiel ein epitaxiales Material, das für einen bestimmten Typ (zum Beispiel n-Typ oder p-Typ) der zu bildenden Halbleitervorrichtungen geeignet ist. Danach wird das Substrat 50 mit epitaxialem Material auf der Oberseite strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaxiale Material enthalten.
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Als ein weiteres Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
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In einem weiteren Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; heteroepitaxiale Strukturen können epitaxial in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
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In Ausführungsformen, in denen ein oder mehrere epitaxiale Materialien oder epitaxiale Strukturen (zum Beispiel die heteroepitaxialen Strukturen oder die homoepitaxialen Strukturen) gezüchtet werden, können das eine oder die mehreren gezüchteten Materialien oder Strukturen während des Wachstums in situ dotiert werden, was vorherige und anschließende Implantierungen überflüssig machen kann, obgleich in situ- und Implantierungsdotierung auch zusammen verwendet werden können. Darüber hinaus kann es vorteilhaft sein, ein Material in einer NMOS-Region, das sich von dem Material in einer PMOS-Region unterscheidet, epitaxial zu züchten. In verschiedenen Ausführungsformen können die Finnen 64 Silizium-Germanium (SixGe1-x, wobei x im Bereich zwischen 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
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5 veranschaulicht die Bildung der Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64. Die Dummy-Gate-Struktur 75 weist in einigen Ausführungsformen das Gate-Dielektrikum 66 und die Gate-Elektrode 68 auf. Über der Dummy-Gate-Struktur 75 kann eine Maske 70 gebildet werden. Um die Dummy-Gate-Struktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch gezüchtet werden.
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Über der dielektrischen Schicht wird eine Gate-Schicht gebildet, und über der Gate-Schicht wird eine Maskenschicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie zum Beispiel durch einen CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obgleich auch andere Materialien verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
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Nachdem die Schichten (zum Beispiel die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet wurden, kann die Maskenschicht mittels akzeptabler Photolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine akzeptable Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um die Gate-Elektrode 68 bzw. das Gate-Dielektrikum 66 zu bilden. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalregionen der Halbleiterfinnen 64. Die Gate-Elektrode 68 kann auch eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterfinnen 64 verläuft.
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Das Gate-Dielektrikum 66 wird in dem Beispiel von 5 als über den Finnen 64 (zum Beispiel über Oberseiten und Seitenwänden der Finnen 64) und über den STI-Regionen 62 gebildet gezeigt. In anderen Ausführungsformen kann das Gate-Dielektrikum 66 zum Beispiel durch thermische Oxidation eines Materials der Finnen 64 gebildet werden und kann daher über den Finnen 64 gebildet werden, muss aber nicht über den STI-Regionen 62 gebildet werden. Diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
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Als Nächstes, wie in 6 veranschaulicht, werden schwach dotierte Drain-Regionen (Lightly Doped Drain, LDD-Regionen) 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Implantationsprozess gebildet werden. Der Implantationsprozess kann Störatome vom n-Typ oder p-Typ in die Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. In einigen Ausführungsformen grenzen die LDD-Regionen 65 an die Kanalregion der FinFET-Vorrichtung 100. Abschnitte der LDD-Regionen 65 können sich unter der Gate-Elektrode 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht-einschränkendes Beispiel für die LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsprozess der LDD-Regionen 65 sind ebenfalls möglich und sollen in vollem Umfang in den Geltungsbereich der vorliegenden Offenbarung fallen. Zum Beispiel können die LDD-Regionen 65 gebildet werden, nachdem Gate-Abstandshalter 87 gebildet wurden.
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Wir bleiben bei 6. Nachdem die LDD-Regionen 65 gebildet wurden, werden Gate-Abstandshalter 87 auf der Gate-Struktur gebildet. In dem Beispiel von 6 werden die Gate-Abstandshalter 87 an gegenüberliegenden Seitenwänden der Gate-Elektrode 68 und an gegenüberliegenden Seitenwänden des Gate-Dielektrikums 66 gebildet. Die Gate-Abstandshalter 87 können aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet werden und können zum Beispiel mittels thermischer Oxidation, CVD oder eines anderen geeigneten Abscheidungsprozesses gebildet werden.
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Die in 6 veranschaulichten Formen und Bildungsverfahren der Gate-Abstandshalter 87 sind lediglich nicht-einschränkende Beispiele, und andere Formen und Bildungsverfahren sind ebenfalls möglich. Zum Beispiel können die Gate-Abstandshalter 87 erste Gate-Abstandshalter (nicht dargestellt) und zweite Gate-Abstandshalter (nicht dargestellt) aufweisen. Die ersten Gate-Abstandshalter können an den gegenüberliegenden Seitenwänden der Dummy-Gate-Struktur 75 gebildet werden. Die zweiten Gate-Abstandshalter können an den ersten Gate-Abstandshaltern gebildet werden, wobei die ersten Gate-Abstandshalter zwischen einer jeweiligen Gate-Struktur und den jeweiligen zweiten Gate-Abstandshaltern angeordnet sind. Die ersten Gate-Abstandshalter können in einer Querschnittsansicht eine L-Form aufweisen. Als ein weiteres Beispiel können die Gate-Abstandshalter 87 gebildet werden, nachdem die epitaxialen Source/Drain-Regionen 80 (siehe 7) gebildet wurden. In einigen Ausführungsformen werden Dummy-Gate-Abstandshalter auf den ersten Gate-Abstandshaltern (nicht gezeigt) vor dem Epitaxialprozess der in 7 veranschaulichten epitaxialen Source/Drain-Regionen 80 gebildet, und die Dummy-Gate-Abstandshalter werden entfernt und durch die zweiten Gate-Abstandshalter ersetzt, nachdem die epitaxialen Source/Drain-Regionen 80 gebildet wurden. Alle derartigen Ausführungsformen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
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Als Nächstes werden, wie in 7 veranschaulicht, Source-/Drain-Regionen 80 gebildet. Die Source/Drain-Regionen 80 werden durch Ätzen der Finnen 64 zum Zweck des Bildens von Aussparungen und durch epitaxiales Wachstum eines Materials in der Aussparung unter Verwendung geeigneter Verfahren wie zum Beispiel metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Wachstum (SEG), dergleichen, oder eine Kombination davon gebildet.
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Wie in 7 veranschaulicht, können die epitaxialen Source/Drain-Regionen 80 Flächen aufweisen, die im Vergleich zu jeweiligen Flächen der Finnen 64 erhöht sind (zum Beispiel über die nicht-ausgesparten Abschnitte der Finnen 64 erhöht sind), und können Facetten aufweisen. Die Source/Drain-Regionen 80 der benachbarten Finnen 64 können ineinander übergehen, um eine durchgehende epitaxiale Source/Drain-Region 80 zu bilden. In einigen Ausführungsformen gehen die Source/Drain-Regionen 80 benachbarten Finnen 64 nicht ineinander über und bleiben separate Source/Drain-Regionen 80. In einigen beispielhaften Ausführungsformen, in denen der resultierende FinFET ein n-FinFET ist, umfassen die Source/Drain-Regionen 80 Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen beispielhaften Ausführungsformen, in denen der resultierende FinFET ein p-FinFET ist, umfassen die Source/Drain-Regionen 80 SiGe und ein p-Störatom wie zum Beispiel Bor oder Indium.
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Die epitaxialen Source-/Drain-Regionen 80 können mit Dotanden implantiert werden, um Source-/Drain-Regionen 80 zu bilden, gefolgt von einem Temperungsprozess. Der Implantierungsprozess kann das Bilden und Strukturieren von Masken wie zum Beispiel einem Photoresist umfassen, um die Regionen des FinFET zu bedecken, die vor dem Implantierungsprozess geschützt werden sollen. Die Source/Drain-Regionen 80 können eine Konzentration von Störatomen (zum Beispiel Dotanden) in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen während des Wachstums in situ dotiert werden.
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In einigen Ausführungsformen wird nach dem Bilden der Source/Drain-Regionen 80 eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) (nicht dargestellt) über den Source/Drain-Regionen 80, den Dummy-Gate-Strukturen 75 und den Gate-Abstandshaltern 87 gebildet. Die CESL fungiert als eine Ätzstoppschicht in einem anschließenden Ätzprozess und kann ein geeignetes Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen umfassen, und kann durch ein geeignetes Bildungsverfahren wie zum Beispiel CVD, PVD, Kombinationen davon oder dergleichen gebildet werden.
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Als Nächstes wird ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 90 über der Finne 64 um die Dummy-Gate-Strukturen 75 herum gebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder FCVD, abgeschieden werden. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann durchgeführt werden, um die Maske 70 zu entfernen und um Abschnitte der CESL, die über der Gate-Elektrode 68 angeordnet sind, zu entfernen, dergestalt, dass nach dem Planarisierungsprozess die Oberseite der ersten ILD 90 mit der Oberseite der Gate-Elektrode 68 bündig ist.
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Als Nächstes wird in 8A ein Gate-Last-Prozess (mitunter auch als Ersatz-Gate-Prozess bezeichnet) ausgeführt, um die Gate-Elektrode 68 und das Gate-Dielektrikum 66 durch ein aktives Gate (das auch als ein Ersatz-Gate oder ein Metall-Gate bezeichnet werden kann) bzw. ein oder mehrere dielektrische Materialien für das aktive Gate zu ersetzen. Daher können die Gate-Elektrode 68 und das Gate-Dielektrikum 66 als eine Dummy-Gate-Elektrode bzw. ein Dummy-Gate-Dielektrikum in einem Gate-Last-Prozess bezeichnet werden. Das aktive Gate ist in einigen Ausführungsformen ein Metall-Gate.
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Unter Bezug auf 8A werden die Dummy-Gate-Strukturen 75 durch Ersatz-Gate-Strukturen 97 ersetzt. Gemäß einigen Ausführungsformen werden zum Bilden der Ersatz-Gate-Strukturen 97 die Gate-Elektrode 68 und das Gate-Dielektrikum 66 direkt unter der Gate-Elektrode 68 in einem oder mehreren Ätzschritten entfernt, so dass zwischen den Gate-Abstandshaltern 87 Aussparungen (nicht dargestellt) entstehen. Jede Aussparung legt die Kanalregion einer jeweiligen Finne 64 frei. Während des Entfernens des Dummy-Gates kann das Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Gate-Elektrode 68 geätzt wird. Das Gate-Dielektrikum 66 kann dann nach dem Entfernen der Gate-Elektrode 68 entfernt werden.
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Als Nächstes werden eine Gate-Dielektrikum-Schicht 94, eine Sperrschicht 96, eine Austrittsarbeitsschicht 98 und eine Gate-Elektrode 86 in den Aussparungen für die Ersatz-Gate-Strukturen 97 gebildet. Die Gate-Dielektrikum-Schicht 94 wird konform in den Aussparungen abgeschieden, wie zum Beispiel auf den Oberseiten und den Seitenwänden der Finnen 64, an Seitenwänden der Gate-Abstandshalter 87 sowie auf einer Oberseite des ersten ILD 90 (nicht gezeigt). Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 94 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen enthält die Gate-Dielektrikum-Schicht 94 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die Gate-Dielektrikum-Schichten 94 einen k-Wert (zum Beispiel eine Dielektrizitätskonstante) von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Verfahren zum Bilden der Gate-Dielektrikum-Schicht 94 können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), PECVD und dergleichen umfassen.
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Als Nächstes wird die Sperrschicht 96 konform über der Gate-Dielektrikum-Schicht 94 gebildet. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material wie zum Beispiel Titannitrid umfassen, obgleich alternativ auch andere Materialien wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden können. Die Sperrschicht kann mittels eines CVD-Prozesses, wie zum Beispiel PECVD, gebildet werden. Es können jedoch auch andere alternative Prozesse wie zum Beispiel Sputtern, metallorganische chemische Aufdampfung (Metal Organic Chemical Vapor Deposition, MOCVD) oder ALD alternativ verwendet werden.
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Als Nächstes kann in einigen Ausführungsformen die Austrittsarbeitsschicht 98, wie zum Beispiel eine Austrittsarbeitsschicht vom p-Typ oder eine Austrittsarbeitsschicht vom n-Typ, in den Aussparungen über den Sperrschichten 96 und vor dem Bilden der Gate-Elektrode 86 gebildet werden. Zu beispielhaften p-Austrittsarbeitsmetallen, die in den Gate-Strukturen für p-Vorrichtungen enthalten sein können, gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Zu beispielhaften n-Austrittsarbeitsmetallen, die in den Gate-Strukturen für n-Vorrichtungen enthalten sein können, gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verknüpft, und daher wird das Material der Austrittsarbeitsschicht so gewählt, dass ihr Austrittsarbeitswert so abgestimmt werden kann, dass eine Zielschwellenspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die eine oder die mehreren Austrittsarbeitsschichten können durch CVD, physikalische Aufdampfung (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden.
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Als Nächstes wird eine Keimschicht (nicht abgebildet) konform über der Austrittsarbeitsschicht 98 gebildet. Die Keimschicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Tantalnitrid, dergleichen, oder eine Kombination davon enthalten und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. Zum Beispiel umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
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Als Nächstes wird die Gate-Elektrode 86 über der Keimschicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen aus. Die Gate-Elektrode 86 kann aus einem metallhaltigen Material wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten daraus gebildet werden und kann zum Beispiel durch Galvanisieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Nach dem Bilden der Gate-Elektrode 86 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikum-Schicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 86 zu entfernen, wobei die überschüssigen Abschnitte über der Oberseite der ersten ILD 90 liegen. Die resultierenden verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 86 bilden somit die Ersatz-Gate-Struktur 97 (auch als die Metall-Gate-Struktur bezeichnet) der resultierenden FinFET-Vorrichtung 100. Wie in 8A veranschaulicht, haben die Metall-Gate-Strukturen 97, die Gate-Abstandshalter 87 und das erste ILD 90 aufgrund des Planarisierungsprozesses eine koplanare Oberseite.
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8B veranschaulicht eine Draufsicht auf die FinFET-Vorrichtung 100 von 8A. Es ist zu beachten, dass der Einfachheit halber nicht alle Merkmale der FinFET-Vorrichtung 100 in 8B veranschaulicht sind. Insbesondere veranschaulicht 8B vier Finnen 64 (zum Beispiel 64A, 64B, 64C und 64D) und vier Metall-Gate-Strukturen 97 (zum Beispiel 97A, 97B, 97C und 97D) über den Finnen 64 beim Blick von oben (zum Beispiel in einer Draufsicht). 8B veranschaulicht des Weiteren in Strichlinien beispielhafte Positionen für Öffnungen 104, iio und 112, die in der anschließenden Bearbeitung gebildet werden. Darüber hinaus sind die Querschnitte A-A, B-B, C-C und D-D in 1 ebenfalls in 8B veranschaulicht. Die Anzahl der Finnen 64 und die Anzahl der Metall-Gate-Strukturen 97, die in 8B (und den anderen Figuren) veranschaulicht sind, dienen Veranschaulichungszwecken und sind nicht einschränkend; andere Zahlen sind ebenfalls möglich und sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
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Als Nächstes wird in den 9A - 9D eine Ätzstoppschicht 101 über dem ersten ILD 90 gebildet, und eine Hartmaskenschicht 103 wird über der Ätzstoppschicht 101 gebildet. Die Ätzstoppschicht 101 kann aus einem anderen Material als zum Beispiel Siliziumnitrid und Siliziumoxid gebildet werden, um Ätzselektivität bereitzustellen. Zum Beispiel kann die Ätzstoppschicht 101 aus einem kohlenstoffbasierten Nitrid (zum Beispiel Siliziumcarbonitrid, Siliziumkohlenstoffoxynitrid) oder einem Metallnitrid (zum Beispiel Bornitrid, Aluminiumnitrid) unter Verwendung eines geeigneten Bildungsverfahrens wie zum Beispiel CVD, PECDV, ALD oder dergleichen gebildet werden. Die Hartmaskenschicht 103 kann aus einem geeigneten Material, wie zum Beispiel Siliziumnitrid, unter Verwendung von CVD, PECVD oder dergleichen gebildet werden. Es ist zu beachten, dass in den 9A - 9D und den anschließenden Figuren der Einfachheit halber die LDD-Regionen 65 nicht gezeigt sind und die Details (zum Beispiel verschiedene Schichten) der Metall-Gate-Struktur 97 nicht veranschaulicht sind.
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Als Nächstes wird eine Öffnung 104 in der harten Maskenschicht 103 gebildet. Die Öffnung 104 kann unter Verwendung von Photolithografie und Ätztechniken gebildet werden. Aufgrund der Ätzselektivität zwischen der Hartmaskenschicht 103 und der Ätzstoppschicht 101 ätzt der Ätzprozess zum Bilden der Öffnung 104 durch die Hartmaskenschicht 103 hindurch und stoppt an der Ätzstoppschicht 101 (legt diese zum Beispiel frei). Wie in den 8B und 9A - 9D veranschaulicht, wird die Öffnung 104 zwischen benachbarten Finnen 64 (zum Beispiel 64C und 64B) gebildet und ist von diesen beabstandet. In dem veranschaulichten Beispiel verläuft die Längsachse der Öffnung 104, die entlang der Richtung des Querschnitts D-D verläuft, parallel zur Längsachse der Finnen 64, und die Öffnung 104 überlappt in der Draufsicht von 8B drei Metall-Gate-Strukturen 97B, 97C und 97D. Es ist zu beachten, dass die Anzahl der Öffnungen 104 sowie die Position, die Form und die Abmessungen der in den 8B und 9A - 9D veranschaulichten Öffnungen 104 lediglich nicht-einschränkende Beispiele sind, wie dem Fachmann ohne Weiteres einleuchtet. Es sind noch andere Variationen und Modifizierungen möglich; diese sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein. Zum Beispiel veranschaulichen die 17 -19 zusätzliche Beispiele für die Öffnungen 104, deren Einzelheiten weiter unten noch erörtert werden.
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Als Nächstes wird in den 10A - 10D eine Wiederabscheidungsschicht 102, die optional ist, konform über der Hartmaskenschicht 103 und in der Öffnung 104 gebildet. In der veranschaulichten Ausführungsform ist die Wiederabscheidungsschicht 102 aus dem gleichen Material (zum Beispiel SiN) wie die Hartmaskenschicht 103 gebildet. Die Wiederabscheidungsschicht 102 kann durch CVD, ALD oder dergleichen gebildet werden. Die Dicke der Wiederabscheidungsschicht 102 kann zum Beispiel zwischen etwa 5 Ängström und etwa 10 Ängström betragen. Die Wiederabscheidungsschicht 102 kann gebildet werden, um die Abmessung der Öffnung 104, die in einem anschließenden Schnittmetall-Gate-Prozess verwendet wird, um einige der Metall-Gate-Strukturen 97 zu schneiden, zu reduzieren. Darüber hinaus kann die Wiederabscheidungsschicht 102 eine Beschädigung der Finnen 64 während des Ätzprozesses des Schnittmetall-Gate-Prozesses reduzieren. In einigen Ausführungsformen wird die Wiederabscheidungsschicht 102 weggelassen.
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Als Nächstes werden in den 11A - 11D mehrere Ätzprozesse durchgeführt, um Abschnitte des ersten ILD 90, Abschnitte der Metall-Gate-Strukturen 97 und Abschnitte der entsprechenden Gate-Abstandshalter 87 zu entfernen, die sich direkt unter der Öffnung 104 befinden. Mit anderen Worten: Die Öffnung 104 wird durch die Ätzstoppschicht 101 und das erste ILD 90 hindurch so verlängert, dass die STI-Regionen 62 freigelegt werden. Der Abschnitt der Öffnung 104 unterhalb der Hartmaskenschicht 103 kann auch als ein Graben 104 bezeichnet werden. Wie in 11C veranschaulicht, trennt (zum Beispiel schneidet) die Öffnung 104 jede der Metall-Gate-Strukturen 97 (siehe zum Beispiel 97B, 97C und 97D in 8B), die die Öffnung 104 schneiden, in zwei separate Metall-Gate-Strukturen. Dies kann als ein Schnittmetall-Gate-Prozess bezeichnet werden. In dem Beispiel von 11A können die mehreren Ätzprozesse an Stellen überätzen, an denen sich die abgetragenen Metall-Gate-Strukturen 97 befanden, und können daher Aussparungen 106 bilden, die sich in die STI-Regionen 62 erstrecken.
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In einigen Ausführungsformen umfassen die mehreren Ätzprozesse einen ersten Trockenätzprozess, einen Nassätzprozess und einen zweiten Trockenätzprozess, die nacheinander durchgeführt werden. Der erste Trockenätzprozess (zum Beispiel ein Plasmaprozess) wird durchgeführt, um die Wiederabscheidungsschicht 102 zu durchbrechen (zum Beispiel zu entfernen), und kann unter Verwendung eines Ätzgases durchgeführt werden, das CH3F, Ar, He, O2, Kombinationen davon oder dergleichen umfasst. Als Nächstes wird der Nassätzprozess zum Beispiel unter Verwendung einer Mischung aus Salzsäure (HCl) und entionisiertem Wasser (De-Ionized Water, DIW) durchgeführt. Der Nassätzprozess kann durchgeführt werden, um Rückstände und/oder Nebenprodukte des ersten Trockenätzprozesses zu reinigen (zum Beispiel zu entfernen). Als Nächstes wird der zweite Trockenätzprozess (zum Beispiel ein Plasmaprozess) durchgeführt, um die verbleibenden Schichten/Strukturen, die unter der Öffnung 104 liegen, zu entfernen, und kann unter Verwendung eines Ätzgases durchgeführt werden, das Cl2, SiCl4, CH4, CF4, BCl3, Ar, O2, Kombinationen davon oder dergleichen umfasst.
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Als Nächstes wird in den 12A - 12D ein erstes Dummy-Material 105 (das auch als ein Opfermaterial bezeichnet werden kann) gebildet, um die Öffnung 104 zu füllen. In einigen Ausführungsformen wird das erste Dummy-Material 105 aus einem Material gebildet, das Ätzselektivität mit den Materialien anderer Schichten/Strukturen (zum Beispiel dem ersten ILD 90, der Ätzstoppschicht 101, den STI-Regionen 62, der Finne 64, den Source/Drain-Regionen 80, der Metall-Gate-Struktur 97, der anschließend gebildeten Auskleidungsschicht 111 und Kontakten 113) in einem anschließenden Ätzprozess zum Entfernen des ersten Dummy-Materials 105 bereitstellt (siehe 15A - 15D). Das erste Dummy-Material 105 kann ein geeignetes Halbleitermaterial (zum Beispiel Si oder Ge) oder ein geeignetes Metalloxidmaterial (zum Beispiel Al2O3, Ga2O3, TO2, In2O3, ZnO) sein. Ein geeignetes Bildungsverfahren, wie zum Beispiel PVD, CVD, ALD oder dergleichen, kann ausgeführt werden, um das erste Dummy-Material 105 zu bilden.
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Nachdem das erste Dummy-Material 105 gebildet wurde, wird ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt, um überschüssige Abschnitte des ersten Dummy-Materials 105 zu entfernen, die sich außerhalb der Öffnung 104 befinden. Der Planarisierungsprozess kann auch die Hartmaskenschicht 103 entfernen. Wie in den 12A, 12C und 12D veranschaulicht, liegt die Ätzstoppschicht 101 nach dem Planarisierungsprozess frei, und das erste Dummy-Material 105 und die Ätzstoppschicht 101 haben eine koplanare (zum Beispiel ebene) Oberseite.
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Als Nächstes wird in den 13A - 13D ein zweites ILD 107 über der Ätzstoppschicht 101 und über dem ersten Dummy-Material 105 gebildet. Das zweite ILD 107 kann aus dem gleichen Material wie das erste ILD 90 durch ein gleiches oder ähnliches Bildungsverfahren gebildet werden, weshalb keine Details wiederholt werden. Als Nächstes werden Öffnungen 110 und 112, die sich durch das zweite ILD 107, die Ätzstoppschicht 101 und das erste ILD 90 hindurch erstrecken, zum Beispiel mit Hilfe von Photolithographie- und Ätztechniken gebildet. Der Fachmann erkennt ohne Weiteres, dass die Anzahl, die Position und die Abmessung der Öffnungen 110/112, wie veranschaulicht, nur Veranschaulichungszwecken dienen und nicht einschränkend sind.
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Wie in der Draufsicht von 8B veranschaulicht, werden die Öffnungen 110 entlang der Längsachse der Öffnung 104 gebildet, und mindestens Abschnitte der Öffnungen 110 überlappen die Öffnung 104. Daher legen die Öffnungen 110 die Seitenwände des ersten Dummy-Materials 105 frei, wie in 13A veranschaulicht. In dem Beispiel von 13A legt die Öffnung 110A eine Seitenwand des ersten ILD 90 auf der linken Seite frei und legt eine Seitenwand des ersten Dummy-Materials 105 auf der rechten Seite frei, und die Öffnung 110B legt Seitenwände des ersten Dummy-Materials 105 sowohl auf der linken als auch auf der rechten Seite frei. Die Öffnungen 110 können sich weiter in die STI-Regionen 62 erstrecken. Wie in den 8B und 13D veranschaulicht, werden die Öffnungen 112 über den Source/Drain-Regionen 80 gebildet und können sich in die Source/Drain-Regionen 80 hinein erstrecken. In einigen Ausführungsformen werden die Öffnungen 110 und 112 im selben Verarbeitungsschritt, zum Beispiel im selben Photolithografie- und Ätzschritt unter Verwendung derselben Photomaske, gebildet.
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Als Nächstes wird ein zweites Dummy-Material 109 (das auch als ein Opfermaterial bezeichnet werden kann) konform über dem zweiten ILD 107 und entlang Seitenwänden und Böden der Öffnungen 110/112 gebildet. Das zweite Dummy-Material 109 wird in der veranschaulichten Ausführungsform aus dem gleichen Material wie das erste Dummy-Material 105 gebildet. In einigen Ausführungsformen werden das erste Dummy-Material 105 und das zweite Dummy-Material 109 aus unterschiedlichen Materialien gebildet, haben aber im Wesentlichen die gleiche Ätzrate (zum Beispiel innerhalb von 10 % voneinander) für einen anschließenden Ätzprozess, um das erste Dummy-Material 105 und das zweite Dummy-Material 109 zu entfernen. Als Nächstes wird ein anisotroper Ätzprozess durchgeführt, um Abschnitte des zweiten Dummy-Materials 109 zu entfernen, die an den Böden der Öffnungen 110/112 angeordnet sind, dergestalt, dass das zweite Dummy-Material 109 die Seitenwände der Öffnungen 110/112 auskleidet, aber nicht die Böden der Öffnungen 110/112 bedeckt.
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Wie in 13A veranschaulicht, kontaktiert das zweite Dummy-Material 109 in den Öffnungen 110 (zum Beispiel 100A, 100B) Seitenwände des ersten Dummy-Materials 105 und erstreckt sich entlang dieser Seitenwände. In einem anschließenden Ätzprozess (siehe 15A) zum Entfernen des ersten Dummy-Materials 105 und des zweiten Dummy-Materials 109 entfernt das Ätzmittel das zweite Dummy-Material 109 in den Öffnungen 110 und geht dann dazu über, das erste Dummy-Material 105 in der Öffnung 104 zu entfernen. Mit anderen Worten: Das Ätzmittel ist in der Lage, durch die Öffnungen 110 mit dem ersten Dummy-Material 105 in Kontakt zu kommen. Im Folgenden werden Details besprochen.
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Als Nächstes wird in den 14A - 14D eine Auskleidungsschicht 111 konform in den Öffnungen 110/112 gebildet, zum Beispiel auf den Source/Drain-Regionen 80 an den Böden der Öffnungen 112, auf den STI-Regionen an den Böden der Öffnungen 110, und auf dem zweiten Dummy-Material 109 entlang der Seitenwände der Öffnungen 110/112. Obgleich nicht veranschaulicht, kann die Auskleidungsschicht 111 auch über der Oberseite des zweiten Dummy-Materials 109 gebildet werden, die sich entlang der Oberseite des zweiten ILD 107 erstreckt. Als Nächstes wird ein leitfähiges Material 113 auf der Auskleidungsschicht 111 gebildet, um die Öffnungen 110/112 zu füllen. Als Nächstes wird ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt, um Abschnitte des zweiten Dummy-Materials 109, Abschnitte der Auskleidungsschicht 111 und Abschnitte des leitfähigen Materials 113 von der Oberseite des zweiten ILD 107 zu entfernen. Nach dem Planarisierungsprozess liegt die Oberseite des zweiten ILD 107 frei, die verbleibenden Abschnitte des leitfähigen Materials 113 bilden Kontakte 113 (die auch als Kontaktstecker bezeichnet werden können), und die Auskleidungsschicht 111 umgibt die Kontakte 113.
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In einigen Ausführungsformen wird die Auskleidungsschicht 111 aus einem geeigneten leitfähigen Material, wie zum Beispiel SiN, SiO2, AlN, Al2O3, SiC, SiCN oder SiCON, unter Verwendung eines geeigneten Bildungsverfahrens wie zum Beispiel PVD, CVD, ALD oder dergleichen gebildet. Die Auskleidungsschicht 111 trennt das leitfähige Material 113 von dem zweiten Dummy-Material 109 und verhindert daher in einigen Ausführungsformen, dass das zweite Dummy-Material 109 durch das leitfähige Material 113 (zum Beispiel durch chemische Reaktionen) aufgezehrt wird. Das leitfähige Material 113 kann zum Beispiel Co, W, Cu, Al, Au, Kombinationen davon oder dergleichen sein und kann unter Verwendung von CVD, PVD, ALD, Plattieren oder dergleichen gebildet werden. Es ist zu beachten, dass sich in der Besprechung im vorliegenden Text, sofern nicht anders angegeben, ein „leitfähiges Material“ auf ein elektrisch leitfähiges Material bezieht und dass sich ein „leitfähiges Merkmal“ (zum Beispiel eine Leitung) auf ein elektrisch leitfähiges Merkmal bezieht.
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In den 14A - 14D werden die in den Öffnungen 112 über den Source/Drain-Regionen 80 gebildeten Kontakte 113 elektrisch mit den Source/Drain-Regionen 80 gekoppelt und können als Source/Drain-Kontakte bezeichnet werden. Die in den Öffnungen 110 gebildeten Kontakte 113 sind elektrisch isoliert (zum Beispiel nicht elektrisch mit einer Funktionsschaltung verbunden) und können als Dummy-Kontakte bezeichnet werden.
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Als Nächstes werden in den 15A - 15D das erste Dummy-Material 105 und das zweite Dummy-Material 109 entfernt, und es werden Luftspalte 108 an den Stellen gebildet, an denen sich das erste Dummy-Material 105 und das zweite Dummy-Material 109 befunden haben. In einigen Ausführungsformen wird ein geeigneter Ätzprozess (zum Beispiel ein selektiver Ätzprozess), wie zum Beispiel ein Trockenätzen, ein Nassätzen, ein reaktives Ionenätzen oder dergleichen, unter Verwendung eines Ätzmittels durchgeführt, das selektiv für das oder die Materialien des ersten Dummy-Materials 105 und des zweiten Dummy-Materials 109 ist (zum Beispiel eine höhere Ätzrate aufweist), dergestalt, dass das erste Dummy-Material 105 und das zweite Dummy-Material 109 entfernt werden, ohne andere Schichten oder Strukturen nennenswert anzugreifen. Zum Beispiel kann ein Trockenätzprozess unter Verwendung eines sauerstoffhaltigen Gases, eines fluorhaltigen Gases (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), eines chlorhaltigen Gases (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), eines bromhaltigen Gases (zum Beispiel HBr und/oder CHBR3) oder eines jodhaltigen Gases durchgeführt werden.
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Wie in den 15A - 15D veranschaulicht, weisen die Luftspalte 108 Abschnitte des Grabens 104 (siehe 11A) und Abschnitte der Öffnungen 110/112 auf. Von oben (zum Beispiel in einer Draufsicht) betrachtet, ist jeder Kontakt 113 von einem Luftspalt 108 umgeben. Daher kann der Luftspalt 108 um jeden Kontakt 113 auch als ein Luftgraben bezeichnet werden. Es ist zu beachten, dass, obgleich das erste Dummy-Material 105 in dem Graben 104 von dem zweiten ILD 107 bedeckt ist, das Ätzmittel des Ätzprozesses in der Lage ist, das erste Dummy-Material 105 durch die Luftspalte 108, die den Öffnungen 110 entsprechen, zu erreichen (und zu entfernen), wie bereits besprochen.
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Als Nächstes wird in den 16A - i6D eine dielektrische Schicht 115 über dem zweiten ILD 107 gebildet, um die Luftspalte 108 abzudichten. Die dielektrische Schicht 115 kann ein dielektrisches Material mit niedrigem K-Wert sein, zum Beispiel SiCON, SiCO, SiC oder dergleichen, und kann durch CVD, PECVD, ALD oder dergleichen gebildet werden. Abschnitte der dielektrischen Schicht 115 können in die Luftspalte 108 hineinragen und so die Luftspalte 108 abdichten. Mit anderen Worten: Die Luftspalte 108 sind abgedichtet, um geschlossene Hohlräume zu bilden.
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In höherentwickelten Verarbeitungsknoten steigt in dem Maße, wie die Größe der Merkmale weiter verringert wird und die Integrationsdichte von Transistoren weiter zunimmt, die parasitäre Kapazität deutlich an, wodurch die Leistung der Vorrichtung verringert wird. In der vorliegenden Offenbarung wird durch Bilden von Luftspalten 108 in der Vorrichtung die Dielektrizitätskonstante (zum Beispiel die durchschnittliche Dielektrizitätskonstante) des ersten ILD 90 und des zweiten ILD 107 verringert, wodurch die parasitäre Kapazität der gebildeten Vorrichtung reduziert und die Leistung der Vorrichtung verbessert wird. Das offenbarte Verfahren lässt sich ohne Weiteres in bestehende Herstellungsabläufe integrieren. Eine verbesserte Leistung der Vorrichtung wird mit allenfalls geringen zusätzlichen Kosten erreicht.
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Dem Fachmann ist klar, dass zum Vervollständigen der Fertigung der FinFET-Vorrichtung 100 eine zusätzliche Verarbeitung durchgeführt werden kann. Zum Beispiel wird über der dielektrischen Schicht 115 eine Interconnect-Struktur gebildet, die mehrere dielektrische Schichten und leitfähige Merkmale (zum Beispiel Durchkontaktierungen, Leitungen) aufweist, die in den mehreren dielektrischen Schichten gebildet werden. Die Interconnect-Struktur verbindet die darunter liegenden elektrischen Komponenten elektrisch, um funktionale Schaltungen zu bilden. Details werden hier keine erörtert.
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Die 17 - 19 veranschaulichen in verschiedenen Ausführungsformen weitere beispielhafte FinFET-Vorrichtungen (zum Beispiel 100A, 100B und 100C). Die FinFET-Vorrichtungen 100A, 100B und 100C ähneln der FinFET-Vorrichtung 100, aber die Anzahl, die Position, die Form und/oder die Abmessung des Grabens 104 unterscheiden sich von denen der FinFET-Vorrichtung 100 in 8B.
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In 17 werden zwei Gräben 104A und 104B in einer FinFET-Vorrichtung 100A entlang der Längsrichtung der Finnen 64 gebildet. Es ist zu beachten, dass die Gräben 104A und 104B nicht die Metall-Gate-Struktur 97D überlappen, weshalb die Metall-Gate-Struktur 97D nicht durch den Schnittmetall-Gate-Prozess geschnitten wird.
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In 18 werden zwei Gräben 104A und 104B in einer FinFET-Vorrichtung 100B gebildet. Der Graben 104A hat einen ersten Abschnitt (zum Beispiel den linken Abschnitt), der entlang der Richtung des Querschnitts B-B schmaler ist als ein zweiter Abschnitt (zum Beispiel der rechte Abschnitt). Der Graben 104A überlappt die Metall-Gate-Strukturen 97A, 97B und 97C. Der Graben 104B ist von dem Graben 104A beabstandet und hat die gleiche Breite wie der zweite Abschnitt des Grabens 104A entlang der Richtung des Querschnitts B-B. Keiner der Gräben 104A und 104B überlappt die Metall-Gate-Struktur 97D.
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In 19 werden zwei Gräben 104A und 104B in einer FinFET-Vorrichtung 100C gebildet. Der Graben 104A ist schmaler als der Graben 104B entlang der Richtung des Querschnitts B-B. Der Graben 104A überlappt die Metall-Gate-Strukturen 97B und 97C. Der Graben 104B ist auf einer dem Graben 104A gegenüberliegenden Seite der Metall-Gate-Strukturen 97D angeordnet.
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Ausführungsformen können Vorteile realisieren. Zum Beispiel reduziert die vorliegende Offenbarung, durch Bilden von Luftspalten 108 in der Vorrichtung die parasitäre Kapazität der gebildeten Vorrichtung und verbessert die Leistung der Vorrichtung. Das offenbarte Verfahren lässt sich ohne Weiteres in bestehende Herstellungsabläufe integrieren. Eine verbesserte Leistung der Vorrichtung wird mit allenfalls geringen zusätzlichen Kosten erreicht.
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20 veranschaulicht ein Flussdiagramm eines Verfahrens zum Fertigen einer Halbleiterstruktur gemäß einigen Ausführungsformen. Es versteht sich, dass das in 20 als Ausführungsform veranschaulichte Verfahren nur ein Beispiel für viele mögliche Ausführungsformen ist. Dem Durchschnittsfachmann fallen viele Variationen, Alternativen und Modifizierungen ein. So können zum Beispiel verschiedene Schritte, wie in 20 veranschaulicht, hinzugefügt, weggelassen, ersetzt, umgeordnet und wiederholt werden.
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Unter Bezug auf 20 wird in Block 1010 eine Gate-Struktur über einer ersten Finne gebildet, wobei die erste Finne über ein Substrat hinausragt und die Gate-Struktur von einer ersten Zwischenschichtdielektrikum-Schicht (ILD-Schicht) umgeben ist. In Block 1020 wird ein Graben in der ersten ILD-Schicht neben der ersten Finne gebildet. In Block 1030 wird der Graben mit einem ersten Dummy-Material gefüllt. In Block 1040 wird eine zweite ILD-Schicht über der ersten ILD-Schicht und dem ersten Dummy-Material gebildet. In Block 1050 wird eine erste Öffnung in der ersten ILD-Schicht und der zweiten ILD-Schicht gebildet, wobei die erste Öffnung eine Seitenwand des ersten Dummy-Materials freilegt. In Block 1060 werden Seitenwände der ersten Öffnung mit einem zweiten Dummy-Material ausgekleidet. In Block 1070 wird nach dem Auskleiden der Seitenwände der ersten Öffnung ein leitfähiges Material in der ersten Öffnung gebildet. In Block 1080 wird nach dem Ausbilden des leitfähigen Materials das erste Dummy-Material aus dem Graben entfernt, und das zweite Dummy-Material wird aus der ersten Öffnung entfernt. In Block 1090 werden nach dem Entfernen die erste Öffnung und der Graben durch Bilden einer dielektrischen Schicht über der zweiten ILD-Schicht abgedichtet.
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In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer Gate-Struktur über einer ersten Finne, wobei die erste Finne über ein Substrat hinausragt und die Gate-Struktur von einer ersten Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD-Schicht) umgeben ist; Bilden eines Grabens in der ersten ILD-Schicht neben der ersten Finne; Füllen des Grabens mit einem ersten Dummy-Material; Bilden einer zweiten ILD-Schicht über der ersten ILD-Schicht und dem ersten Dummy-Material; Bilden einer ersten Öffnung in der ersten ILD-Schicht und der zweiten ILD-Schicht, wobei die erste Öffnung eine Seitenwand des ersten Dummy-Materials freilegt; Auskleiden von Seitenwänden der ersten Öffnung mit einem zweiten Dummy-Material; nach dem Auskleiden der Seitenwände der ersten Öffnung, Bilden eines leitfähigen Materials in der ersten Öffnung; nach dem Bilden des leitfähigen Materials, Entfernen des ersten Dummy-Materials aus dem Graben und Entfernen des zweiten Dummy-Materials aus der ersten Öffnung; und nach dem Entfernen, Abdichten der ersten Öffnung und des Grabens durch Bilden einer dielektrischen Schicht über der zweiten ILD-Schicht. In einer Ausführungsform werden das erste Dummy-Material und das zweite Dummy-Material aus dem gleichen Material gebildet. In einer Ausführungsform werden das erste Dummy-Material und das zweite Dummy-Material in einem selben Ätzprozess unter Verwendung eines für das erste Dummy-Material und das zweite Dummy-Material selektiven Ätzmittels entfernt. In einer Ausführungsform umfasst das Bilden der dielektrischen Schicht das Bilden der dielektrischen Schicht unter Verwendung eines dielektrischen Materials mit niedrigem k-Wert. In einer Ausführungsform umfasst das Verfahren des Weiteren, nach dem Auskleiden der Seitenwände der ersten Öffnung und vor dem Bilden des leitfähigen Materials: konformes Bilden einer Auskleidungsschicht in der ersten Öffnung auf dem zweiten Dummy-Material, wobei das leitfähige Material in der ersten Öffnung von der Auskleidungsschicht umgeben ist. In einer Ausführungsform umfasst das Bilden des Grabens: Bilden einer Ätzstoppschicht über der ersten ILD-Schicht; Bilden einer Hartmaskenschicht über der Ätzstoppschicht; Bilden einer Öffnung in der Hartmaskenschicht, wobei die Öffnung die Ätzstoppschicht freilegt; konformes Bilden einer Wiederabscheidungsschicht über der Hartmaskenschicht und in der Öffnung, wobei die Wiederabscheidungsschicht und die Hartmaskenschicht aus dem gleichen Material gebildet werden; und Durchführen mehrerer Ätzprozesse, um einen Abschnitt der ersten ILD-Schicht zu entfernen, der unter der Öffnung in der Hartmaskenschicht liegt. In einer Ausführungsform umfasst das Durchführen der mehreren Ätzprozesse: Durchführen eines ersten Trockenätzprozesses, um die Wiederabscheidungsschicht zu entfernen; nach dem ersten Trockenätzprozess, Durchführen eines Nassätzprozesses, um Rückstände aus dem ersten Trockenätzprozess zu entfernen; und nach dem Nassätzprozess, Durchführen eines zweiten Trockenätzprozesses, wobei der zweite Trockenätzprozess Abschnitte der Hartmaskenschicht, der Ätzstoppschicht und der ersten ILD-Schicht entfernt. In einer Ausführungsform liegt ein Abschnitt der Gate-Struktur unter der Öffnung der Hartmaskenschicht, wobei der zweite Trockenätzprozess den Abschnitt der Gate-Struktur entfernt. In einer Ausführungsform wird die Gate-Struktur über einer zweiten Finne parallel zu der ersten Finne gebildet, wobei der Graben zwischen der ersten Finne und der zweiten Finne gebildet wird und von diesen beabstandet ist. In einer Ausführungsform umfasst das Verfahren des Weiteren: Bilden einer zweiten Öffnung in der ersten ILD-Schicht und der zweiten ILD-Schicht, wobei die zweite Öffnung eine darunter liegende Source/Drain-Region freilegt; Auskleiden von Seitenwänden der zweiten Öffnung mit dem zweiten Dummy-Material; nach dem Auskleiden der Seitenwände der zweiten Öffnung, Bilden des leitenden Materials in der zweiten Öffnung; nach dem Bilden des leitfähigen Materials, Entfernen des zweiten Dummy-Materials aus der zweiten Öffnung; und nach dem Entfernen des zweiten Dummy-Materials aus der zweiten Öffnung, Abdichten der zweiten Öffnung durch Bilden der dielektrischen Schicht über der zweiten ILD-Schicht. In einer Ausführungsform werden die erste Öffnung und die zweite Öffnung in demselben Verarbeitungsschritt gebildet. In einer Ausführungsform umfasst das Verfahren des Weiteren, vor dem Bilden des leitfähigen Materials: Bilden einer leitfähigen Auskleidungsschicht in der ersten Öffnung und der zweiten Öffnung, wobei das leitfähige Material, nachdem es gebildet wurde, von der leitfähigen Auskleidungsschicht umgeben ist.
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In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer Gate-Struktur über einer ersten Finne und über einer zweiten Finne neben der ersten Finne, wobei die Gate-Struktur von einer ersten Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD-Schicht) umgeben ist; Bilden eines Grabens in der ersten ILD-Schicht zwischen der ersten Finne und der zweiten Finne; Füllen des Grabens mit einem ersten Dummy-Material; Bilden einer zweiten ILD-Schicht über der ersten ILD-Schicht und über dem ersten Dummy-Material; Bilden einer ersten Öffnung und einer zweiten Öffnung in der ersten ILD-Schicht und der zweiten ILD-Schicht, wobei die erste Öffnung das erste Dummy-Material freilegt und die zweite Öffnung eine darunter liegende Source/Drain-Region freilegt; Auskleiden von Seitenwänden der ersten Öffnung und Seitenwänden der zweiten Öffnung mit einem zweiten Dummy-Material; nach dem Auskleiden, Bilden eines leitfähigen Materials in der ersten Öffnung und in der zweiten Öffnung; nach dem Bilden des leitfähigen Materials, Entfernen des ersten Dummy-Materials aus dem Graben und Entfernen des zweiten Dummy-Materials aus der ersten Öffnung und der zweiten Öffnung; und nach dem Entfernen, Bilden einer dielektrischen Schicht über der zweiten ILD-Schicht, um den Graben, die erste Öffnung und die zweite Öffnung abzudichten. In einer Ausführungsform wird die erste Öffnung zwischen der ersten Finne und der zweiten Finne gebildet, wobei in einer Draufsicht die erste Öffnung den Graben überlappt. In einer Ausführungsform werden das erste Dummy-Material und das zweite Dummy-Material aus dem gleichen Material gebildet. In einer Ausführungsform werden das erste Dummy-Material und das zweite Dummy-Material durch denselben Ätzprozess entfernt. In einer Ausführungsform sind ein erster Boden der ersten Öffnung und ein zweiter Boden der zweiten Öffnung frei von dem zweiten Dummy-Material, wobei das Verfahren des Weiteren, nach dem Auskleiden und vor dem Bilden des leitfähigen Materials, umfasst: Bilden einer leitfähigen Auskleidungsschicht in der ersten Öffnung und der zweiten Öffnung, wobei das leitfähige Material von der leitfähigen Auskleidungsschicht umgeben ist.
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In einer Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne, die über ein Substrat hinausragt; eine Gate-Struktur über der Finne; eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über der Finne um die Gate-Struktur herum; eine Durchkontaktierung, die sich durch die ILD-Schicht erstreckt und elektrisch mit einer darunter liegenden Source/Drain-Region gekoppelt ist; und einen Luftspalt um die Durchkontaktierung herum, wobei die Durchkontaktierung von der ILD-Schicht durch den Luftspalt beabstandet ist. In einer Ausführungsform umfasst die Halbleitervorrichtung des Weiteren eine leitfähige Auskleidungsschicht um die Durchkontaktierung herum und unter einer Bodenfläche der Durchkontaktierung, die der Source/Drain-Region zugewandt ist. In einer Ausführungsform umgibt der Luftspalt in einer Draufsicht die Durchkontaktierung und ist auf einer ersten Seite der Gate-Struktur angeordnet, die mindestens einen Abschnitt der Source/Drain-Region überlappt.
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Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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