DE102021100510A1 - Leerraumbeseitigung bei der spaltfüllung in gräben mit hohem aspektverhältnis - Google Patents

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Tsung-Han Shen
Jia-Ming Lin
Wei-Chin Lee
Hsien-Ming Lee
Chin On Chui
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Abstract

Ein Verfahren zum Ausbilden einer Halbleitervorrichtung umfasst: Ausbilden eines Dummy-Gates über einer Finne, wobei die Finne über einem Substrat hervorsteht; Umgeben des Dummy-Gates mit einem dielektrischen Material; und Ersetzen des Dummy-Gates durch eine Ersatz-Gatestruktur, wobei das Ersetzen des Dummy-Gates umfasst: Ausbilden eines Gategrabens in dem dielektrischen Material, wobei das Ausbilden des Gategrabens ein Entfernen des Dummy-Gates umfasst; Ausbilden eines metallischen Gatestapels in dem Gategraben, wobei das Ausbilden des metallischen Gatestapels ein aufeinanderfolgendes Ausbilden einer Gate-Dielektrikum-Schicht, einer ersten Austrittsarbeitsschicht und eines Spaltfüllmaterials in dem Gategraben umfasst; und Vergrößern des Volumens des Spaltfüllmaterials in dem Gategraben.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/078,443 , eingereicht am 15. September 2020, mit dem Titel „Direkte Leerraumbeseitigung bei der Spaltfüllung metallischer Gates in Gräben mit hohem Aspektverhältnis in fortgeschrittenen 3D-FinFET-Strukturen“, welche in ihrer Gesamtheit durch Bezugnahme hierin aufgenommen ist.
  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund der fortlaufenden Verbesserung der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum verzeichnet. Diese Verbesserung der Integrationsdichte ist größtenteils wiederholten Verringerungen der minimalen Größe von Strukturmerkmalen geschuldet, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • In integrierten Schaltungen werden immer öfter Fin-Feldeffekttransistor-Vorrichtungen (FinFET-Vorrichtungen) verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne aufweist, die von einem Substrat hervorsteht. Eine Gatestruktur, die dazu eingerichtet ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, umschließt die Halbleiterfinne. Zum Beispiel umschließt bei einer Trigate-FinFET-Vorrichtung die Gatestruktur drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle an drei Seiten der Halbleiterfinne ausgebildet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine perspektivische Ansicht einer Fin-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) gemäß einigen Ausführungsformen.
    • 2-6, 7A-7C und 8-17 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß einer Ausführungsform.
    • 18-20 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß einer weiteren Ausführungsform.
    • 21-23 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß noch einer weiteren Ausführungsform.
    • 24 veranschaulicht ein Flussdiagramm eines Verfahrens zum Produzieren einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. -beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. In der gesamten vorliegenden Diskussion bezeichnen, wenn nicht anders angegeben, gleiche oder ähnliche Bezugszeichen in unterschiedlichen Figuren die gleichen oder ähnliche Elemente, die durch die gleichen oder ähnliche Verfahren unter Verwendung der gleichen oder ähnlicher Materialien gebildet werden.
  • Ausführungsformen der vorliegenden Offenbarung werden in Zusammenhang mit der Ausbildung einer FinFET-Vorrichtung diskutiert, insbesondere in Zusammenhang mit der Ausbildung eines Ersatz-Gates (z. B. eines metallischen Gates) einer FinFET-Vorrichtung. Die erfinderische Idee ist jedoch nicht auf das Ausbilden von metallischen Gates in FinFET-Vorrichtungen beschränkt, sondern kann auf viele andere Anwendungen angewendet werden, bei denen Gräben mit Material gefüllt werden. Zum Beispiel können die offenbarten Verfahren zum Füllen von Gräben in Vorrichtungen anderen Typs verwendet werden, wie beispielsweise in planaren FET-Vorrichtungen, Nanofolien-FET-Vorrichtungen oder Nanodraht-FET-Vorrichtungen. Zusätzlich zum Ausbilden metallischer Gates können die offenbarten Verfahren auch zum Ausbilden anderer Strukturen, wie etwa Durchkontaktierungen, verwendet werden. Außerdem können die offenbarten Verfahren verwendet werden, um Gräben zu füllen, die Formen und/oder Abmessungen aufweisen, die sich von den vorliegend offenbarten unterscheiden. Es ist uneingeschränkt beabsichtigt, dass diese und andere Variationen innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen.
  • In einigen Ausführungsformen umfasst ein Ersatz-Gate-Prozess Ausbilden eines Dummy-Gates über einer Finne, wobei die Finne über einem Substrat hervorsteht; Umgeben des Dummy-Gates mit einem dielektrischen Material; und Ersetzen des Dummy-Gates durch eine Ersatz-Gatestruktur, wobei das Ersetzen des Dummy-Gates umfasst: Ausbilden eines Gategrabens in dem dielektrischen Material durch Entfernen des Dummy-Gates; Ausbilden eines metallischen Gatestapels in dem Gategraben, wobei das Ausbilden des metallischen Gatestapels ein aufeinanderfolgendes Ausbilden einer Gate-Dielektrikum-Schicht, einer ersten Austrittsarbeitsschicht und eines Spaltfüllmaterials in dem Gategraben umfasst; und Vergrößern des Volumens des Spaltfüllmaterials in dem Gategraben durch Behandeln des Spaltfüllmaterials mit einem Fluorbehandlungsprozess. Aufgrund des hohen Aspektverhältnisses der Gategräben in fortgeschrittenen Halbleiterverarbeitungsknoten können in dem nicht weiter behandelten abgeschiedenen Spaltfüllmaterial Nähte (bzw. Spalte) vorhanden sein, welche in einem nachfolgenden Rückätzprozess des metallischen Gates einen nahtinduzierten Durchstoßeffekt (Punch-through Effect) verursachen können. Durch Behandeln des Spaltfüllmaterials mit dem Fluorbehandlungsprozess werden die Nähte entfernt, wodurch der nahtinduzierte Durchstoßeffekt verhindert oder verringert wird.
  • 1 veranschaulicht ein Beispiel für einen FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über dem Substrat 50 hervorsteht. Isolationsbereiche 62 sind auf gegenüberliegenden Seiten der Finne 64 ausgebildet, wobei die Finne 64 über den Isolationsbereichen 62 hervorsteht. Ein Gate-Dielektrikum 66 ist entlang von Seitenwänden und über einer oberen Oberfläche der Finne 64 angeordnet, und ein Gate 68 ist über dem Gate-Dielektrikum 66 angeordnet. Source-/Drain-Bereiche 80 sind in der Finne 64 an entgegengesetzten Seiten des Gate-Dielektrikums 66 bzw. des Gates 68 angeordnet. 1 veranschaulicht ferner Referenzschnittebenen, die in nachfolgenden Figuren verwendet werden. Eine Schnittebene B-B erstreckt sich entlang einer Längsachse des Gates 68 des FinFET 30. Eine Schnittebene A-A verläuft senkrecht zur Schnittebene B-B und entlang einer Längsachse der Finne 64 und zum Beispiel in Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 80. Eine Schnittebene C-C verläuft parallel zur Schnittebene B-B und quer zu dem Source-/Drain-Bereich 80. Der Klarheit halber nehmen nachfolgende Figuren auf diese Referenzschnittebenen Bezug.
  • 2-6, 7A-7C und 8-17 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100 bei verschiedenen Fertigungsstufen gemäß einer Ausführungsform. Die FinFET-Vorrichtung 100 ist dem FinFET 30 aus 1 ähnlich, weist jedoch mehrere Finnen und mehrere Gatestrukturen auf. 2-5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang der Schnittebene B-B. 6, 7A und 8-17 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang der Schnittebene A-A, und 7B und 7C veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang der Schnittebene C-C.
  • 2 veranschaulicht eine Querschnittsansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat sein, zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-(SOI- bzw. Semiconductor on Insulator-) Substrat oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, etwa ein Siliziumwafer sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide- bzw. BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, etwa ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, etwa Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon aufweisen.
  • Unter Bezugnahme auf 3 wird das in 2 gezeigte Substrat 50 beispielsweise unter Verwendung von Fotolithografie- und Ätztechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie beispielsweise eine Pufferoxidschicht 52 und eine darüberliegende Puffernitridschicht 56, über dem Substrat 50 ausgebildet. Die Pufferoxidschicht 52 kann eine Dünnschicht sein, die Siliziumoxid aufweist, das zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Pufferoxidschicht 52 kann als Haftschicht zwischen dem Substrat 50 und der darüberliegenden Puffernitridschicht 56 dienen. In einigen Ausführungsformen ist die Puffernitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid oder dergleichen oder einer Kombination davon gebildet und kann zum Beispiel unter Verwendung von chemischer Gasphasenabscheidung bei niedrigem Druck (LPCVD - Low-pressure CVD (Chemical Vapor Deposition)) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD - Plasma-enhanced CVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert werden. Im Allgemeinen verwenden Fotolithografietechniken ein Fotolackmaterial (nicht gezeigt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, in diesem Beispiel etwa die Maskenschicht, vor nachfolgenden Verarbeitungsschritten wie Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Pufferoxidschicht 52 und die Puffernitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht ist.
  • Anschließend wird die strukturierte Maske 58 verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 zwischen nebeneinanderliegenden Gräben 61 definiert werden, wie in 3 veranschaulicht ist. In einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in das Substrat 50 ausgebildet, zum Beispiel unter Verwendung von reaktivem Ionenätzen (RIE), Neutralstrahlätzen (NBE - Neutral Beam Etch) oder dergleichen oder einer Kombination davon. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 (von oben betrachtet) Streifen sein, die parallel zueinander und eng voneinander beabstandet verlaufen. In einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 werden im Folgenden auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnen 64 können zum Beispiel unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter bzw. Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • 4 veranschaulicht das Ausbilden eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64, um Isolationsbereiche 62 auszubilden. Das Isolationsmaterial kann ein Oxid wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch eine chemische Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasmasystem mit Nachhärtung zur Umwandlung in ein anderes Material wie etwa ein Oxid) oder dergleichen oder eine Kombination davon ausgebildet werden. Andere Isolationsmaterialien und/oder andere Ausbildungsprozesse können verwendet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Nachdem das Isoliermaterial ausgebildet wurde, kann ein Temperprozess durchgeführt werden. Ein Planarisierungsprozess, wie zum Beispiel chemischmechanisches Polieren (CMP), kann überschüssiges Isolationsmaterial entfernen und obere Oberflächen der Isolationsbereiche 62 und obere Oberflächen der Halbleiterfinnen 64 bilden, die koplanar sind (nicht gezeigt). Die strukturierte Maske 58 (siehe 3) kann ebenfalls durch den Planarisierungsprozess entfernt werden.
  • In einigen Ausführungsformen umfassen die Isolationsbereiche 62 eine Auskleidung, z. B. ein Auskleidungsoxid (nicht gezeigt), an der Grenzfläche zwischen dem Isolationsbereich 62 und dem Substrat 50 bzw. den Halbleiterfinnen 64. In einigen Ausführungsformen wird das Auskleidungsoxid ausgebildet, um Kristalldefekte an der Grenzfläche zwischen dem Substrat 50 und dem Isolationsbereich 62 zu reduzieren. In ähnlicher Weise kann das Auskleidungsoxid auch dazu verwendet werden, Kristalldefekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolationsbereich 62 zu reduzieren. Das Auskleidungsoxid (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, es können jedoch auch andere geeignete Verfahren zum Ausbilden des Auskleidungsoxids verwendet werden.
  • Als Nächstes werden die Isolationsbereiche 62 vertieft, um Grabenisolationsbereiche (Shallow Trench Isolation- bzw. STI-Bereiche) 62 auszubilden. Die Isolationsbereiche 62 werden derart vertieft, dass die oberen Abschnitte der Halbleiterfinnen 64 zwischen benachbarten STI-Bereichen 62 hervorstehen. Die oberen Oberflächen der STI-Bereiche 62 können eine flache Oberfläche (wie veranschaulicht), eine konvexe Oberfläche, eine konkave Oberfläche (etwa durch Dishing) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Bereiche 62 können durch eine zweckmäßige Ätzung flach, konvex und/oder konkav ausgebildet werden. Die Isolationsbereiche 62 können unter Verwendung eines annehmbaren Ätzprozesses, etwa eines Prozesses, der selektiv bezüglich des Materials der Isolationsbereiche 62 ist, vertieft werden. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) durchgeführt werden, um die Isolationsbereiche 62 zu vertiefen.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Ausbilden von Finnen 64, die Finnen können jedoch durch zahlreiche unterschiedliche Prozesse ausgebildet werden. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, etwa ein epitaktisches Material, das zur Ausbildung von Halbleitervorrichtungen eines gewünschten Typs (z. B. n- oder p-Vorrichtungen) geeignet ist. Danach wird das Substrat 50 mit dem epitaktischen Material darauf strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaktische Material aufweisen.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats ausgebildet werden; können Gräben durch die dielektrische Schicht geätzt werden; können homoepitaktische Strukturen epitaktisch in den Gräben aufgewachsen werden; und kann die dielektrische Schicht derart vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
  • In noch einem weiteren Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats ausgebildet werden; können Gräben durch die dielektrische Schicht geätzt werden; können heteroepitaktische Strukturen unter Verwendung eines Materials, das sich von dem Substrat unterscheidet, epitaktisch in den Gräben aufgewachsen werden; und kann die dielektrische Schicht derart vertieft werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
  • In Ausführungsformen, in denen ein oder mehrere epitaktische Materialien oder epitaktische Strukturen (z. B. die heteroepitaktischen Strukturen oder die homoepitaktischen Strukturen) aufgewachsen werden, können die aufgewachsenen Materialien bzw. Strukturen während des Aufwachsens in situ dotiert werden, wodurch vorherige und nachfolgende Implantationen vermieden werden können, In-situ- und Implantationsdotierung können jedoch auch zusammen verwendet werden. Ferner kann es vorteilhaft sein, in einem NMOS-Bereich ein anderes Material epitaktisch aufzuwachsen als das Material in einem PMOS-Bereich. In verschiedenen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen aufweisen. Die verfügbaren Materialien zum Ausbilden von III-V-Verbindungshalbleitern umfassen zum Beispiel InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AIP, GaP und dergleichen, sind jedoch nicht darauf beschränkt.
  • 5 veranschaulicht die Ausbildung von Dummy-Gatestrukturen 75. In einigen Ausführungsformen weist die Dummy-Gatestruktur 75 ein Gate-Dielektrikum 66 und ein Gate 68 auf. Über der Dummy-Gatestruktur 75 kann eine Maske 70 ausgebildet werden. Um die Dummy-Gatestruktur 75 auszubilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 ausgebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten daraus oder dergleichen sein und kann abgeschieden oder thermisch aufgewachsen werden.
  • Über der dielektrischen Schicht wird eine Gateschicht ausgebildet und über der Gateschicht wird eine Maskenschicht ausgebildet. Die Gateschicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, beispielsweise durch eine CMP. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium gebildet werden, andere Materialien können jedoch ebenso verwendet werden. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nach dem Ausbilden der Schichten (z. B. der dielektrischen Schicht, der Gateschicht und der Maskenschicht) kann die Maskenschicht unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine annehmbare Ätztechnik auf die Gateschicht und die dielektrische Schicht übertragen werden, um das Gate 68 bzw. das Gate-Dielektrikum 66 jeweils auszubilden. Das Gate 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalbereiche der Halbleiterfinnen 64. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der entsprechenden Halbleiterfinnen 64 verläuft.
  • In dem Beispiel in 5 ist das Gate-Dielektrikum 66 über den Finnen 64 (z. B. über oberen Oberflächen und Seitenwänden der Finnen 64) und über den STI-Bereichen 62 ausgebildet gezeigt. In anderen Ausführungsformen kann das Gate-Dielektrikum 66 z. B. durch thermische Oxidation eines Materials der Finnen 64 gebildet werden und daher über den Finnen 64, jedoch nicht über den STI-Bereichen 62 ausgebildet werden. Es ist uneingeschränkt beabsichtigt, dass diese und andere Variationen innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen.
  • 6, 7A und 8-17 veranschaulichen Querschnittsansichten der weiteren Verarbeitung der FinFET-Vorrichtung 100 entlang der Schnittebene A-A (entlang einer Längsachse der Finne 64). 7B und 7C veranschaulichen zwei Querschnittsansichten von Ausführungsformen der FinFET-Vorrichtung 100 bei dem Verarbeitungsschritt aus 7A, jedoch entlang der Schnittebene C-C. In 6-8 sind drei Dummy-Gatestrukturen 75A, 75B und 75C über der Finne 64 veranschaulicht. Zur Vereinfachung werden die Dummy-Gatestrukturen 75A, 75B und 75C zusammen auch als Dummy-Gatestrukturen 75 bezeichnet. Der Fachmann erkennt, dass mehr oder weniger als drei Gatestrukturen über der Finne 64 ausgebildet werden können; es ist uneingeschränkt beabsichtigt, dass diese und andere Variationen innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen.
  • Wie in 6 veranschaulicht ist, werden in den Finnen 64 schwach dotierte Drain-Bereiche (Lightly Doped Drain- bzw. LDD-Bereiche) 65 ausgebildet. Die LDD-Bereiche 65 können durch einen Plasmadotierungsprozess ausgebildet werden. Der Plasmadotierungsprozess kann ein Ausbilden und Strukturieren von Masken umfassen, etwa eines Fotolacks zum Abdecken der Bereiche des FinFET, die vor dem Plasmadotierungsprozess geschützt werden sollen. Der Plasmadotierungsprozess kann n- oder p-Fremdstoffe in die Finnen 64 implantieren, um die LDD-Bereiche 65 auszubilden. Zum Beispiel können p-Fremdstoffe wie Bor in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für eine p-Vorrichtung auszubilden. Als weiteres Beispiel können n-Fremdstoffe wie Phosphor in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für eine n-Vorrichtung auszubilden. In einigen Ausführungsformen grenzen die LDD-Bereiche 65 an die Kanalbereiche der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Bereiche 65 können sich unter das Gate 68 und in den Kanalbereich der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht beschränkendes Beispiel für die LDD-Bereiche 65. Andere Ausgestaltungen, Formen und Ausbildungsverfahren der LDD-Bereiche 65 sind ebenfalls möglich, und es ist uneingeschränkt beabsichtigt, dass diese innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen. Zum Beispiel können die LDD-Bereiche 65 nach dem Ausbilden der Gateabstandshalter 87/85 ausgebildet werden. In einigen Ausführungsformen werden die LDD-Bereiche 65 weggelassen.
  • Immer noch unter Bezugnahme auf 6 werden nach dem Ausbilden der LDD-Bereiche 65 erste Gateabstandshalter 85 um die Dummy-Gatestrukturen 75 herum (z. B. entlang und in Kontakt mit den Seitenwänden der Dummy-Gatestrukturen 75) ausgebildet, und zweite Gateabstandshalter 87 werden um die ersten Gateabstandshalter 85 herum (z. B. entlang und in Kontakt mit den Seitenwänden der ersten Gateabstandshalter 85) ausgebildet. Zum Beispiel kann der erste Gateabstandshalter 85 auf gegenüberliegenden Seitenwänden der Dummy-Gatestruktur 75 ausgebildet werden. Der zweite Gateabstandshalter 87 wird auf dem ersten Gateabstandshalter 85 ausgebildet. Der erste Gateabstandshalter 85 kann ein Abstandshalter mit niedrigem k-Wert (Dielektrizitätskonstante) sein und kann aus einem geeigneten dielektrischen Material, etwa Siliziumoxid, Siliziumoxykarbonitrid oder dergleichen, ausgebildet werden. Der zweite Gateabstandshalter 87 kann aus einem Nitrid ausgebildet werden, etwa Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid oder dergleichen oder einer Kombination davon. Jedes geeignete Abscheidungsverfahren, etwa thermische Oxidation, chemische Gasphasenabscheidung (CVD) und dergleichen, kann dazu verwendet werden, den ersten Gateabstandshalter 85 und den zweiten Gateabstandshalter 87 auszubilden. In der veranschaulichten Ausführungsform sind der erste Gateabstandshalter 85 und der zweite Gateabstandshalter 87 aus verschiedenen Materialien gebildet, um in nachfolgenden Verarbeitungen Ätzselektivität bereitzustellen. Der erste Gateabstandshalter 85 und der zweite Gateabstandshalter 87 können zusammen als Gateabstandshalter 85/87 bezeichnet werden.
  • Form und Ausbildungsverfahren der Gateabstandshalter (z. B. 85 und 87), wie sie in 6 veranschaulicht sind, sind lediglich nicht einschränkende Beispiele, und andere Formen und Ausbildungsverfahren sind möglich. Es ist uneingeschränkt beabsichtigt, dass diese und andere Variationen innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen.
  • Als Nächstes werden in 7A angrenzend an die Dummy-Gatestrukturen 75, z. B. zwischen nebeneinanderliegenden Dummy-Gatestrukturen 75 und/oder neben einer Dummy-Gatestruktur 75, Vertiefungen in den Finnen 64 gebildet, und es werden Source-/Drain-Bereiche 80 in den Vertiefungen ausgebildet. In einigen Ausführungsformen werden die Vertiefungen z. B. durch einen anisotropen Ätzprozess unter Verwendung der Dummy-Gatestrukturen 75 als Ätzmaske gebildet, es kann jedoch auch jeder andere geeignete Ätzprozess verwendet werden.
  • Die Source-/Drain-Bereiche 80 werden durch epitaktisches Aufwachsen eines Halbleitermaterials unter Verwendung geeigneter Verfahren wie metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE - Molecular Beam Epitaxy), Flüssigphasenepitaxie (LPE -Liquid Phase Epitaxy), Gasphasenepitaxie (VPE - Vapour Phase Epitaxy), selektives epitaktisches Aufwachsen (SEG - Selective Epitaxial Growth) oder dergleichen oder einer Kombination davon in der Vertiefung ausgebildet.
  • Wie in 7A veranschaulicht ist, können die epitaktischen Source-/Drain-Bereiche 80 Oberflächen aufweisen, die von entsprechenden Oberflächen der Finnen 64 erhaben sind (z. B. über den nicht vertieften Abschnitten der Finnen 64 liegen), und sie können Facetten aufweisen. Die Source-/Drain-Bereiche 80 nebeneinanderliegender Finnen 64 können sich vereinigen, um einen durchgehenden epitaktischen Source-/Drain-Bereich 80 zu bilden (siehe 7B). In einigen Ausführungsformen vereinigen sich die Source-/Drain-Bereiche 80 nebeneinanderliegender Finnen 64 nicht, sondern bleiben getrennte Source-/Drain-Bereiche 80 (siehe 7C). In einigen Ausführungsformen ist der sich ergebende FinFET ein n-FinFET und die Source-/Drain-Bereiche 80 weisen Siliziumkarbid (SiC), Siliziumphosphid (SiP), phosphordotiertes Siliziumkarbid (SiCP) oder dergleichen auf. In einigen Ausführungsformen ist der sich ergebende FinFET ein p-FinFET und die Source-/Drain-Bereiche 80 weisen SiGe und einen p-Fremdstoff wie Bor oder Indium auf.
  • Die epitaktischen Source-/Drain-Bereiche 80 können mit Dotierstoffen implantiert werden, um die Source-/Drain-Bereiche 80 zu bilden, worauf ein Temperprozess folgt. Der Implantationsprozess kann ein Ausbilden und Strukturieren von Masken umfassen, etwa eines Fotolacks zum Abdecken der Bereiche des FinFET, die vor dem Implantationsprozess geschützt werden sollen. Die Source-/Drain-Bereiche 80 können eine Fremdstoffkonzentration (z. B. Dotierstoffkonzentration) in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. In den Source-/Drain-Bereich 80 eines p-Transistors können p-Fremdstoffe wie Bor oder Indium implantiert werden. In die Source-/Drain-Bereiche 80 eines n-Transistors können n-Fremdstoffe wie Phosphor oder Arsen implantiert werden. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Bereiche während des Wachstums in situ dotiert werden.
  • Als Nächstes wird wie in 8 veranschaulicht eine Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 83 über der in 7A veranschaulichten Struktur ausgebildet. Die CESL 83 dient in einem nachfolgenden Ätzprozess als Ätzstoppschicht und kann ein geeignetes Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen aufweisen und kann durch ein geeignetes Ausbildungsverfahren wie CVD, PVD, Kombinationen davon oder dergleichen ausgebildet werden.
  • Als Nächstes wird ein Zwischenschichtdielektrikum (ILD - Interlayer Dielectric) 90 über der CESL 83 und über den Dummy-Gatestrukturen 75 (z. B. 75A, 75B und 75C) ausgebildet. In einigen Ausführungsformen wird das ILD 90 aus einem dielektrischen Material wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa CVD, PECVD oder FCVD. Nach dem Ausbilden des ILD 90 wird eine dielektrische Schicht 91 über dem ILD 90 ausgebildet. Die dielektrische Schicht 91 dient als Schutzschicht, um den Verlust des ILD 90 in nachfolgenden Ätzprozessen zu verhindern oder zu verringern. Die dielektrische Schicht 91 kann aus einem geeigneten Material wie Siliziumnitrid, Siliziumkarbonitrid oder dergleichen unter Verwendung eines geeigneten Verfahrens wie etwa CVD, PECVD oder FCVD ausgebildet werden. Nach dem Ausbilden der dielektrischen Schicht 91 kann ein Planarisierungsprozess, etwa ein CMP-Prozess, durchgeführt werden, um eine ebene obere Oberfläche der dielektrischen Schicht 91 zu erzielen. Die CMP kann ebenfalls die Maske 70 und Abschnitte der CESL 83, die über dem Gate 68 angeordnet sind, entfernen. In einigen Ausführungsformen ist nach dem Planarisierungsprozess die obere Oberfläche der dielektrischen Schicht 91 bündig mit der oberen Oberfläche des Gates 68.
  • Ein Gate-zuletzt-Prozess (manchmal als Ersatz-Gate-Prozess bezeichnet) der Ausführungsform wird anschließend durchgeführt, um das Gate 68 und das Gate-Dielektrikum 66 der Dummy-Gatestruktur 75 durch ein aktives Gate (auch als Ersatz-Gate oder metallisches Gate bezeichnet) zu ersetzen.
  • Als Nächstes werden in 9 die Dummy-Gatestrukturen 75A, 75B und 75C (siehe 7A) jeweils entfernt, um Gategräben 89A, 89B und 89C auszubilden. Als Nächstes werden obere Abschnitte der Gategräben 89A, 89B und 89C durch Entfernen oberer Abschnitte der ersten Gateabstandshalter 85 derart erweitert, dass jeder der Gategräben 89A, 89B und 89C einen oberen Graben 89U und einen unteren Graben 89L aufweist, wobei der obere Graben 89U breiter als der untere Graben 89L ist. Details zum Ausbilden der Gategräben 89A, 89B und 89C werden nachstehend diskutiert. Der Einfachheit halber können die Gategräben 89A, 89B und 89C zusammen als Gategräben 89 bezeichnet werden.
  • Um die Dummy-Gatestrukturen 75 zu entfernen, werden in einigen Ausführungsformen ein oder mehrere Ätzschritte durchgeführt, um das Gate 68 und das Gate-Dielektrikum 66 direkt unter dem Gate 68 zu entfernen, sodass die Gategräben 89 (auch als Vertiefungen bezeichnet) zwischen jeweiligen ersten Gateabstandshaltern 85 gebildet werden. Jeder Gategraben 89 legt den Kanalbereich einer entsprechenden Finne 64 frei. Während des Entfernens des Dummy-Gates kann das Gate-Dielektrikum 66 als Ätzstoppschicht beim Ätzen des Gates 68 verwendet werden. Nach der Entfernung des Gates 68 kann dann das Gate-Dielektrikum 66 entfernt werden.
  • Als Nächstes wird ein anisotroper Ätzprozess, etwa ein Trockenätzprozess, durchgeführt, um obere Abschnitte des ersten Gateabstandshalters 85 zu entfernen. In einigen Ausführungsformen wird der anisotrope Ätzprozess unter Verwendung eines Ätzmittels, das selektiv bezüglich des Materials des ersten Gateabstandshalters 85 ist (z. B. dafür eine höhere Ätzrate aufweist), derart durchgeführt, dass der erste Gateabstandshalter 85 vertieft wird (z. B. oberere Abschnitte davon entfernt werden), ohne dass der zweite Gateabstandshalter 87, die dielektrische Schicht 91 oder die Finne 64 wesentlich angegriffen werden. Nach Entfernung der oberen Abschnitte des ersten Gateabstandshalters 85 sind obere Seitenwände 87SU des zweiten Gateabstandshalters 87 freigelegt.
  • Wie in 9 veranschaulicht ist, weist, nachdem die oberen Abschnitte der ersten Gateabstandshalter 85 entfernt worden sind, jeder der Gategräben 89 einen oberen Graben 89U und einen unteren Graben 89L auf. Der untere Graben 89L liegt zwischen verbleibenden unteren Abschnitten des ersten Gateabstandshalters 85. Der obere Graben 89U liegt über dem unteren Graben und wird durch die oberen Seitenwände 87SU des zweiten Gateabstandshalters 87 definiert (z. B. begrenzt). 9 veranschaulicht eine Grenzfläche 86 zwischen dem oberen Graben 89U und dem unteren Graben 89L, wobei die Grenzfläche 86 mit der oberen Oberfläche 85U der verbleibenden unteren Abschnitte des ersten Gateabstandshalters 85 bündig ist. Jeder der Gategräben 89 weist einen breiteren oberen Graben 89U und einen schmaleren unteren Graben 89L auf, was dem Buchstaben „Y“ ähnlich erscheint, und somit werden die Gategräben 89 auch als Y-förmige Gategräben bezeichnet. Die Y-förmigen Gategräben werden als nicht beschränkendes Beispiel verwendet. Wie der Fachmann leicht erkennt, sind die vorliegend offenbarten Grabenfüllverfahren auf Gräben mit anderen Formen und/oder Abmessungen anwendbar.
  • In einigen Ausführungsformen weist der obere Graben 89U eine Breite W1 (z. B. der Abstand zwischen gegenüberliegenden oberen Seitenwänden 87SU) und eine Tiefe H1 (z. B. der Abstand zwischen der oberen Oberfläche des zweiten Gateabstandshalters 87 und der Grenzfläche 86) auf. Der untere Graben 89L weist eine Breite W2 (z. B. der Abstand zwischen gegenüberliegenden Seitenwänden der verbleibenden unteren Abschnitte des ersten Gateabstandshalters 85) und eine Tiefe H2 (z. B. der Abstand zwischen dem Boden des Gategrabens 89 und der Grenzfläche 86) auf. Die Breiten W1 und W2 können zwischen ungefähr 1 nm und ungefähr 100 nm liegen. Die Tiefe H2 kann zwischen ungefähr 0 nm und ungefähr 300 nm liegen, und die Gesamtgrabentiefe H1+H2 kann zwischen ungefähr 10 nm und ungefähr 300 nm liegen. Wie in nachfolgenden Verarbeitungen beschrieben wird, werden metallische Gates 97 (siehe z. B. 13) in den unteren Gräben 89L ausgebildet. Daher bestimmt in einigen Ausführungsformen die Größe des unteren Grabens 89L die Größe der metallischen Gates.
  • Als Nächstes werden in 10 eine Gate-Dielektrikum-Schicht 92, eine Austrittsarbeitsschicht 94, eine Austrittsarbeitsschicht 96 und ein Spaltfüllmaterial 98 nacheinander in den Gategräben 89 ausgebildet. Die Gate-Dielektrikum-Schicht 92, die Austrittsarbeitsschichten 94 und 96 und das Spaltfüllmaterial 98 werden in der vorliegenden Diskussion zusammen als Gatestapel 95 bezeichnet. Der Gatestapel 95 wird auch als metallischer Gatestapel bezeichnet.
  • Wie in 10 veranschaulicht ist, wird die Gate-Dielektrikum-Schicht 92 konform in den Gategräben 89 abgeschieden, beispielsweise auf den oberen Oberflächen und den Seitenwänden der Finnen 64, auf den oberen Oberflächen und den Seitenwänden der Gateabstandshalter 85/87 und auf der oberen Oberfläche der dielektrischen Schicht 91. Gemäß einigen Ausführungsformen weist die Gate-Dielektrikum-Schicht 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten daraus auf. In Ausführungsbeispielen weist die Gate-Dielektrikum-Schicht 92 ein dielektrisches Material mit hohem k-Wert auf, und in diesen Ausführungsformen können die Gate-Dielektrikum-Schichten 92 k-Werte größer als ungefähr 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder Kombinationen davon aufweisen. Die Ausbildungsverfahren der Gate-Dielektrikum-Schicht 92 können Molekularstrahlabscheidung (MBD - Molecular Beam Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition), PECVD und dergleichen umfassen.
  • Als Nächstes werden die Austrittsarbeitsschichten 94 (z. B. konform) über der Gate-Dielektrikum-Schicht 92 ausgebildet und die Austrittsarbeitsschicht 96 (z. B. konform) über der Austrittsarbeitsschicht 94 ausgebildet. In der veranschaulichten Ausführungsform ist die Austrittsarbeitsschicht 94 eine p-leitende Austrittsarbeitsschicht und die Austrittsarbeitsschicht 96 eine n-leitende Austrittsarbeitsschicht. In der vorliegenden Diskussion wird eine Austrittsarbeitsschicht auch als Austrittsarbeitsmetall bezeichnet. Zwar sind in 10 zwei Austrittsarbeitsschichten veranschaulicht, es kann jedoch jede geeignete Anzahl von Austrittsarbeitsschichten verwendet werden, und jede der Austrittsarbeitsschichten kann ein Austrittsarbeitsmetall eines beliebigen geeigneten Typs (z. B. n-leitend oder p-leitend) sein.
  • Zu Beispielen für p-leitende Austrittsarbeitsmetalle, die in den Gatestrukturen enthalten sein können, zählen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Zu Beispielen für n-leitende Austrittsarbeitsmetalle, die in den Gatestrukturen enthalten sein können, zählen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Die Austrittsarbeit hängt von der Materialzusammensetzung der Austrittsarbeitsschicht ab; daher wird das Material der Austrittsarbeitsschicht ausgewählt, um die Austrittsarbeit so einzustellen, dass eine gewünschte Schwellenspannung Vt in der auszubildenden Vorrichtung erreicht wird. Die Austrittsarbeitsschicht(en) können durch CVD, physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), ALD und/oder einen anderen geeigneten Prozess abgeschieden werden. In einem Ausführungsbeispiel wird die Austrittsarbeitsschicht 94 (z. B. eine p-leitende Austrittsarbeitsschicht) aus TiN, TiSiN, TiAlN, WCN oder dergleichen gebildet und die Austrittsarbeitsschicht 96 (z. B. eine n-leitende Austrittsarbeitsschicht) aus TiAlC oder dergleichen gebildet.
  • Als Nächstes wird eine Deckschicht (nicht veranschaulicht), welche optional ist, (z. B. konform) über der Austrittsarbeitsschicht 96 ausgebildet. Die Deckschicht schützt, sofern ausgebildet, die darunterliegende Austrittsarbeitsschicht 96 vor Oxidation. Die Deckschicht kann Elemente wie Ti, N, Si, C, O, Al oder Kombinationen davon aufweisen. In einigen Ausführungsformen ist die Deckschicht eine siliziumhaltige Schicht, etwa eine Schicht aus Silizium, eine Schicht aus Siliziumoxid oder eine Schicht aus Siliziumnitrid, die durch ein geeignetes Verfahren wie ALD, MBD, CVD oder dergleichen ausgebildet wird. In einigen Ausführungsformen wird die Deckschicht weggelassen.
  • Als Nächstes wird das Spaltfüllmaterial 98 (auch als Spaltfüll-Dünnschicht oder als Spaltfüllschicht bezeichnet) über der Austrittsarbeitsschicht 96 (bzw., sofern ausgebildet, der Deckschicht der Austrittsarbeitsschicht 96) ausgebildet, um die Gategräben 89 zu füllen. In einigen Ausführungsformen ist das Spaltfüllmaterial 98 ein elektrisch leitfähiges Material. In einem Ausführungsbeispiel wird das Spaltfüllmaterial 98 aus einem aluminiumhaltigen Material wie Titanaluminiumnitrid (TiAlN), Titanaluminiumkarbid (TiAlC), Aluminiumnitrid (AlN) oder Aluminiumoxid (AlO3) unter Verwendung eines geeigneten Abscheidungsverfahrens wie CVD, PVD, ALD oder dergleichen gebildet. Die Temperatur des Abscheidungsprozesses kann zwischen ungefähr 250 °C und ungefähr 450 °C liegen. Die Dicke des abgeschiedenen Spaltfüllmaterials 98 kann zwischen ungefähr 5 Angström und ungefähr 100 Angström liegen.
  • Da Strukturgrößen in fortgeschrittenen Halbleiterherstellungsprozessen immer weiter schrumpfen, wird es zunehmend schwierig, Gräben mit hohen Aspektverhältnissen zu füllen. In dem Beispiel aus 10 bilden sich bedingt durch die Schwierigkeit des Füllens der Gategräben 89 Nähte 81 (auch als Spalte oder Hohlräume bezeichnet) in dem Spaltfüllmaterial 98 in den Gategräben 89. In dem veranschaulichten Beispiel sind die Nähte 81 umschlossene Räume in dem Spaltfüllmaterial 98. In anderen Ausführungsformen können die Nähte 81 Spalte sein, die sich bis zur von dem Substrat 50 entfernt liegenden oberen Oberfläche des Spaltfüllmaterials 98 erstrecken. Werden sie unbehandelt gelassen, können die Nähte 81 in einem nachfolgenden Rückätzprozess des metallischen Gates zu einem Überätzen des Spaltfüllmaterials 98 in Bereichen unterhalb der Nähte 81 führen. Das nahtinduzierte Überätzen wird auch als nahtinduzierter Durchstoßeffekt oder schlicht als Durchstoßeffekt bezeichnet. Die vorliegende Offenbarung entfernt die Nähte 81 durch Behandeln des Spaltfüllmaterials 98 mit einer fluorhaltigen Chemikalie, Details dazu werden nachstehend offenbart.
  • 11-17 veranschaulichen zusätzliche Verarbeitungsschritte zum Ausbilden der FinFET-Vorrichtung 100. Der Einfachheit halber veranschaulicht jede der 11-16 nur einen Abschnitt der FinFET-Vorrichtung 100. Insbesondere veranschaulichen 11-16 jeweils eine vergrößerte Ansicht eines Bereichs 88 aus 10. Zum Beispiel zeigt 11 den Bereich 88 aus 10 nach dem Ausbilden des Spaltfüllmaterials 98. In dem Spaltfüllmaterial 98 in 11 ist eine Naht 81 veranschaulicht.
  • Nun unter Bezugnahme auf 12 wird das Spaltfüllmaterial 98 mit einer fluorhaltigen Chemikalie behandelt (z. B. dotiert), um die Nähte 81 zu schließen (z. B. zu entfernen). In der veranschaulichten Ausführungsform wird das Volumen des Spaltfüllmaterials 98 durch die Behandlung mit der fluorhaltigen Chemikalie (auch als Fluorbehandlung bezeichnet) vergrößert. Anders ausgedrückt dehnt sich das Spaltfüllmaterial 98 nach Behandlung mit der fluorhaltigen Chemikalie aus und die Ausdehnung des Spaltfüllmaterials 98 bewirkt, dass das Spaltfüllmaterial 98 den Raum der Nähte 81 füllt (z. B. belegt) und somit die Nähte 81 entfernt. Nach der Fluorbehandlung füllt das Spaltfüllmaterial 98 den Gategraben 89 vollständig, und es sind keine Nähte 81 mehr in dem Spaltfüllmaterial 98 vorhanden. In der vorliegenden Diskussion wird das fluorbehandelte Spaltfüllmaterial 98 auch als fluorhaltiges Füllmaterial 99 oder als fluordotiertes Füllmaterial 99 bezeichnet.
  • In einigen Ausführungsformen ist die Fluorbehandlung des Spaltfüllmaterials 98 ein thermischer Prozess, der unter Verwendung eines fluorhaltigen Gases wie Stickstofftrifluorid (NF3), Tetrafluorkohlenstoff (CF4) oder Fluor (F2) durchgeführt wird. Ein Trägergas (z. B. Ar, He oder dergleichen) kann abhängig von der zu erzielenden Intensität der Fluorierung verwendet oder nicht verwendet werden. Die FinFET-Vorrichtung 100 wird zum Beispiel in einer Prozesskammer angeordnet, und dann wird der Prozesskammer ein fluorhaltiges Gas (z. B. NF3, CF4, F2) so zugeführt, dass das Spaltfüllmaterial 98 mit dem fluorhaltigen Gas in Kontakt ist. Der Durchfluss des fluorhaltigen Gases kann zwischen ungefähr 100 Standardkubikzentimetern pro Minute (sccm) und ungefähr 8000 sccm liegen. Das Verhältnis des Durchflusses des fluorhaltigen Gases zu dem des Trägergases kann zwischen ungefähr 0,01:1 und 1:0 liegen. Die Temperatur des thermischen Fluorbehandlungsprozesses kann zwischen ungefähr 25 °C und ungefähr 600 °C liegen. In den veranschaulichten Ausführungsformen diffundiert das Fluor in dem fluorhaltigen Gas in das Spaltfüllmaterial 98 und reagiert (z. B. kombiniert sich oder reagiert chemisch) mit dem Aluminium in dem Spaltfüllmaterial 98, um Aluminiumfluorid (z. B. AlFx) zu bilden.
  • In einigen Ausführungsformen ist die Fluorbehandlung des Spaltfüllmaterials 98 ein Plasmaprozess, der unter Verwendung eines fluorhaltigen Gases wie NF3, CF4 oder F2 durchgeführt wird. Beispielsweise wird das fluorhaltige Gas (z. B. NF3, CF4, F2) zu einem Plasma gezündet, und das fluorhaltige Plasma wird einer Verarbeitungskammer zugeführt, in der die FinFET-Vorrichtung 100 positioniert ist. Das Spaltfüllmaterial 98 wird daher mit dem fluorhaltigen Plasma behandelt. Ein Trägergas (z. B. Ar, He oder dergleichen) kann abhängig von der zu erzielenden Intensität der Fluorierung verwendet oder nicht verwendet werden. Der Durchfluss des fluorhaltigen Gases bei dem Plasmaprozess kann zwischen ungefähr 100 sccm und ungefähr 8000 sccm liegen. Das Verhältnis des Durchflusses des fluorhaltigen Gases zu dem des Trägergases kann zwischen ungefähr 0,01:1 und 1:0 liegen. Die Temperatur des Plasmaprozesses kann zwischen ungefähr 25 °C und ungefähr 500 °C liegen. Der Druck des Plasmaprozesses kann zwischen ungefähr 0,1 Torr und ungefähr 50 Torr liegen und die HF-Leistung des Plasmaprozesses kann zwischen ungefähr 50 W und ungefähr 5000 W liegen. In einigen Ausführungsformen diffundiert das fluorhaltige Plasma in das Spaltfüllmaterial 98 und reagiert (z. B. kombiniert sich oder reagiert chemisch) mit dem Aluminium in dem Spaltfüllmaterial 98, um Aluminiumfluorid (z. B. AlFx) zu bilden.
  • In der in 12 veranschaulichten Ausführungsform ist bei geeigneter Einstellung der Intensität der Fluorbehandlung und aufgrund der starken Affinität zwischen Fluor (F) und Aluminium (Al) die Diffusion von Fluor (F) aus dem fluorhaltigen Gas bzw. dem fluorhaltigen Plasma auf das Innere des Spaltfüllmaterials 98 begrenzt, und andere Materialien (z. B. 96, 94, 92) der Gatestruktur werden durch die Fluorbehandlung nicht beeinflusst und weisen daher im Wesentlichen kein Fluor auf.
  • Als Nächstes wird in 13 ein Rückätzprozess des metallischen Gates durchgeführt, um obere Abschnitte des Gatestapels 95 (z. B. obere Abschnitte der Gate-Dielektrikum-Schicht 92, obere Abschnitte der Austrittsarbeitsschichten 94/96 und obere Abschnitte des fluorhaltigen Füllmaterials 99) zu entfernen. Nach dem Rückätzprozess des metallischen Gates sind zwischen den zweiten Gateabstandshaltern 87 Vertiefungen 84 ausgebildet. Ein geeigneter Ätzprozess, wie etwa Trockenätzung, Nassätzung oder Kombinationen davon, kann als Rückätzprozess des metallischen Gates durchgeführt werden. Das Ätzmittel für den Ätzprozess kann ein Halogenid (z. B. CCI4), ein Oxidationsmittel (z. B. O2), eine Säure (z. B. HF), eine Base (z. B. NH3), ein Inertgas (z. B. Ar), Kombinationen davon oder dergleichen sein. In dem Beispiel in 13 ist aufgrund der Ätzselektivität des Ätzmittels bezüglich der verschiedenen Materialien (z. B. 92, 94, 96, 99) nach dem Ätzprozess eine obere Oberfläche der verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 92 bündig mit der oberen Oberfläche 85U des ersten Gateabstandshalters 85, und eine obere Oberfläche 97U der verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 liegt tiefer (z. B. näher am Substrat 50) als die obere Oberfläche 85U. In anderen Ausführungsformen ist die obere Oberfläche der verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 92 bündig mit der oberen Oberfläche 97U. Die obere Oberfläche 97U der verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 können sich ungefähr 2 Angström bis ungefähr 20 Angström über die obere Oberfläche der Finne 64 erstrecken. Nach dem Rückätzprozess des metallischen Gates bilden die verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 92, die verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und die verbleibenden Abschnitte des fluorhaltigen Füllmaterials 99 das metallische Gate 97 (auch als metallische Gatestruktur oder Ersatz-Gatestruktur bezeichnet).
  • Als Nächstes wird in 14 eine Deckschicht 101 über den verbleibenden Abschnitten der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 ausgebildet. Die Deckschicht 101 wird aus einem elektrisch leitfähigen Material, etwa Wolfram, unter Verwendung eines geeigneten Abscheidungsverfahrens wie ALD, CVD, PVD oder dergleichen ausgebildet. In dem Beispiel in 14 wird die Deckschicht 101 selektiv über den verbleibenden Abschnitten der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 ausgebildet, es kann jedoch auch ein nicht selektives Ausbildungsverfahren verwendet werden.
  • Es wird angemerkt, dass aufgrund der Fluorbehandlung des Spaltfüllmaterials 98 Nähte 81 in dem Spaltfüllmaterial 98 entfernt worden sind. Als Ergebnis wird nach dem Rückätzprozess des metallischen Gates der nahtinduzierte Durchstoßeffekt vermieden. Ohne die Fluorbehandlung des Spaltfüllmaterials 98 kann der nahtinduzierte Durchstoßeffekt Ausnehmungen (z. B. Vertiefungen oder Löcher) in der oberen Oberfläche 97U der verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 verursachen und die Deckschicht 101 ist in oder um den Ausnehmungen möglicherweise nicht richtig ausgebildet. Das fehlende Aufwachsen der Deckschicht 101 in oder um den Ausnehmungen kann z. B. durch einen höheren elektrischen Widerstand die Vorrichtungsleistung verschlechtern. Außerdem kann der Durchstoßeffekt die Oberseite der Finne 64 beschädigen. Durch Vermeidung oder Verringerung des Durchstoßeffekts verbessert die vorliegende Offenbarung die Produktionsausbeute und erzielt eine bessere Vorrichtungsleistung.
  • Wie in 14 veranschaulicht ist, bedeckt die Deckschicht 101 die obere Oberfläche 97U der verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und des fluorhaltigen Füllmaterials 99 vollständig. Anders ausgedrückt bedeckt die Deckschicht 101 die obere Oberfläche 97U vollständig (z. B. erstreckt sie sich entlang dieser und kontaktiert sie physisch). In 14 erstreckt sich die Deckschicht 101 durchgehend von einer ersten inneren Seitenwand der Gate-Dielektrikum-Schicht 92 (z. B. einer Seitenwand, die dem fluorhaltigen Füllmaterial 99 zugewandt ist) zu einer gegenüberliegenden zweiten inneren Seitenwand der Gate-Dielektrikum-Schicht 92. In einigen Ausführungsformen weist die Deckschicht 101 eine gleichmäßige Dicke auf. In einigen Ausführungsformen ist eine untere Oberfläche der Deckschicht 101, die dem Substrat 50 zugewandt ist, im Wesentlichen parallel zu einer oberen Hauptoberfläche des Substrats 50. In dem Beispiel in 14 ist eine von dem Substrat 50 entfernt liegende obere Oberfläche der Deckschicht 101 bündig mit der oberen Oberfläche 85U des ersten Gateabstandshalters 85. In einigen Ausführungsformen ist das fluorhaltige Füllmaterial 99 unter der Deckschicht 101 angeordnet und weist eine Höhe H3 zwischen ungefähr 5 Angström und ungefähr 300 Angström auf.
  • Als Nächstes wird in 15 ein Halbleitermaterial 111, etwa Silizium, unter Verwendung eines geeigneten Ausbildungsverfahrens wie PVD, CVD oder dergleichen in den Vertiefungen 84 ausgebildet. Als Nächstes wird in dem Halbleitermaterial 111 ein Gate-Kontakt 102 zur Kopplung mit der Deckschicht 101 gebildet. Um den Gate-Kontakt 102 (auch als Kontaktstecker bezeichnet) auszubilden, wird eine Kontaktöffnung in dem Halbleitermaterial 111 gebildet, um die Deckschicht 101 z. B. unter Verwendung von Fotolithografie und Ätzen freizulegen. Nachdem die Kontaktöffnung gebildet wurde, werden eine Sperrschicht 104, eine Keimschicht 109 und ein Füllmetall 110 nacheinander in der Kontaktöffnung ausgebildet, um den Gate-Kontakt 102 zu bilden.
  • In einigen Ausführungsformen weist die Sperrschicht 104 ein elektrisch leitfähiges Material wie Titannitrid auf, es können jedoch alternativ dazu andere Materialien wie Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden. Die Sperrschicht 104 kann unter Verwendung eines CVD-Prozesses wie PECVD ausgebildet werden. Es können jedoch alternativ dazu auch andere alternative Prozesse verwendet werden, etwa Sputtern (Kathodenzerstäubung), metallorganische chemische Gasphasenabscheidung (MOCVD) oder ALD.
  • Als Nächstes wird die Keimschicht 109 über der Sperrschicht 104 ausgebildet. Die Keimschicht 109 kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid oder dergleichen oder eine Kombination davon aufweisen und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst. Zum Beispiel kann die Keimschicht 109 eine Titanschicht und über der Titanschicht eine Kupferschicht aufweisen.
  • Als Nächstes wird das Füllmetall 110 über der Keimschicht 109 abgeschieden, wobei es die verbleibenden Abschnitte der Kontaktöffnung füllt. Das Füllmetall 110 kann ein metallhaltiges Material wie Cu, Al, W oder dergleichen, Kombinationen davon oder Mehrfachschichten daraus sein und kann z. B. durch Elektroplattieren, stromloses Plattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Nach Ausbildung des Füllmetalls 110 kann ein Planarisierungsprozess, wie beispielsweise eine CMP, durchgeführt werden, um die überschüssigen Abschnitte der Sperrschicht 104, der Keimschicht 109 und des Füllmetalls 110 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Oberfläche der dielektrischen Schicht 91 (siehe 10) und über der oberen Oberfläche des zweiten Gateabstandshalters 87 liegen. Die sich ergebenden verbleibenden Abschnitte der Sperrschicht 104, der Keimschicht 109 und des Füllmetalls 110 bilden somit den Gate-Kontakt 102.
  • Als Nächstes wird in 16 das Halbleitermaterial 111 durch ein dielektrisches Material 113 ersetzt. Das Halbleitermaterial 111 kann durch einen Ätzprozess entfernt werden, der ein Ätzmittel verwendet, das bezüglich des Halbleitermaterials 111 selektiv ist. Nach dem Entfernen des Halbleitermaterials 111 wird das dielektrische Material 113 (z. B. Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit niedrigem k-Wert oder dergleichen) so ausgebildet, dass es den Raum füllt, der zuvor von dem Halbleitermaterial 111 eingenommen wurde.
  • 17 zeigt die Querschnittsansicht der FinFET-Vorrichtung 100 nach dem Ersetzen des Halbleitermaterials 111 durch das dielektrische Material 113. Wie in 17 veranschaulicht ist, sind die metallischen Gates 97A, 97B und 97C, welche die Dummy-Gatestrukturen 75A, 75B bzw. 75C jeweils ersetzen, über den Finnen 64 ausgebildet. Der Fachmann wird erkennen, dass zusätzliche Verarbeitungen durchgeführt werden können, um die Fertigung der FinFET-Vorrichtung 100 abzuschließen, etwa ein Ausbilden von Source/Drain-Kontakten und ein Ausbilden von Metallisierungsschichten über der dielektrischen Schicht 91. Details werden vorliegend der Kürze halber nicht diskutiert.
  • 18-20 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100A bei verschiedenen Fertigungsstufen gemäß einer weiteren Ausführungsform. Die FinFET-Vorrichtung 100A ist ähnlich der FinFET-Vorrichtung 100, jedoch mit einem anderen (z. B. höheren) Fluorierungsgrad während der Fluorbehandlung des Spaltfüllmaterials 98.
  • Die Verarbeitung in 18 folgt derjenigen aus 1-11. Anders ausgedrückt veranschaulichen 1-11 und 18-20 die Verarbeitungsschritte der FinFET-Vorrichtung 100A. Um die Nähte 81 zu entfernen, wird in 18 das Spaltfüllmaterial 98 durch den Fluorbehandlungsprozess (z. B. ein thermischer Prozess oder ein Plasmaprozess) behandelt, der demjenigen aus 12 ähnlich ist, bei welchem jedoch die Fluorierungsintensität höher ist als bei der Fluorbehandlung aus 12. Die Intensität der Fluorierung kann z. B. durch Erhöhung der Prozesstemperatur, der Plasmaleistung des Plasmaprozesses, des Durchflusses des fluorhaltigen Gases und/oder des Behandlungsdrucks erhöht werden. Außerdem kann auch die Verwendung eines anderen Gases als fluorhaltiges Gas die Intensität der Fluorierung verändern. Als Ergebnis der höheren Intensität des Fluorbehandlungsprozesses diffundiert das Fluor in das Spaltfüllmaterial 98 und Abschnitte der Austrittsarbeitsschicht 96, die das Spaltfüllmaterial 98 kontaktieren. 18 veranschaulicht den fluordotierten Bereich 99' des metallischen Gatestapels nach der Fluorbehandlung, wobei der fluordotierte Bereich 99' das Spaltfüllmaterial 98 und Abschnitte der Austrittsarbeitsschicht 96 aufweist, die das Spaltfüllmaterial 98 kontaktieren. Es wird angemerkt, dass in 12 die Diffusion des Fluors auf das Innere des Spaltfüllmaterials 98 begrenzt ist, das fluordotierte Füllmaterial 99 in 12 weist somit die gleiche Grenze auf wie das Spaltfüllmaterial 98, in 18 dagegen erstreckt sich der fluordotierte Bereich 99' über die Grenze des Spaltfüllmaterials 98 hinaus. Es wird angemerkt, dass außer dem Intensitätsgrad des Fluorbehandlungsprozesses auch andere Faktoren, wie etwa die Materialwahl des metallischen Gatestapels oder die Stapelreihenfolge der verschiedenen Schichten des metallischen Gatestapels, die Grenze des fluordotierten Bereichs 99' beeinflussen können.
  • Als Nächstes wird in 19 ein Rückätzprozess des metallischen Gates, der gleich oder ähnlich demjenigen aus 13 ist, durchgeführt, um obere Abschnitte der Gate-Dielektrikum-Schicht 92, obere Abschnitte der Austrittsarbeitsschichten 94/96 und obere Abschnitte des fluordotierten Bereichs 99' zu entfernen. Zwischen den zweiten Gateabstandshaltern 87 werden Vertiefungen 84 ausgebildet. Die verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 92, die verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und die verbleibenden Abschnitte des fluordotierten Bereichs 99' bilden die metallische Gatestruktur 97 der FinFET-Vorrichtung 100A. Als Nächstes wird die Deckschicht 101 über den verbleibenden Abschnitten der Austrittsarbeitsschichten 94/96 und den verbleibenden Abschnitten des fluordotierten Bereichs 99' unter Verwendung eines Abscheidungsprozesses ausgebildet, der gleich oder ähnlich demjenigen aus 14 ist. Es wird angemerkt, dass aufgrund der höheren Intensität der Fluorbehandlung der unter der Deckschicht 101 angeordnete fluordotierte Bereich 99' eine Höhe H4 aufweist, die größer als die Höhe H3 des fluordotierten Füllmaterials 99 in 14 ist.
  • Als Nächstes werden Verarbeitungen durchgeführt, die gleich oder ähnlich denjenigen aus 15 und 16 sind. Zum Beispiel wird das Halbleitermaterial 111 in den Vertiefungen 84 ausgebildet und es werden Gate-Kontakte 102 in dem Halbleitermaterial 111 ausgebildet und elektrisch mit der Deckschicht 101 gekoppelt. Als Nächstes wird das Halbleitermaterial 111 durch das dielektrische Material 113 ersetzt. 20 zeigt die Querschnittsansicht der FinFET-Vorrichtung 100A nach dem Ersetzen des Halbleitermaterials 111 durch das dielektrische Material 113. Wie in 20 veranschaulicht ist, sind die metallischen Gates 97A, 97B und 97C, welche die Dummy-Gatestrukturen 75A, 75B bzw. 75C jeweils ersetzen, über den Finnen 64 ausgebildet. Der Fachmann wird erkennen, dass zusätzliche Verarbeitungen durchgeführt werden können, um die Fertigung der FinFET-Vorrichtung 100A abzuschließen, etwa ein Ausbilden von Source/Drain-Kontakten und ein Ausbilden von Metallisierungsschichten über der dielektrischen Schicht 91. Details werden vorliegend der Kürze halber nicht diskutiert.
  • 21-23 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100B bei verschiedenen Fertigungsstufen gemäß noch einer weiteren Ausführungsform. Die FinFET-Vorrichtung 100B ist ähnlich der FinFET-Vorrichtung 100A, jedoch mit einem höheren Fluorierungsgrad während der Fluorbehandlung des Spaltfüllmaterials 98.
  • Die Verarbeitung in 21 folgt derjenigen aus 1-11. Anders ausgedrückt veranschaulichen 1-11 und 21-23 die Verarbeitungsschritte der FinFET-Vorrichtung 100B. Um die Nähte 81 zu entfernen, wird in 21 das Spaltfüllmaterial 98 durch einen Fluorbehandlungsprozess (z. B. ein thermischer Prozess oder ein Plasmaprozess) behandelt, der demjenigen aus 12 ähnlich ist, jedoch mit einer höheren Intensität (z. B. einer längeren Dauer, einer höheren Temperatur und/oder einem höheren Durchfluss des fluorhaltigen Gases), sodass das Fluor in das Spaltfüllmaterial 98 und die Austrittsarbeitsschichten 96 und 94 diffundiert. 21 veranschaulicht den fluordotierten Bereich 99" des metallischen Gatestapels nach dem Fluorbehandlungsprozess, wobei der fluordotierte Bereich 99" das gesamte Spaltfüllmaterial 98 und die Austrittsarbeitsschichten 96 und 94 umfasst, und das Spaltfüllmaterial 98.
  • Als Nächstes wird in 22 ein Rückätzprozess des metallischen Gates, der gleich oder ähnlich demjenigen aus 13 ist, durchgeführt, um obere Abschnitte der Gate-Dielektrikum-Schicht 92, obere Abschnitte der Austrittsarbeitsschichten 94/96 und obere Abschnitte des fluordotierten Bereichs 99" zu entfernen. Zwischen den zweiten Gateabstandshaltern 87 werden Vertiefungen 84 ausgebildet. Die verbleibenden Abschnitte der Gate-Dielektrikum-Schicht 92, die verbleibenden Abschnitte der Austrittsarbeitsschichten 94/96 und die verbleibenden Abschnitte des fluordotierten Bereichs 99" bilden die metallische Gatestruktur 97 der FinFET-Vorrichtung 100B. Als Nächstes wird die Deckschicht 101 über den verbleibenden Abschnitten der Austrittsarbeitsschichten 94/96 und den verbleibenden Abschnitten des fluordotierten Bereichs 99" unter Verwendung eines Abscheidungsprozesses ausgebildet, der gleich oder ähnlich demjenigen aus 14 ist.
  • Als Nächstes werden Verarbeitungen durchgeführt, die gleich oder ähnlich denjenigen aus 15 und 16 sind. Zum Beispiel wird das Halbleitermaterial 111 in den Vertiefungen 84 ausgebildet und es werden Gate-Kontakte 102 in dem Halbleitermaterial 111 ausgebildet und elektrisch mit der Deckschicht 101 gekoppelt. Als Nächstes wird das Halbleitermaterial 111 durch das dielektrische Material 113 ersetzt. 23 zeigt die Querschnittsansicht der FinFET-Vorrichtung 100B nach dem Ersetzen des Halbleitermaterials 111 durch das dielektrische Material 113. Wie in 23 veranschaulicht ist, sind die metallischen Gates 97A, 97B und 97C, welche die Dummy-Gatestrukturen 75A, 75B bzw. 75C jeweils ersetzen, über den Finnen 64 ausgebildet. Der Fachmann wird erkennen, dass zusätzliche Verarbeitungen durchgeführt werden können, um die Fertigung der FinFET-Vorrichtung 100B abzuschließen, etwa ein Ausbilden von Source/Drain-Kontakten und ein Ausbilden von Metallisierungsschichten über der dielektrischen Schicht 91. Details werden vorliegend der Kürze halber nicht diskutiert.
  • Ausführungsformen können Vorteile erzielen. Zum Beispiel entfernt der Fluorbehandlungsprozess die Nähte 81, wodurch der nahtinduzierte Durchstoßeffekt verhindert oder verringert wird. Als Ergebnis wird das fehlende Aufwachsen der Deckschicht 101 verhindert und die Beschädigung der Oberseite der Finne 64 vermieden, was die Vorrichtungsleistung und die Produktionsausbeute verbessert. Durch Fortschritte bei Halbleiterherstellungsprozessen wird der Abstand (z. B. Teilungsabstand) zwischen nebeneinanderliegenden metallischen Gates 97 immer kleiner. Für fortgeschrittene Technologieknoten, wie etwa 5 nm oder darüber hinaus, kann ein kleiner Teilungsabstand zwischen metallischen Gates 97 zu einem Leckstrom der metallischen Gates führen, der die Zuverlässigkeit der ausgebildeten Vorrichtung verringert. Im Vergleich zu einem Referenzdesign, bei dem metallische Gates 97 zwischen den zweiten Gateabstandshaltern 87 ausgebildet werden (z. B. indem die ersten Gateabstandshalter 85 vollständig entfernt werden und das metallische Gate 97 den Raum zwischen den zweiten Gateabstandshaltern 87 füllt), erhöht die vorliegende Offenbarung den Teilungsabstand zwischen metallischen Gates 97 durch Ausbilden der metallischen Gates 97 zwischen den vertieften ersten Gateabstandshaltern 85, wodurch der Leckstrom der metallischen Gates verringert und die Vorrichtungszuverlässigkeit erhöht wird. Der vergrößerte Teilungsabstand zwischen nebeneinanderliegenden metallischen Gates 97 kann auch den Teilungsabstand zwischen nebeneinanderliegenden Gate-Kontakten 102 vergrößern, was in Kombination mit der Tatsache, dass der Gate-Kontakt 102 von den zweiten Gateabstandshaltern 87 umgeben ist, die Wahrscheinlichkeit eines elektrischen Kurzschlusses zwischen nebeneinanderliegenden Gate-Kontakten 102 verhindert oder verringert.
  • Variationen und Modifikationen der offenbarten Ausführungsformen sind möglich, und es ist uneingeschränkt beabsichtigt, dass diese innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen. Zum Beispiel weisen in 17, 20 und 23 alle metallischen Gates 97 (z. B. 97A, 97B und 97C) dieselbe Struktur (z. B. in den metallischen Gates dieselbe Schichtfolge) auf. In anderen Ausführungsformen können die metallischen Gates 97 unterschiedliche Strukturen aufweisen. Zum Beispiel kann jedes der metallischen Gates 97A, 97B und 97C eine oder mehrere andersartige Austrittsarbeitsschichten aufweisen, um verschiedene Schwellenspannungen zu erzielen und/oder metallische Gates in unterschiedlichen Bereichen der FinFET-Vorrichtung (z. B. einem n-leitenden Vorrichtungsbereich oder einem p-leitenden Vorrichtungsbereich) auszubilden. Als ein weiteres Beispiel kann der Fluorierungsgrad der einzelnen metallischen Gates 97A, 97B und 97C unterschiedlich sein, zum Beispiel derart, dass das metallische Gate 97A das fluordotierte Füllmaterial 99 wie in 17 aufweist, das metallische Gate 97B den fluordotierten Bereich 99' wie in 20 aufweist und das metallische Gate 97C den fluordotierten Bereich 99" wie in 23 aufweist.
  • 24 veranschaulicht ein Flussdiagramm eines Verfahrens zum Fertigen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 24 gezeigte Verfahren der Ausführungsform lediglich ein Beispiel für zahlreiche mögliche Verfahren der Ausführungsform ist. Dem Durchschnittsfachmann kommen viele Variationen, Alternativen und Modifikationen in den Sinn. Beispielsweise können verschiedene Schritte, wie in 24 veranschaulicht, hinzugefügt, entfernt, ersetzt, neu angeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 24 wird in Block 1010 ein Dummy-Gate über einer Finne ausgebildet, wobei die Finne über einem Substrat hervorsteht. In Block 1020 wird das Dummy-Gate von einem dielektrischen Material umgeben. In Block 1030 wird das Dummy-Gate durch eine Ersatz-Gatestruktur ersetzt, wobei das Ersetzen des Dummy-Gates umfasst: Ausbilden eines Gategrabens in dem dielektrischen Material, wobei das Ausbilden des Gategrabens ein Entfernen des Dummy-Gates umfasst; Ausbilden eines metallischen Gatestapels in dem Gategraben, wobei das Ausbilden des metallischen Gatestapels ein aufeinanderfolgendes Ausbilden einer Gate-Dielektrikum-Schicht, einer ersten Austrittsarbeitsschicht und eines Spaltfüllmaterials in dem Gategraben umfasst; und Vergrößern des Volumens des Spaltfüllmaterials in dem Gategraben.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Ausbilden eines Dummy-Gates über einer Finne, wobei die Finne über einem Substrat hervorsteht; Umgeben des Dummy-Gates mit einem dielektrischen Material; und Ersetzen des Dummy-Gates durch eine Ersatz-Gatestruktur, wobei das Ersetzen des Dummy-Gates umfasst: Ausbilden eines Gategrabens in dem dielektrischen Material, wobei das Ausbilden des Gategrabens ein Entfernen des Dummy-Gates umfasst; Ausbilden eines metallischen Gatestapels in dem Gategraben, wobei das Ausbilden des metallischen Gatestapels ein aufeinanderfolgendes Ausbilden einer Gate-Dielektrikum-Schicht, einer ersten Austrittsarbeitsschicht und eines Spaltfüllmaterials in dem Gategraben umfasst; und Vergrößern des Volumens des Spaltfüllmaterials in dem Gategraben. In einer Ausführungsform ist nach dem Ausbilden des metallischen Gatestapels und vor dem Vergrößern ein Hohlraum in dem Spaltfüllmaterial vorhanden. In einer Ausführungsform ist nach dem Vergrößern der Hohlraum durch das vergrößerte Spaltfüllmaterial gefüllt. In einer Ausführungsform wird das Spaltfüllmaterial aus einem aluminiumhaltigen Material gebildet, wobei das Vergrößern des Volumens ein Behandeln des Spaltfüllmaterials mit einer fluorhaltigen Chemikalie umfasst. In einer Ausführungsform wird das Spaltfüllmaterial aus Titanaluminiumnitrid, Titanaluminiumkarbid, Aluminiumnitrid oder Aluminiumoxid gebildet. In einer Ausführungsform ist die fluorhaltige Chemikalie Stickstofftrifluorid, Tetrafluorkohlenstoff oder Fluor. In einer Ausführungsform umfasst das Behandeln des Spaltfüllmaterials ein Behandeln des Spaltfüllmaterials mit einem fluorhaltigen Gas in einem thermischen Prozess. In einer Ausführungsform umfasst das Behandeln des Spaltfüllmaterials ein Behandeln des Spaltfüllmaterials mit einem Plasma eines fluorhaltigen Gases. In einer Ausführungsform umfasst das Verfahren ferner: Ätzen des metallischen Gatestapels derart, dass der metallische Gatestapel relativ zu einer oberen Oberfläche des dielektrischen Materials vertieft wird; Ausbilden einer Deckschicht über dem vertieften metallischen Gatestapel; und Ausbilden eines Gate-Kontakts in dem dielektrischen Material über der Deckschicht. In einer Ausführungsform erstreckt sich die Deckschicht entlang einer oberen Oberfläche des Spaltfüllmaterials und ist mit dieser in Kontakt. In einer Ausführungsform wird die Deckschicht aus Wolfram gebildet. In einer Ausführungsform erstreckt sich eine untere Oberfläche der Deckschicht, die das Spaltfüllmaterial kontaktiert, im Wesentlichen parallel zu einer oberen Hauptoberfläche des Substrats.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Umgeben eines Dummy-Gates, das über einer Finne angeordnet ist, mit einer dielektrischen Schicht, wobei die Finne über einem Substrat hervorsteht; Entfernen des Dummy-Gates, um einen Graben in der dielektrischen Schicht auszubilden; Auskleiden von Seitenwänden und eines Bodens des Grabens mit einer Gate-Dielektrikum-Schicht; Ausbilden einer oder mehrerer Austrittsarbeitsschichten über der Gate-Dielektrikum-Schicht; Füllen des Grabens mit einem leitfähigen Material, wobei nach dem Füllen des Grabens ein Spalt in dem leitfähigen Material vorhanden ist; und, nach dem Füllen des Grabens, Behandeln des leitfähigen Materials, um das Volumen des leitfähigen Materials zu vergrößern, wobei der Spalt nach dem Behandeln entfernt ist. In einer Ausführungsform ist das leitfähige Material ein aluminiumhaltiges Material und das Behandeln des leitfähigen Materials umfasst ein Behandeln des leitfähigen Materials mit einer fluorhaltigen Chemikalie. In einer Ausführungsform umfasst das Behandeln des leitfähigen Materials ein Zuführen eines fluorhaltigen Gases zu dem leitfähigen Material. In einer Ausführungsform umfasst das Behandeln des leitfähigen Materials ein Behandeln des leitfähigen Materials mit einem Plasma eines fluorhaltigen Gases. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Behandeln des leitfähigen Materials, Vertiefen der Gate-Dielektrikum-Schicht, der einen oder mehreren Austrittsarbeitsschichten und des leitfähigen Materials durch einen Ätzprozess; Ausbilden einer Deckschicht über der einen oder den mehreren Austrittsarbeitsschichten und dem leitfähigen Material; und Ausbilden eines Kontaktsteckeres über und elektrisch gekoppelt mit der Deckschicht.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Substrat; eine Finne, die über dem Substrat hervorsteht; eine metallische Gatestruktur über der Finne, wobei die metallische Gatestruktur aufweist: eine Gate-Dielektrikum-Schicht; eine erste Austrittsarbeitsschicht über der Gate-Dielektrikum-Schicht; eine zweite Austrittsarbeitsschicht über der ersten Austrittsarbeitsschicht; und ein elektrisch leitfähiges Material, das sich von einer oberen Oberfläche der zweiten Austrittsarbeitsschicht in die zweite Austrittsarbeitsschicht erstreckt, wobei das elektrisch leitfähige Material Aluminium und Fluor aufweist; und eine Deckschicht über und in Kontakt mit der ersten Austrittsarbeitsschicht, der zweiten Austrittsarbeitsschicht und dem elektrisch leitfähigen Material. In einer Ausführungsform erstreckt sich die Deckschicht durchgehend zwischen gegenüberliegenden inneren Seitenwänden der Gate-Dielektrikum-Schicht, welche dem elektrisch leitfähigen Material zugewandt sind, wobei eine von dem Substrat entfernt liegende obere Oberfläche der Deckschicht bündig mit einer von dem Substrat entfernt liegenden oberen Oberfläche der Gate-Dielektrikum-Schicht ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner auf: einen ersten Gateabstandshalter entlang einer Seitenwand der metallischen Gatestruktur; und einen zweiten Gateabstandshalter entlang einer Seitenwand des ersten Gateabstandshalters, wobei sich der zweite Gateabstandshalter weiter von dem Substrat erstreckt als der erste Gateabstandshalter.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/078443 [0001]

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden eines Dummy-Gates über einer Finne, wobei die Finne über einem Substrat hervorsteht; Umgeben des Dummy-Gates mit einem dielektrischen Material; und Ersetzen des Dummy-Gates durch eine Ersatz-Gatestruktur, wobei das Ersetzen des Dummy-Gates umfasst: Ausbilden eines Gategrabens in dem dielektrischen Material, wobei das Ausbilden des Gategrabens ein Entfernen des Dummy-Gates umfasst; Ausbilden eines metallischen Gatestapels in dem Gategraben, wobei das Ausbilden des metallischen Gatestapels ein aufeinanderfolgendes Ausbilden einer Gate-Dielektrikum-Schicht, einer ersten Austrittsarbeitsschicht und eines Spaltfüllmaterials in dem Gategraben umfasst; und Vergrößern des Volumens des Spaltfüllmaterials in dem Gategraben.
  2. Verfahren nach Anspruch 1, wobei nach dem Ausbilden des metallischen Gatestapels und vor dem Vergrößern ein Hohlraum in dem Spaltfüllmaterial vorhanden ist.
  3. Verfahren nach Anspruch 2, wobei nach dem Vergrößern der Hohlraum durch das vergrößerte Spaltfüllmaterial gefüllt ist.
  4. Verfahren nach Anspruch 3, wobei das Spaltfüllmaterial aus einem aluminiumhaltigen Material gebildet wird und wobei das Vergrößern des Volumens ein Behandeln des Spaltfüllmaterials mit einer fluorhaltigen Chemikalie umfasst.
  5. Verfahren nach Anspruch 4, wobei das Spaltfüllmaterial aus Titanaluminiumnitrid, Titanaluminiumkarbid, Aluminiumnitrid oder Aluminiumoxid gebildet wird.
  6. Verfahren nach Anspruch 5, wobei die fluorhaltige Chemikalie Stickstofftrifluorid, Tetrafluorkohlenstoff oder Fluor ist.
  7. Verfahren nach Anspruch 4 oder 5, wobei das Behandeln des Spaltfüllmaterials ein Behandeln des Spaltfüllmaterials mit einem fluorhaltigen Gas in einem thermischen Prozess umfasst.
  8. Verfahren nach einem der Ansprüche 4 bis 7, wobei das Behandeln des Spaltfüllmaterials ein Behandeln des Spaltfüllmaterials mit einem Plasma eines fluorhaltigen Gases umfasst.
  9. Verfahren nach einem der Ansprüche 1 bis 8, ferner umfassend: Ätzen des metallischen Gatestapels derart, dass der metallische Gatestapel relativ zu einer oberen Oberfläche des dielektrischen Materials vertieft wird; Ausbilden einer Deckschicht über dem vertieften metallischen Gatestapel; und Ausbilden eines Gate-Kontakts in dem dielektrischen Material über der Deckschicht.
  10. Verfahren nach Anspruch 9, wobei sich die Deckschicht entlang einer oberen Oberfläche des Spaltfüllmaterials erstreckt und mit dieser in Kontakt ist.
  11. Verfahren nach Anspruch 10, wobei die Deckschicht aus Wolfram gebildet wird.
  12. Verfahren nach Anspruch 10 oder 11, wobei sich eine untere Oberfläche der Deckschicht, die das Spaltfüllmaterial kontaktiert, im Wesentlichen parallel zu einer oberen Hauptoberfläche des Substrats erstreckt.
  13. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Umgeben eines Dummy-Gates, das über einer Finne angeordnet ist, mit einer dielektrischen Schicht, wobei die Finne über einem Substrat hervorsteht; Entfernen des Dummy-Gates, um einen Graben in der dielektrischen Schicht auszubilden; Auskleiden von Seitenwänden und eines Bodens des Grabens mit einer Gate-Dielektrikum-Schicht; Ausbilden einer oder mehrerer Austrittsarbeitsschichten über der Gate-Dielektrikum-Schicht; Füllen des Grabens mit einem leitfähigen Material, wobei nach dem Füllen des Grabens ein Spalt in dem leitfähigen Material vorhanden ist; und, nach dem Füllen des Grabens, Behandeln des leitfähigen Materials, um das Volumen des leitfähigen Materials zu vergrößern, wobei der Spalt nach dem Behandeln entfernt ist.
  14. Verfahren nach Anspruch 13, wobei das leitfähige Material ein aluminiumhaltiges Material ist und das Behandeln des leitfähigen Materials ein Behandeln des leitfähigen Materials mit einer fluorhaltigen Chemikalie umfasst.
  15. Verfahren nach Anspruch 14, wobei das Behandeln des leitfähigen Materials ein Zuführen eines fluorhaltigen Gases zu dem leitfähigen Material umfasst.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Behandeln des leitfähigen Materials ein Behandeln des leitfähigen Materials mit einem Plasma eines fluorhaltigen Gases umfasst.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend: nach dem Behandeln des leitfähigen Materials, Vertiefen der Gate-Dielektrikum-Schicht, der einen oder mehreren Austrittsarbeitsschichten und des leitfähigen Materials durch einen Ätzprozess; Ausbilden einer Deckschicht über der einen oder den mehreren Austrittsarbeitsschichten und dem leitfähigen Material; und Ausbilden eines Kontaktsteckeres über und elektrisch gekoppelt mit der Deckschicht.
  18. Halbleitervorrichtung, umfassend: ein Substrat; eine Finne, die über dem Substrat hervorsteht; eine metallische Gatestruktur über der Finne, wobei die metallische Gatestruktur aufweist: eine Gate-Dielektrikum-Schicht; eine erste Austrittsarbeitsschicht über der Gate-Dielektrikum-Schicht; eine zweite Austrittsarbeitsschicht über der ersten Austrittsarbeitsschicht; und ein elektrisch leitfähiges Material, das sich von einer oberen Oberfläche der zweiten Austrittsarbeitsschicht in die zweite Austrittsarbeitsschicht erstreckt, wobei das elektrisch leitfähige Material Aluminium und Fluor aufweist; und eine Deckschicht über und in Kontakt mit der ersten Austrittsarbeitsschicht, der zweiten Austrittsarbeitsschicht und dem elektrisch leitfähigen Material.
  19. Halbleitervorrichtung nach Anspruch 18, wobei sich die Deckschicht durchgehend zwischen gegenüberliegenden inneren Seitenwänden der Gate-Dielektrikum-Schicht erstreckt, welche dem elektrisch leitfähigen Material zugewandt sind, wobei eine von dem Substrat entfernt liegende obere Oberfläche der Deckschicht bündig mit einer von dem Substrat entfernt liegenden oberen Oberfläche der Gate-Dielektrikum-Schicht ist.
  20. Halbleitervorrichtung nach Anspruch 19, ferner umfassend: einen ersten Gateabstandshalter entlang einer Seitenwand der metallischen Gatestruktur; und einen zweiten Gateabstandshalter entlang einer Seitenwand des ersten Gateabstandshalters, wobei sich der zweite Gateabstandshalter weiter von dem Substrat erstreckt als der erste Gateabstandshalter.
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