DE102019115481A1 - Halbleiterbauelement und verfahren - Google Patents
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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Abstract
Ein Verfahren umfasst das Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne in einem Substrat, wobei die erste Halbleiterfinne neben der zweiten Halbleiterfinne angeordnet ist, das Bilden einer Dummy-Gatestruktur, die sich über die erste Halbleiterfinne und die zweite Halbleiterfinne erstreckt, das Aufbringen eines ersten dielektrischen Materials, welches die Dummy-Gatestruktur umgibt, das Ersetzen der Dummy-Gatestruktur durch eine erste Metallgatestruktur, das Ausführen eines Ätzvorgangs an der ersten Metallgatestruktur und am ersten dielektrischen Material zum Bilden einer ersten Vertiefung in der ersten Metallgatestruktur und einer zweiten Vertiefung im ersten dielektrischen Material, wobei sich die erste Vertiefung in das Substrat erstreckt, und wobei die zweite Vertiefung zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, und das Aufbringen eines zweiten dielektrischen Materials innerhalb der ersten Vertiefung.
Description
- PRIORITÄTSANSPRUCH UND QUERVERWEIS
- Diese Anmeldung beansprucht die Priorität der provisorischen
US-Patentanmeldung Nr. 62/692,385 - HINTERGRUND
- Die Halbleiterindustrie hat aufgrund laufender Verbesserungen der Integrationsdichte einer Vielzahl elektronischer Komponenten (z.B. Transistoren, Dioden, Wiederstände, Kondensatoren, etc.) ein rasches Wachstum erfahren. Größtenteils entsprang diese Verbesserung der Integrationsdichte wiederholten Reduzierungen der minimalen Strukturgröße, die es ermöglicht, mehr Komponenten in eine bestimmte Fläche zu integrieren.
- Finnen-Feldeffekttransistor- (FinFET-) Bauelemente werden in integrierten Schaltungen immer häufiger verwendet. FinFET-Bauelemente weisen eine dreidimensionale Struktur auf, welche eine Halbleiterfinne umfasst, die aus einem Substrat herausragt. Eine Gatestruktur, die dafür ausgelegt ist, den Fluss der Ladungsträger innerhalb eines leitfähigen Kanals des FinFET-Bauelements zu steuern, wickelt sich um die Halbleiterfinne. In einem FinFET-Bauelement mit drei Gates wickelt sich die Gatestruktur zum Beispiel um drei Seiten der Halbleiterfinne, wodurch sie leitfähige Kanäle auf drei Seiten der Halbleiterfinne bildet.
- Figurenliste
- Aspekte der vorliegenden Offenbarung sind aus der folgenden ausführlichen Beschreibung gelesen in Zusammenhang mit den beigefügten Figuren am besten verständlich. Es ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Branche verschiedene Merkmale/Elemente nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Elemente für eine verbesserte Klarheit der Erläuterung beliebig vergrößert oder verkleinert sein.
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1 ist eine perspektivische Ansicht eines Finnen-Feldeffekttransistors (FinFET) im Einklang mit einigen Ausführungsformen. -
2 -11C zeigen verschiedene Ansichten (z.B. Querschnittsansichten, Draufsichten) eines FinFET-Bauelements in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform. -
12A -16B zeigen verschiedene Ansichten (z.B. Querschnittsansichten, Draufsichten) der Bildung eines Metallgateschnitts in ein FinFET-Bauelement in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform. -
17A - B zeigt Querschnittsansichten eines FinFET-Bauelements während der Fertigung im Einklang mit einer Ausführungsform. -
18 zeigt eine Querschnittsansicht der Bildung eines Kontakts eines FinFET-Bauelements während der Fertigung im Einklang mit einer Ausführungsform. -
18 zeigt eine Querschnittsansicht der Bildung eines Metallgateschnitts eines FinFET-Bauelements, welches eine Kronenstruktur aufweist, während der Fertigung im Einklang mit einer Ausführungsform. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Beschreibung stellt verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale bzw. Elemente der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die keinesfalls einschränkend auszulegen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind, kann jedoch ebenso Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt miteinander angeordnet sind.
- Ferner können Ausdrücke räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „untere/r“, „darüber“ „obere/r“ und dergleichen, hierin für eine einfachere Beschreibung verwendet sein, um die Beziehung eines Elements oder Merkmals zu (einem) anderen in den Figuren gezeigten Element/en oder Merkmal/en zu beschreiben. Die Ausdrücke räumlicher Beziehungen dienen dazu, verschiedene Ausrichtungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten Ausdrücke räumlicher Beziehungen können ebenfalls dementsprechend ausgelegt werden.
- Ausführungsformen werden in Bezug auf einen spezifischen Kontext beschrieben, nämlich Techniken zum Isolieren von Metallgates eines FinFET-Bauelements. Verschiedene hierin präsentierte Ausführungsformen sind im Zusammenhang mit FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Die Finnen eines FinFET-Bauelements können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Verfahren, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Abstände aufweisen, als ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter können zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Verfahrens gebildet werden. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandhalter, oder Formkerne können dann verwendet werden, um die Finnen zu strukturieren.
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1 zeigt ein Beispiel eines Finnen-Feldeffekttransistors (FinFET)30 in einer dreidimensionalen Ansicht. Der FinFET 30 weist eine Finne36 auf einem Halbleitersubstrat32 auf. Die Finne36 ragt über und zwischen den benachbarten Isolierungsbereichen34 hervor, die über Abschnitten des Halbleitersubstrats32 angeordnet sind. Entlang der Seitenwände und über einer oberen Fläche der Finne36 ist ein Gate-Dielektrikum38 angeordnet, und über dem Gate-Dielektrikum38 ist eine Gatefüllung40 angeordnet. Die Source/Drain-Bereiche42 und44 sind an gegenüberliegenden Seiten der Finne36 in Bezug auf das Gate-Dielektrikum38 und die Gatefüllung40 angeordnet.1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet sind. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gatefüllung40 des FinFET30 . Der Querschnitt A-A ist lotrecht zum Querschnitt B-B und entlang einer Längsachse der Finne36 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen42 und44 angeordnet. Nachfolgende Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte. -
2 -19 zeigen verschiedene Ansichten (z.B. Querschnittsansichten, Draufsichten) eines FinFET-Bauelements100 in verschiedenen Stadien der Fertigung im Einklang mit einigen Ausführungsformen. Das FinFET-Bauelement100 ist ähnlich dem FinFET30 in1 , abgesehen von mehreren Finnen und mehreren Gatestrukturen. Zum Beispiel ist jede der2 -19 , die eine Querschnittsansicht zeigt, mit ihrem jeweiligen Querschnitt bezeichnet. -
2 zeigt eine Querschnittsansicht eines Substrats50 entlang dem Querschnitt B-B. Das Substrat50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator- (SOI-) Substrat oder dergleichen, sein, das dotiert (z.B. mit einem Typ-p- oder einem Typ-n-Dotierstoff) oder undotiert sein kann. Das Substrat50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials auf, die auf einer Isolierschicht gebildet ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxid- (BOX-) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat bereitgestellt, typischerweise einem Siliziumsubstrat oder einem Glassubstrat. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats50 Silizium, Germanium, einen Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid oder dergleichen, einen Legierungshalbleiter, wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GalnAsP oder dergleichen, eine andere Art von Halbleitermaterial oder Kombinationen davon umfassen. - Bezugnehmend auf
3A ist das Substrat50 , das in2 gezeigt ist, zum Beispiel unter Verwendung von Fotolithografie und Ätztechniken strukturiert. Zum Beispiel kann eine Maskenschicht, wie zum Beispiel eine Kontaktstellenoxidschicht52 und eine darüberliegende Kontaktstellennitridschicht56 , über dem Substrat50 gebildet sein. Die Kontaktstellenoxidschicht52 kann ein dünner, Silizium enthaltender Film sein, der zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses gebildet wird. Die Kontaktstellenoxidschicht52 kann als eine Haftschicht zwischen dem Substrat50 und der darüberliegenden Kontaktstellennitridschicht56 dienen, und kann als eine Ätzstoppschicht zum Ätzen der Kontaktstellennitridschicht56 dienen. In einigen Ausführungsformen ist die Kontaktstellennitridschicht56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder Kombinationen davon gebildet. Die Kontaktstellennitridschicht56 kann unter Verwendung eines chemischen Niederdruckdampfabscheidungs- (LPCVD-) Prozesses, eines plasmaunterstützten chemischen Dampfabscheidungs- (PECVD-) Prozesses oder anderer Prozesse gebildet werden. - Die Maskenschicht kann unter Verwendung fotolithografischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithografische Techniken ein Fotolackmaterial (nicht gezeigt), das aufgetragen, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie in diesem Beispiel die Maskenschicht, vor darauffolgenden Bearbeitungsschritten, zum Beispiel Ätzen. In diesem Beispiel wird das Fotolackmaterial dazu verwendet, die Kontaktstellenoxidschicht
52 und die Kontaktstellennitridschicht56 zur Bildung einer strukturierten Maske58 zu strukturieren. Wie in3A gezeigt, weist die strukturierte Maske58 das strukturierte Kontaktstellenoxid52 und das strukturierte Kontaktstellennitrid56 auf. - Die strukturierte Maske
58 wird in der Folge dazu verwendet, freiliegende/belichtete Abschnitte des Substrats50 zu strukturieren, um Gräben61 zu bilden, wodurch zwischen benachbarten Gräben61 Halbleiterstreifen60 definiert werden, wie in3A gezeigt. In einigen Ausführungsformen werden die Halbleiterstreifen60 durch Ätzen der Gräben61 im Substrat50 gebildet, zum Beispiel unter Verwendung von reaktivem Ionenätzen (RIE), neutralem Strahlätzen (NBE), dergleichen oder Kombinationen davon. Das Ätzen kann anisotrop erfolgen. In einigen Ausführungsformen können die Gräben61 Streifen (in einer Draufsicht) sein, die parallel und in engem Abstand zueinander angeordnet sind. In einigen Ausführungsformen können die Gräben61 durchgehend sein und die Halbleiterstreifen60 umgeben. Nach dem Bilden der Halbleiterstreifen60 kann die strukturierte Maske58 durch Ätzen oder ein anderes geeignetes Verfahren entfernt werden. In einigen Ausführungsformen können die Oberkanten benachbarter Halbleiterstreifen60 durch eine BreiteW1 voneinander getrennt sein, die zwischen ungefähr 30 nm und ungefähr 50 nm beträgt, zum Beispiel ungefähr 15 - 20 nm. -
3B zeigt eine beispielhafte Ausführungsform, in welcher die Halbleiterstreifen60 über einer Kronenstruktur51 gebildet sind, welche vom Substrat50 hervorragt. Die Kronenstruktur51 kann durch das Vertiefen des Substrats50 unter Verwendung fotolithografischer Techniken gebildet werden. In einigen Ausführungsformen kann die Kronenstruktur51 unterschiedliche Dicken zwischen verschiedenen Sätzen von Finnen64 aufweisen. Zum Beispiel kann sich die in3B gezeigte DickeT2 von der in3B gezeigten DickeT1 unterscheiden. In einigen Ausführungsformen beträgt die DickeT1 zwischen ungefähr 1 nm und ungefähr 30 nm, und die DickeT2 zwischen ungefähr 1 nm und ungefähr 30 nm. Die DickeT1 kann in einigen Ausführungsformen auch ungefähr gleich sein, wie die DickeT2 . In einigen Ausführungsformen kann eine Höhe eines Streifens60 gemessen vom vertieften Substrat50 größer oder ungefähr gleich sein, wie eine Höhe eines Streifens60 gemessen von einem Abschnitt der Kronenstruktur51 aufweisend die DickeT2 , und/oder eine Höhe eines Streifens60 gemessen von einem Abschnitt der Kronenstruktur51 aufweisend die DickeT2 kann größer oder ungefähr gleich sein, wie eine Höhe eines Streifens60 gemessen von einem Abschnitt der Kronenstruktur51 aufweisend die DickeT1 . In einigen Ausführungsformen kann eine Höhe eines Streifens60 gemessen vom vertieften Substrat50 größer oder ungefähr gleich ungefähr 100 nm sein. In einigen Ausführungsformen kann eine Höhe eines Streifens60 gemessen von einem Abschnitt der Kronenstruktur51 aufweisend die DickeT1 größer als oder ungefähr gleich ungefähr 100 nm sein, und eine Höhe eines Streifens60 gemessen von einem Abschnitt der Kronenstruktur51 aufweisend die DickeT1 kann größer als oder ungefähr gleich ungefähr 110 nm sein. Während3B vier Streifen60 zeigt, die über der Kronenstruktur51 gebildet sind, können über einer Kronenstruktur51 mehr oder weniger Streifen60 gebildet sein. In manchen Fällen kann ein Metallgateschnitt über der Kronenstruktur51 angeordnet sein, der unten in Bezug auf19 ausführlicher beschrieben ist. -
4 zeigt die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterstreifen60 , um Isolierungsbereiche62 zu bilden. Das Isoliermaterial kann ein Oxid, wie zum Beispiel ein Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine Abscheidung von CVD-basiertem Material in einem entfernten Plasmasystem und Nachhärtung, um eine Umwandlung in ein anderes Material, zum Beispiel ein Oxid, zu erreichen), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien und/oder Bildungsprozesse können ebenfalls verwendet werden. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial gebildet worden ist. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polier- (CMP-) Prozess, kann überschüssiges Isoliermaterial (und, falls vorhanden, die strukturierte Maske58 ) entfernen, und obere Flächen der Isolierungsbereiche62 sowie obere Fläche der Halbleiterstreifen60 bilden, die koplanar sind (nicht gezeigt). - In einigen Ausführungsformen weisen die Isolierungsbereichs
62 eine Trennschicht, zum Beispiel eine Oxidtrennschicht (nicht gezeigt), an der Schnittstelle zwischen dem Isolierungsbereich62 und dem Substrat 50/Halbleiterstreifen 60 auf. In einigen Ausführungsformen wird die Oxidtrennschicht durch Reduzieren kristalliner Defekte an der Schnittstelle zwischen dem Substrat50 und dem Isolierungsbereich62 gebildet. Desgleichen kann die Oxidtrennschicht auch dazu verwendet werden, kristalline Defekte an der Schnittstelle des Halbleiterstreifens60 und des Isolierungsbereichs62 zu reduzieren. Die Oxidtrennschicht (z.B. Siliziumoxid) kann ein thermisches Oxid sein, gebildet durch eine thermische Oxidation einer Oberflächenschicht des Substrats50 , obwohl auch andere geeignete Verfahren verwendet werden können, um die Oxidtrennschicht zu bilden. - Als nächstes werden die Isolierungsbereiche
62 dann derart vertieft, dass die oberen Abschnitte der Halbleiterstreifen60 zwischen benachbarten Isolierungsbereichen62 hervorstehen und Halbleiterfinnen64 (auch als Finnen64 bezeichnet) bilden. Die vertieften Isolierungsbereiche62 können in einigen Ausführungsformen Grabenisolations- (STI-) Bereiche sein. Die oberen Flächen der Isolierungsbereiche62 können eine flache Oberfläche (wie abgebildet), eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Bombierung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolierungsbereiche62 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet sein. In einigen Fällen können die Isolierungsbereiche62 durch Verwendung einer Trockenätzung vertieft werden, und die Trockenätzung kann ein Ätzgas, wie zum Beispiel Ammoniak, Fluorwasserstoff, ein anderes Ätzgas oder eine Kombination von Ätzgasen verwenden. Andere geeignete Ätzvorgänge können ebenfalls verwendet werden, um die Isolierungsbereiche62 zu vertiefen. -
2 bis4 zeigen eine Ausführungsform der Bildung der Finnen64 , wobei Finnen jedoch in verschiedensten unterschiedlichen Prozessen gebildet werden können. In einem Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden. Homoepitaxiale Strukturen können epitaxial in den Gräben gebildet werden, oder heteroepitaxiale Strukturen können unter Verwendung eines Materials, das sich vom Substrat unterscheidet, epitaxial in den Gräben gebildet werden. Die dielektrische Schicht kann dann vertieft werden, sodass die homoepitaxialen Strukturen oder heteroepitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen zu bilden. In anderen Ausführungsformen können heteroepitaxiale Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstreifen vertieft werden, und ein Material, das sich von den Halbleiterstreifen unterscheidet, kann an ihrer Stelle epitaxial gebildet werden. - In einigen Ausführungsformen, in welchen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gebildet werden, können die gebildeten Materialien in situ während der Bildung dotiert werden, was vorangehende und nachfolgende Implantationen überflüssig machen kann, wobei die Dotierung in situ und durch Implantation aber auch gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial zu bilden, das sich von dem Material in einem PMOS-Bereich unterscheidet. In verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wobei x zwischen
0 und1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht auf diese beschränkt. - Die
5A - B und die6A - B zeigen Schritte der Bildung von Dummy-Gatestrukturen75 über den Halbleiterfinnen64 . Die Beispiel-Dummy-Gatestrukturen75 weisen ein Dummy-Gatedielektrikum66 , eine Dummy-Gatefüllung68 und eine Maske70 auf. Um die Dummy-Gatestrukturen75 zu bilden, wird zuerst ein dielektrisches Material über den Halbleiterfinnen64 und den Isolierungsbereichen62 gebildet. Das Dummy-Gatedielektrikum66 wird in der Folge aus dem dielektrischen Material gebildet. Das dielektrische Material kann zum Beispiel, Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein, und kann im Einklang mit akzeptablen Techniken abgeschieden oder thermisch gebildet werden. In einigen Ausführungsform kann das dielektrische Material ein dielektrisches Material mit hohem k sein, und in diesen Ausführungsformen kann das dielektrische Material einen k-Wert von mehr als ungefähr7, 0 aufweisen, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrfachschichten davon oder Kombinationen davon umfassen. Die Verfahren zur Bildung von dielektrischem Material können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), plasmaverstärkte CVD (PECVD) und dergleichen umfassen. - Ein Dummy-Gatematerial wird dann über dem dielektrischen Dummy-Gatematerial gebildet, und eine Maskenschicht wird über dem Gatematerial gebildet. Die Dummy-Gatefüllung
68 und die Maske70 werden in der Folge aus dem Dummy-Gatematerial beziehungsweise der Maskenschicht gebildet. Das Dummy-Gatematerial kann über dem dielektrischen Material aufgebracht und dann zum Beispiel durch einen CMP-Prozess planarisiert werden. Die Maskenschicht kann dann aufgebracht und über dem planarisierten Dummy-Gatematerial planarisiert werden. In einigen Ausführungsformen kann das Dummy-Gatematerial aus Polysilizium gebildet werden, obwohl auch andere Materialien verwendet werden können. In einigen Ausführungsformen kann das Dummy-Gatematerial einen metallischen Werkstoff, wie zum Beispiel TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon, oder Mehrfachschichten davon, aufweisen. In einigen Ausführungsformen kann die Maskenschicht eine Hartmaske sein, und kann aus Siliziumnitrid gebildet sein, obwohl auch andere Materialien verwendet werden können. - Nachdem das dielektrische Material, das Dummy-Gatematerial und die Maskenschicht gebildet sind, kann die Maskenschicht unter Verwendung akzeptabler Fotolithografie- und Ätztechniken strukturiert werden, um die Maske
70 zu bilden. Zum Beispiel kann ein Fotolack72 über der Maskenschicht gebildet und unter Verwendung fotolithografischer Techniken strukturiert werden, wodurch die Beispielstruktur, die in den5A - B gezeigt ist, entsteht. Die Struktur des Fotolacks72 kann dann unter Verwendung einer geeigneten Ätztechnik auf die Maskenschicht übertragen werden, um die Maske70 zu bilden. Dann kann die Struktur der Maske70 unter Verwendung einer geeigneten Ätztechnik auf das Dummy-Gatematerial und die dielektrische Schicht übertragen werden, um die Dummy-Gatefüllung68 beziehungsweise das Dummy-Gatedielektrikum66 zu bilden. Ein Beispiel der somit entstehenden Struktur ist in den6A - B gezeigt. Die Dummy-Gatefüllung68 und das Dummy-Gatedielektrikum66 decken entsprechende Kanalbereiche der Halbleiterfinnen64 ab. Die Dummy-Gatefüllung68 kann auch eine Längsrichtung aufweisen, die sich im Wesentlichen lotrecht zur Längsrichtung der jeweiligen Halbleiterfinnen64 erstreckt. Obwohl in der Querschnittsansicht von6 drei Gatestrukturen75 über einer Halbleiterfinne64 gezeigt sind, können über einer Halbleiterfinne64 auch mehr oder weniger Gatestrukturen75 gebildet sein. - Unter nunmehriger Bezugnahme auf die
7A - B werden leicht dotierte Drain- (LDD-) Bereiche65 in den Halbleiterfinnen64 gebildet. Die LDD-Bereiche65 können durch einen Implantationsprozess gebildet werden. Der Implantationsprozess kann Verunreinigungen vom Typ N oder Typ P in die Halbleiterfinnen64 implantieren, um die LDD-Bereiche65 zu bilden. In einigen Ausführungsformen grenzen die LDD-Bereiche65 an den Kanalbereich des FinFET-Bauelements100 . Abschnitte der LDD-Bereiche65 können sich unter dem Gate68 und in den Kanalbereich des FinFET-Bauelements100 erstrecken.7A zeigt ein nicht einschränkendes Beispiel der LDD-Bereiche65 . Andere Konfigurationen, Formen und Verfahren zur Bildung der LDD-Bereiche65 sind ebenfalls möglich und sind in jedem Fall im Umfang der vorliegenden Offenbarung enthalten. Zum Beispiel können die LDD-Bereiche65 in anderen Ausführungsformen gebildet werden, nachdem Abstandhalter87 gebildet worden sind. - Nach dem Bilden der LDD-Bereiche
65 werden Abstandhalter87 auf den Gatestrukturen75 gebildet. In dem Beispiel der7A - B werden die Abstandhalter87 an gegenüberliegenden Seitenwänden des Gates68 und an gegenüberliegenden Seitenwänden des Gatedielektrikums66 gebildet. Die Abstandhalter87 können aus einem Nitrid, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon gebildet werden, und können zum Beispiel unter Verwendung einer thermischen Oxidation, CVD oder eines anderen geeigneten Abscheidungsprozesses gebildet werden. Die Abstandhalter87 können sich auch über die obere Fläche der Halbleiterfinnen64 und die obere Fläche des Isolierungsbereichs62 erstrecken. Abstandhalter87 sind auch an Endseitenwänden der Gatestrukturen75 gebildet, und ein Beispielabstandhalter87 ist in7B als Endabstandhalter88 gezeigt. Endabstandhalter88 sind für eine bessere Klarheit in den nachfolgenden Figuren weggelassen worden, können jedoch vorhanden sein. - Die Formen und Verfahren zur Bildung der Abstandhalter
87 , die in7A gezeigt sind, sind nur nicht einschränkende Beispiele, und andere Formen und Bildungsverfahren sind möglich. Zum Beispiel können die Abstandhalter87 erste Abstandhalter (nicht gezeigt) und zweite Abstandhalter (nicht gezeigt) umfassen. Die ersten Abstandhalter können an gegenüberliegenden Seitenwänden der Gatestrukturen75 gebildet sein. Die zweiten Abstandhalter können auf den ersten Abstandhaltern gebildet sein, wobei die ersten Abstandhalter zwischen einer jeweiligen Struktur75 und den jeweiligen zweiten Abstandhaltern angeordnet sind. In manchen Fällen können die ersten Abstandhalter in der Querschnittsansicht eine „L-Form“ aufweisen. Als weiteres Beispiel können die Abstandhalter87 gebildet werden, nachdem die epitaxialen Source-/Drain-Bereiche80 (siehe8A -D ) gebildet worden sind. In einigen Ausführungsformen werden Dummy-Abstandhalter auf ersten Abstandhaltern (nicht gezeigt) vor dem epitaxialen Prozess der epitaxialen Source-/Drain-Bereiche80 , die in den8A - B gezeigt sind, gebildet, und die Dummy-Abstandhalter werden entfernt und durch die zweiten Abstandhalter ersetzt, nachdem die epitaxialen Source-/Drain-Bereiche80 gebildet worden sind. Alle diese Ausführungsformen sind jedenfalls im Umfang der vorliegenden Offenbarung enthalten. - Als nächstes werden die Source-/Drain-Bereiche
80 gebildet, wie in den8A -D gezeigt. Die Source-/Drain-Bereiche80 werden durch Ätzen der Finnen64 zur Bildung von Vertiefungen gebildet, und in der Vertiefung wird Material epitaxial aufgebaut. Das epitaxiale Material der Source-/Drain-Bereiche80 kann unter Verwendung geeigneter Verfahren, wie zum Beispiel metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Aufwachsen (SEG), ein anderes Verfahren oder Kombinationen davon, aufgebaut werden. Wie in den8C -D gezeigt, kann Material der Abstandhalter87 angrenzend an die Source-/Drain-Bereiche80 vorhanden sein. - Wie in
8A gezeigt, können die Source-/Drain-Bereiche80 über obere Flächen der Finnen65 hervorstehen. In manchen Fällen können die Source-/Drain-Bereiche80 Facetten oder unregelmäßige Formen aufweisen. In einigen Ausführungsformen gehen die Source-/Drain-Bereiche80 benachbarter Finnen64 nicht ineinander über und bleiben getrennte Source-/Drain-Bereiche80 , wie in8C und in den9C -17C gezeigt. In einigen Ausführungsformen können die Source-/Drain-Bereiche80 benachbarter Finnen64 ineinander übergehen, um einen durchgehenden epitaxialen Source-/Drain-Bereich80 zu bilden, wie in der beispielhaften Ausführungsform von8D gezeigt. In einigen Ausführungsformen, in welchen der entstehende FinFET ein FinFET vom Typ n ist, können die Source-/Drain-Bereiche80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen umfassen. In einigen Ausführungsformen, in welchen der entstehende FinFET ein FinFET vom Typ p ist, können die Source-/Drain-Bereiche80 Siliziumgermanium (SiGe) aufweisen, und können eine Verunreinigung vom Typ p aufweisen, wie zum Beispiel Bor (B) oder Indium (In). - In einigen Ausführungsformen können epitaxiale Source-/Drain-Bereiche
80 mit Dotierstoffen implantiert sein. Der Implantationsprozess kann das Bilden und Strukturieren von Masken, wie zum Beispiel eines Fotolacks, umfassen, um die Bereiche des FinFET abzudecken, die vor dem Implantationsprozess zu schützen sind. In einigen Ausführungsformen können die Source-/Drain-Bereiche80 eine Dotierstoffkonzentration im Bereich von zwischen ungefähr 1E19 cm-3 und ungefähr 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche80 während dem epitaxialen Aufwachsen in situ dotiert werden. - Als nächstes, wie in den
9A -11C gezeigt, wird ein erstes Zwischenschicht-Dielektrikum (ILD)90 über der in den8A -C gezeigten Struktur gebildet, und ein Gate-Last-Prozess (manchmal auch als Austauschgate-Prozess bezeichnet) wird ausgeführt. In einem Gate-Last-Prozess sind das Dummy-Gate68 und das Dummy-Gatedielektrikum66 Dummy-Strukturen, die entfernt und durch ein aktives Gate und ein aktives Gatedielektrikum ersetzt werden, die zusammen als Austauschgate oder als eine Metallgatestruktur (wie zum Beispiel das Austauschgate97 , das in den11A - B gezeigt ist), bezeichnet werden können. - In den
9A -C , wird das erste ILD90 gebildet. In einigen Ausführungsformen wird das erste ILD90 aus einem dielektrischen Material, wie zum Beispiel Siliziumoxid (SiO), Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), nicht dotiertes Silikatglas (USG) oder dergleichen, gebildet, und kann mit irgendeinem geeigneten Verfahren, wie zum Beispiel CVD, PECVD oder FCVD aufgebracht werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, kann ausgeführt werden, um die obere Fläche des ersten ILD90 zu planarisieren, wie in den9A -C gezeigt. In einigen Ausführungsformen wird ein Teil der oder die gesamte Maske70 durch den CMP-Prozess entfernt. In einigen Ausführungsformen ist nach dem CMP-Prozess eine obere Fläche der Dummy-Gatefüllung68 freigelegt. - Als nächstes werden in den
10A -C die Maske70 (falls vorhanden), die Dummy-Gatefüllung68 und das Dummy-Gatedielektrikum66 in einem oder mehreren Ätzschritten entfernt, sodass zwischen den jeweiligen Abstandhaltern87 Vertiefungen89 gebildet werden. Jede Vertiefung89 legt einen Kanalbereich einer jeweiligen Finne64 frei. Jeder der Kanalbereiche kann zwischen benachbarten Paaren epitaxialer Source-/Drain-Bereiche80 angeordnet sein. In manchen Fällen kann das Dummy-Gatedielektrikum66 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gatefüllung68 geätzt wird. Das Dummy-Gatedielektrikum66 kann dann nach der Entfernung der Dummy-Gatefüllung68 entfernt werden. - In den
11A -C werden Metallgates97 in den Vertiefungen89 gebildet, indem in jeder der Vertiefungen nacheinander eine dielektrische Gateschicht96 , eine Austrittsarbeitsschicht94 und eine Gatefüllung98 gebildet wird. Wie in den11A - B gezeigt, wird die dielektrische Gateschicht96 konform in den Vertiefungen89 aufgebracht. Die Austrittsarbeitsschicht94 wird konform über der dielektrischen Gateschicht96 gebildet, und die Gatefüllung98 füllt den Rest der Vertiefungen89 aus. Obwohl nicht gezeigt, kann eine Barriereschicht zwischen der dielektrischen Gateschicht96 und der Austrittsarbeitsschicht94 gebildet werden. Wie in11B gezeigt können die dielektrische Gateschicht96 , die Austrittsarbeitsschicht94 und die Gatefüllung98 auch an Seitenwänden der Endabstandhalter88 gebildet werden. - Im Einklang mit einigen Ausführungsformen umfasst die dielektrische Gateschicht
96 Siliziumoxid (SiO), Siliziumnitrid (SiN) oder Mehrfachschichten daraus. In anderen Ausführungsform kann die dielektrische Gateschicht96 ein dielektrisches Material mit hohem k umfassen, und in diesen Ausführungsformen können die dielektrischen Gateschichten96 einen k-Wert von mehr als ungefähr7 ,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, anderen Materialien oder Kombinationen davon umfassen. Die Verfahren zur Bildung der dielektrische Gateschicht96 können MBD, ALD, PECVD oder andere Prozesse umfassen. - Als nächstes kann die Barriereschicht konform über der dielektrischen Gateschicht
96 gebildet werden. Die Barriereschicht kann ein elektrisch leitendes Material, wie zum Beispiel Titannitrid (TiN), umfassen, aber auch andere Materialien, wie zum Beispiel Tantalnitrid (TaN), Titan (Ti), Tantal (Ta), dergleichen oder Kombinationen davon, können verwendet werden. Die Barriereschicht kann unter Verwendung eines CVD-Prozesses, wie zum Beispiel plasmaverstärkte CVD (PECVD), gebildet werden. Aber auch andere Prozesse, wie zum Beispiel Zerstäubung, metallorganische chemische Dampfabscheidung (MOCVD), Atomlagenabscheidung (ALD) oder andere Prozesse, können verwendet werden. - Die Austrittsarbeitsschicht
94 wird konform über der Barriereschicht gebildet. Die Austrittsarbeitsschicht94 kann eine oder mehrere Schichten aufweisen, und kann ein oder mehrere geeignete Materialien umfassen. Die Materialien und Schichtdicken der Austrittsarbeitsschicht94 können derart ausgewählt werden, dass sie die Schwellenspannung (Vt) des entstehenden FinFET in einer vorbestimmten Weise einstellen. Beispielhafte Austrittsarbeitsmetalle vom Typ p, die im Metallgate97 enthalten sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete Austrittsarbeitsmaterialien vom Typ p oder Kombinationen davon. Beispielhafte Austrittsarbeitsmetalle vom Typ n, die im Metallgate97 enthalten sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Austrittsarbeitsmaterialien vom Typ n oder Kombinationen davon. Ein Austrittsarbeitswert steht in Zusammenhang mit der Materialzusammensetzung einer Austrittsarbeitsschicht94 , und somit können die Materialien der Austrittsarbeitsschicht94 derart gewählt werden, dass sie deren Austrittsarbeitswert derart abstimmen, dass in dem Bauelement, das im betreffenden Bereich zu bilden ist, eine Zielschwellenspannung (Vt) erreicht wird. Die Austrittsarbeitsschicht94 kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse aufgebracht werden. Bauelemente vom Typ n und vom Typ p weisen dieselbe oder eine unterschiedliche Anzahl von Austrittsarbeitsschichten94 auf. - Als nächstes wird die Gatefüllung
98 über der Austrittsarbeitsschicht94 gebildet. Die Gatefüllung98 kann aus einem metallischen Werkstoff, wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten daraus, gebildet werden, und kann zum Beispiel durch Elektroplattieren, stromloses Plattieren, PVD, CVD oder andere geeignete Verfahren gebildet werden. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann durchgeführt werden, um überschüssige Abschnitte der dielektrischen Gateschicht96 , der Austrittsarbeitsschicht94 und des Materials der Gatefüllung98 zu entfernen, welche über die obere Fläche des ersten ILD90 hinausragen. Die dadurch verbleibenden Abschnitte des Materials der Gatefüllung98 , der Austrittsarbeitsschicht94 und der dielektrischen Gateschicht96 bilden somit die Metallgates97 des entstehenden FinFET-Bauelements100 . - Einzelheiten eines Metallgateschnitt- und Finnenisolierungsprozesses sind in den Figuren
12A -18B im Einklang mit einer Ausführungsform veranschaulicht.12A zeigt eine Querschnittsansicht des FinFET-Bauelements100 entlang des Querschnitts B-B,12B zeigt eine Querschnittsansicht des FinFET-Bauelements100 entlang QuerschnittC -C und12C zeigt das FinFET-Bauelement100 in einer repräsentativen Draufsicht. In12A werden eine erste Hartmaskenschicht122 und eine zweite Hartmaskenschicht124 nacheinander über dem FinFET-Bauelement100 gebildet. In der Folge wird eine Struktur133 über der zweiten Hartmaskenschicht124 gebildet. In einigen Ausführungsformen ist die Struktur133 eine Dreischichtstruktur, welche eine obere Fotolackschicht136 , eine Mittelschicht134 und eine untere antireflektierende Beschichtungs- (BARC-) Schicht132 aufweist, wie in12 A gezeigt. - In einigen Ausführungsformen ist die erste Hartmaskenschicht
122 eine Metallhartmaskenschicht, und die zweite Hartmaskenschicht124 ist eine dielektrische Hartmaskenschicht. In nachfolgenden Prozessschritten wird eine Struktur unter Verwendung verschiedener Fotolithografie- und Ätztechniken auf die erste Hartmaskenschicht122 übertragen. Die erste Hartmaskenschicht122 kann dann als eine Strukturierungsmaske zum Ätzen der darunterliegenden Struktur (z.B. der Metallgates97 oder des ersten ILD90 ) verwendet werden. Die erste Hartmaskenschicht122 kann ein Maskierungsmaterial, wie zum Beispiel Titannitrid, Titanoxid, dergleichen oder eine Kombination davon, sein. Die erste Hartmaskenschicht122 kann unter Verwendung eines Prozesses, wie zum Beispiel ALD, CVD, PVD, dergleichen oder eine Kombination davon, gebildet werden. In einigen Ausführungsformen kann die erste Hartmaskenschicht122 eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm aufweisen. - Die zweite Hartmaskenschicht
124 wird über der ersten Hartmaskenschicht122 aufgebracht. Die zweite Hartmaskenschicht124 kann als eine Maskierungsstruktur für die erste Hartmaskenschicht122 verwendet werden. In nachfolgenden Bearbeitungsschritten wird die zweite Hartmaskenschicht124 strukturiert, um Strukturen zu bilden, welche dann auf die erste Hartmaskenschicht122 übertragen werden können. Die zweite Hartmaskenschicht124 kann ein Maskierungsmaterial, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumoxykarbid, Siliziumoxynitrid, dergleichen oder eine Kombination davon, sein. Die zweite Hartmaskenschicht124 kann unter Verwendung eines Prozesses, wie zum Beispiel CVD, ALD, dergleichen oder eine Kombination davon, gebildet werden. In einer beispielhaften Ausführungsform umfasst die erste Hartmaskenschicht122 Titannitrid, und die zweite Hartmaskenschicht124 umfasst Siliziumnitrid. In einigen Ausführungsformen kann die zweite Hartmaskenschicht124 eine Dicke von zwischen ungefähr 35 nm und ungefähr 80 nm, zum Beispiel 68 nm, aufweisen. - Die Dreischichtstruktur
133 wird über der zweiten Hartmaskenschicht124 gebildet. Die BARC-Schicht132 der Dreischichtstruktur133 kann ein organisches oder ein anorganisches Material aufweisen. Die Mittelschicht134 kann Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. Die Mittelschicht134 kann eine Ätzselektivität gegenüber der oberen Fotolackschicht136 aufweisen, sodass die obere Fotolackschicht136 als eine Maskenschicht verwendet werden kann, um die Mittelschicht134 zu strukturieren. Die obere Fotolackschicht136 kann ein lichtempfindliches Material aufweisen. Irgendein geeignetes Abscheideverfahren, wie zum Beispiel PVD, CVD, Rotationsbeschichtung, dergleichen oder Kombinationen davon, können verwendet werden, um die Schichten der Dreischichtstruktur133 zu bilden. - Wie in den
12A -C gezeigt, wird in der oberen Fotolackschicht136 eine Struktur gebildet, sobald die Dreischichtstruktur133 gebildet worden ist. Eine Struktur als Beispielöffnung137 ist in den12A -C gezeigt. Wie in den12A -C gezeigt, kann die Öffnung137 zwischen benachbarten Finnen64 angeordnet sein und kann sich über ein oder mehrere Metallgates97 erstrecken. Die obere Fotolackschicht136 kann unter Verwendung einer geeigneten fotolithografischen Technik strukturiert werden. In einigen Ausführungsformen kann die Öffnung137 eine BreiteW2 von zwischen ungefähr 20 nm und ungefähr 35 nm, zum Beispiel ungefähr 27 nm, aufweisen. - Wie in den
13A - B gezeigt, wird als nächstes die Struktur der Öffnung137 in der oberen Fotolackschicht136 durch die Mittelschicht134 und die BARC-Schicht132 erweitert, und wird auch auf die zweite Hartmaskenschicht124 übertragen. Die Struktur der Öffnung137 kann auf diese Weise unter Verwendung geeigneter Techniken, wie zum Beispiel der Verwendung eines oder mehrerer anisotroper Ätzvorgänge, übertragen werden. Dadurch bildet sich eine Öffnung139 in der zweiten Hartmaskenschicht124 . Wie in den13A - B gezeigt, kann eine optionale konforme Schicht125 über der zweiten Hartmaskenschicht124 und innerhalb der Öffnung139 gebildet werden. Die konforme Schicht125 kann an den Seitenwänden der Öffnung139 gebildet werden, um die Seitenwände der Öffnung139 zu schützen und/oder, um die Breite der Öffnung139 zu verringern. Die konforme Schicht125 kann ein Material, wie zum Beispiel Siliziumnitrid oder dergleichen, umfassen, und kann unter Verwendung geeigneter Techniken, wie zum Beispiel ALD oder dergleichen, gebildet werden. In einigen Ausführungsformen kann die konforme Schicht125 gebildet werden, die eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm aufweist. In einigen Ausführungsformen kann die Öffnung139 (mit oder ohne Vorhandensein der optionalen konformen Schicht125 ) eine BreiteW3 von zwischen ungefähr 7 nm und ungefähr 12 nm aufweisen, zum Beispiel ungefähr 10 nm. - Als nächstes wird, wie in den
14A -C gezeigt, ein Ätzvorgang durchgeführt, um die Öffnung139 in das Metallgate97 zu erweitern, um einen Metallgateschnittbereich zu bilden.14A zeigt eine Querschnittsansicht des FinFET-Bauelements100 entlang des Querschnitts B-B,14B zeigt eine Querschnittsansicht des FinFET-Bauelements100 entlang Querschnitt C-C und14C zeigt das FinFET-Bauelement100 in einer repräsentativen Draufsicht. Die Öffnung139 nach dem Ätzvorgang wird in den14A -C als geätzte Öffnung141 bezeichnet. Abschnitte der geätzten Öffnung141 , die dort angeordnet sind, wo sich zuvor die Metallgates97 befanden, werden als geätzte Öffnungsabschnitte141A bezeichnet, und Abschnitte der geätzten Öffnung141 , die dort angeordnet sind, wo sich zuvor keine Metallgates97 befanden, werden als geätzte Öffnungsabschnitte141B bezeichnet. Die geätzten Öffnungsabschnitte141A erstrecken sich in die Metallgates97 , wie in14A gezeigt, und die Ätzöffnungsabschnitte141B erstrecken sich in das erste ILD90 , wie in14B gezeigt. Beispiele geätzter Öffnungsabschnitte141A und141B sind in der Draufsicht von14C angezeigt. - Wie in
14A gezeigt, erweitert der Ätzvorgang die Öffnung139 vollständig durch das Metallgate97 , um die geätzte Öffnung141 zu bilden. Die geätzte Öffnung141 kann sich unterhalb des Metallgates97 in die Isolierungsbereiche62 erstrecken. In einigen Ausführungsformen kann sich die geätzte Öffnung141 unter dem Metallgate97 durch die Isolierungsbereiche62 und in das Substrat50 erstrecken, wie in14A gezeigt. Die Abschnitte des Metallgates97 können unter Verwendung eines Ätzvorgangs, wie zum Beispiel eines anisotropen Ätzvorgangs oder anderer Ätzvorgänge, entfernt werden, um die geätzte Öffnung141 zu bilden. In einigen Ausführungsformen kann der Ätzvorgang auch Abschnitte der ersten Hartmaskenschicht122 entfernen. Das Entfernen von Abschnitten des Metallgates97 umfasst auch das Entfernen von Abschnitten der dielektrischen Gateschicht96 , der Austrittsarbeitsschicht94 und/oder des Materials der Gatefüllung98 . In manchen Fällen kann der Ätzvorgang einen Teil der oder die gesamte konforme Schicht125 entfernen, wie in den14A - B gezeigt. - In einigen Ausführungsformen umfasst der Ätzvorgang einen Plasmaätzvorgang. Der Plasmaätzvorgang kann zum Beispiel ein Atomlagenätz- (ALE-) Vorgang, ein RIE-Prozess oder ein anderer Prozess sein. In einigen Ausführungsformen wird der Plasmaätzvorgang in einer Prozesskammer mit Prozessgasen durchgeführt, die in die Prozesskammer eingeleitet werden. Prozessgase können CF4, C2F6, CH3F, CHF3, Cl2, C4H6, BCl3, SiCl4, HBr, O2, andere Gase oder eine Kombination davon umfassen. In einigen Ausführungsformen umfasst der Plasmaätzvorgang mehrere Ätzzyklen, in welchen während jedem der Zyklen ein Schutzfilm (nicht gezeigt) an den Seitenwänden der Öffnung
139 aufgebracht wird. Der Schutzfilm kann zum Beispiel ein Material, wie ein Fluorkohlenwasserstroff-Polymer (CxFy) oder ein Siliziumoxid sein, welches die Seitenwände bedeckt und das Ätzen der bedeckten Seitenwandflächen verhindert. Durch das abwechselnde Ätzen, um die Öffnung139 zu vertiefen, und dann das Aufbringen des Schutzfilms über den Seitenwänden der Öffnung139 , kann das Profil der geätzten Öffnung139 geradere Seitenwände aufweisen. Die relative Menge an Schutzfilm, die während jedem Teil eines Ätzzyklus aufgebracht wird, kann gesteuert werden durch das Steuern des Verhältnisses der verschiedenen Prozessgase, die in jedem der Teile des Ätzzyklus verwendet werden. In manchen Fällen werden während eines ersten Teils jedes der Ätzyklen die Prozessgase SiCl4 und HBr mit einem Verhältnis von SiCl4:HBr von zwischen ungefähr 1:1 und ungefähr 1:2 verwendet, und mit einem Verhältnis von zwischen ungefähr 0.2:1 und ungefähr 2:1 während eines zweiten Teils jedes der Ätzzyklen. Die Prozessgase können mit einer Geschwindigkeit von zwischen ungefähr 5 sccm (Standardkubikzentimeter) und ungefähr950 sccm in die Prozesskammer eingeleitet werden. Trägergase, wie zum Beispiel Stickstoff, Argon, Helium, Xenon oder dergleichen, können dazu verwendet werden, Prozessgase in die Prozesskammer einzuleiten. Der Plasmaätzvorgang kann unter Verwendung einer Vorspannung von zwischen ungefähr 0 Volt und ungefähr500 Volt ausgeführt werden, und kann eine Leistung von zwischen ungefähr100 Watt und ungefähr 3000 Watt aufweisen. Der Plasmaätzvorgang kann bei einer Temperatur von zwischen ungefähr 50° C und ungefähr 200° C durchgeführt werden. Ein Druck in der Prozesskammer kann zwischen ungefähr 3 mTorr und ungefähr 5 Torr betragen. In einigen Ausführungsformen ist das Plasma ein direktes Plasma. In anderen Ausführungsform ist das Plasma ein entferntes Plasma, das in einer separaten Plasmaerzeugungskammer erzeugt wird, die mit der Prozesskammer verbunden ist. Prozessgase können durch irgendein geeignetes Verfahren zur Erzeugung des Plasmas in Plasma aktiviert werden, wie zum Beispiel unter Verwendung eines Transformators, der mit dem Plasmaerzeuger verbunden ist, induktiv verbundenen Plasmasystemen, magnetverstärkten reaktiven Ionentechniken, Elektronen-Zyklotronen-Resonanztechniken oder dergleichen. - In einigen Ausführungsformen können nach dem Ätzvorgang verbleibende Reste eines Schutzfilms oder anderer Nebenprodukte des Ätzvorgangs unter Verwendung eines Reinigungsprozesses entfernt werden, der einen Nassreinigungsprozess, einen Plasmaprozess oder eine Kombination davon umfassen kann. In einigen Ausführungsformen kann der Plasmaprozess ein Sauerstoffplasma (z.B. ein Veraschungsprozess) oder die Einwirkung einer anderen Art von Plasma umfassen. In einer Ausführungsform kann der Nassreinigungsprozess eine Nassätzung umfassen, wie zum Beispiel eine anisotrope Nassätzung. Der Nassreinigungsprozess kann die Verwendung von Ätzmitteln, wie zum Beispiel HF, NH4OH, HCl, H2O2, H2SO4, Kombinationen davon oder dergleichen, umfassen. Der Nassreinigungsprozess kann bei einer Temperatur von zwischen ungefähr 0° C und ungefähr 100° C erfolgen, zum Beispiel bei ungefähr 70° C. In einigen Ausführungsformen umfasst der Reinigungsprozess das Evakuieren von Restmaterial aus der Prozesskammer zum Beispiel unter Verwendung einer mit der Prozesskammer verbundenen Pumpe. In einigen Ausführungsformen kann ein gründlicher Reinigungsprozess die Wahrscheinlichkeit verringern, dass verbleibender leitfähiger Rückstand (z.B. von geätzten Abschnitten des Metallgates
97 ) unerwünschte elektrische Verbindungen zwischen Bereichen des Metallgates97 quer über die geätzte Öffnung141 herstellt. - Bezugnehmend auf
14A , kann in einigen Ausführungsformen eine GesamttiefeD1 der geätzten Öffnung141 gemessen von der Oberseite des Metallgates97 zum Grund der Öffnung141 zwischen ungefähr 150 nm und ungefähr 250 nm betragen. In einigen Ausführungsformen kann sich die geätzte Öffnung141 über eine DistanzD2 von zwischen ungefähr 1 nm und ungefähr 50 nm in das Substrat50 erstrecken. Eine Seitenwand der geätzten Öffnung141 kann in einer DistanzW4 , die zwischen ungefähr 5 nm und ungefähr 25 nm beträgt, von einer oder mehreren benachbarten Finnen64 angeordnet sein. Die geätzte Öffnung141 kann eine ungefähr kegelförmige Form aufweisen, in welcher die geätzte Öffnung141 in der Nähe der Oberseite des Metallgates97 am weitesten ist. In manchen Fällen können die Breiten der geätzten Öffnung141 weiter entfernt von der Oberseite des Metallgates97 geringer sein, als Breiten der geätzten Öffnung141 näher der Oberseite des Metallgates97 . In einigen Ausführungsformen kann eine BreiteW5 der geätzten Öffnung141 nahe der Oberseite des Metallgates97 zwischen ungefähr 15 nm und ungefähr 28 nm betragen. In manchen Fällen, welche eine BreiteW5 aufweisen, die größer als ungefähr 22 nm ist, kann die geätzte Öffnung141 derart gebildet werden, dass sie eine größere Gesamttiefe D1 aufweist, wie zum Beispiel eine GesamttiefeD1 , die größer als ungefähr 200 nm ist. In einigen Ausführungsformen kann eine Breite der geätzten Öffnung141 näher der Oberseite des Metallgates97 (z.B. BreiteW5 ) größer sein, als eine Breite der geätzten Öffnung141 weiter entfernt von der Oberseite des Metallgates97 (z.B. BreiteW6 ). In einigen Ausführungsformen kann eine BreiteW6 der geätzten Öffnung141 nahe der Oberseite der Isolierungsbereiche62 zwischen ungefähr 9 nm und ungefähr 25 nm betragen. In manchen Fällen kann die BreiteW6 ungefähr gleich der BreiteW5 sein. In einigen Ausführungsformen weist die geätzte Öffnung141 ein Seitenverhältnis von Länge:Breite von zwischen ungefähr 7:1 und ungefähr 18:1 auf. Bezugnehmend auf14B erstreckt sich in einigen Ausführungsformen die geätzte Öffnung141 über eine DistanzD3 , die zwischen ungefähr 100 nm und ungefähr 250 nm beträgt, in das erste ILD90 . In einigen Ausführungsformen ätzt der Ätzvorgang nicht so tief in geätzte Öffnungsabschnitte141B wie in geätzte Öffnungsabschnitte141A . Zum Beispiel kann die TiefeD1 der geätzten Öffnungsabschnitte141A größer sein, als die TiefeD3 geätzter Öffnungsabschnitte141B . In manchen Fällen können die Ätzvorgänge selektiver gegenüber dem Material in den geätzten Öffnungsabschnitten141B , zum Beispiel dem Material des ersten ILD90 oder anderen Materialien, als gegenüber dem Material in den geätzten Öffnungsabschnitten141A , zum Beispiel der Gatefüllung98 oder anderen Materialien, sein. Auf diese Weise kann die geätzte Öffnung141 an verschiedenen Stellen unterschiedliche Tiefen aufweisen. In einigen Ausführungsformen erstreckten sich geätzte Öffnungsabschnitte141B vollständig durch das erste ILD90 und können sich in die ersten Isolierungsbereiche62 erstrecken. - Unter nunmehriger Bezugnahme auf die
15A - B wird die geätzte Öffnung141 mit dielektrischem Material140 gefüllt, um einen Gate-Isolierungsbereich (d.h. einen Metallgateschnitt) innerhalb des Metallgates97 zu bilden. Das dielektrische Material140 kann Siliziumnitrid, Siliziumoxide, Siliziumoxynitrid, Siliziumkarbid, andere Isoliermaterialen und dergleichen aufweisen. In einigen Ausführungsformen kann das dielektrische Material mehrere Materialien oder mehrere Schichten aufweisen. In einigen Ausführungsformen kann das dielektrische Material durch PVD, PECVD, CVD, ALD oder ein anderes geeignetes Abscheideverfahren gebildet werden. - Wie in den
16A - B gezeigt, wird ein Planarisierungsprozess, zum Beispiel ein CMP-Prozess, durchgeführt, um die erste Hartmaskenschicht122 , die zweite Hartmaskenschicht124 und überschüssige Abschnitte der dielektrischen Schicht140 zu entfernen. Der Planarisierungsprozess kann auch Abschnitte der Gatefüllung98 oder des ersten ILD90 entfernen. Als nächstes, wie in den17A - B gezeigt, werden Kontakte102 über den Metallgates97 gebildet und elektrisch mit diesen verbunden, und Kontakte112 werden über den epitaxialen Source-/Drain-Bereichen80 gebildet und elektrisch mit diesen verbunden. Um die Kontakte102 und die Kontakte112 zu bilden, wird ein zweites ILD95 über dem ersten ILD90 gebildet. In einigen Ausführungsformen wird das zweite ILD95 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet, und kann durch irgendein geeignetes Verfahren, wie zum Beispiel CVD und PECVD, aufgebracht werden. In einigen Ausführungsformen ist das zweite ILD95 ein fließfähiger Film gebildet durch ein fließfähiges CVD-Verfahren, es können aber auch andere Techniken verwendet werden. Kontaktöffnungen werden durch das erste ILD90 und/oder das zweite ILD95 gebildet, um die Source-/Drain-Bereiche80 und die Metallgates97 freizulegen. Die Kontaktöffnungen können unter Verwendung irgendwelcher geeigneter fotolithografischer oder Ätztechniken gebildet werden. Die Kontaktöffnungen sind mit elektrisch leitfähigem/n Material(ien) gefüllt, um die Kontakte102 und die Kontakte112 zu bilden. In einigen Ausführungsformen werden Siliziumbereiche (nicht gezeigt) über den Source-/Drain-Bereichen80 gebildet, bevor die Kontaktöffnungen zum Bilden der Kontakte112 gefüllt werden. - In einigen Ausführungsformen umfasst die Bildung der Kontakte
102 eine Barriereschicht104 , die innerhalb der Kontaktöffnungen gebildet wird. Die Barriereschicht104 kann Titannitrid, Tantalnitrid, Titan, Tantal oder dergleichen umfassen und kann durch ALD, PVD, CVD oder ein anderes geeignetes Abscheideverfahren gebildet werden. Als nächstes wird eine Impfschicht109 über der Barriereschicht104 gebildet. Die Impfschicht109 kann durch PVD, ALD oder CVD aufgebracht werden, und kann aus Wolfram, Kupfer oder Kupferlegierungen gebildet werden, obwohl auch andere geeignete Verfahren und Materialien verwendet werden können. Sobald die Impfschicht109 gebildet worden ist, kann ein leitfähiges Material110 auf der Impfschicht108 gebildet werden, welches die Kontaktöffnungen füllt und überfüllt. Das leitfähige Material110 kann Wolfram aufweisen, jedoch können stattdessen auch andere geeignete Materialien, wie zum Beispiel Aluminium, Kupfer, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Cadmium, Zink, Legierungen dieser Materialien, Kombinationen davon und dergleichen, verwendet werden. Andere geeignete Abscheideverfahren, wie zum Beispiel PVD, CVD, ALD, Plattieren (z.B. Elektroplattieren) und Aufschmelzen, können verwendet werden, um das leitfähige Material110 zu bilden. - Sobald die Kontaktöffnungen gefüllt worden sind, können überschüssige Barriereschicht
104 , Impfschicht109 und leitfähiges Material110 außerhalb der Kontaktöffnungen durch einen Planarisierungsprozess, wie zum Beispiel CMP, entfernt werden, obwohl auch jeder andere geeignete Prozess verwendet werden kann. Die Kontakte102 werden so in den Kontaktöffnungen gebildet. Die Anzahl und die Position der Kontakte102 oder Kontakte112 können unterschiedlich sein, ohne vom Geist der vorliegenden Offenbarung abzuweichen, und diese und andere Modifikationen sind zur Gänze im Umfang der vorliegenden Offenbarung enthalten. In einigen Ausführungsformen werden die Kontakte112 unter Verwendung einer ähnlichen Technik gebildet, wie die Kontakte102 , und können eine Barriereschicht oder eine Impfschicht (nicht gezeigt) aufweisen. Die Kontakte102 und die Kontakte112 können mit denselben Schritten oder mit anderen Schritten gebildet werden. Zum Beispiel können die Kontakte102 vor oder nach der Bildung der Kontakte112 gebildet werden. -
18 zeigt ein Beispiel einer Ausführungsform, in welcher ein Kontakt113 von zwei benachbarten epitaxialen Source-/Drain-Bereichen80 in einer Querschnittsansicht des FinFET-Bauelements100 entlang dem Querschnitt C-C gemeinsam genutzt wird. Der Kontakt113 erstreckt sich über einen Abschnitt des dielektrischen Materials140 , der zwischen den epitaxialen Source-/Drain-Bereichen80 angeordnet ist. Eine Kontaktöffnung wird im zweiten ILD95 und im ersten ILD90 unter Verwendung eines Ätzvorgangs gebildet, und legt die epitaxialen Source-/Drain-Bereiche80 frei. Abschnitte des dielektrischen Materials140 werden ebenfalls geätzt. Die Kontaktöffnung wird dann mit elektrisch leitfähigem/n Material(ien) gefüllt, um den Kontakt113 zu bilden. In manchen Fällen wird das dielektrische Material140 durch den Ätzvorgang zur Gänze entfernt. In anderen Fällen wird durch den Ätzvorgang beim Ätzen der Kontaktöffnung nicht das gesamte dielektrische Material140 entfernt, wie in18 gezeigt. In manchen Fällen kann sich das dielektrische Material140 tiefer in das erste ILD90 hinein erstrecken, als die Kontaktöffnung, wodurch nach dem Ätzvorgang ein Abschnitt des dielektrischen Materials140 unter der Kontaktöffnung verbleibt. In manchen Fällen können die Ätzvorgänge, welche die Kontaktöffnung bilden, selektiv gegenüber dem Material des ersten ILD90 über dem dielektrischen Material140 sein, und ein gewisser Abschnitt des dielektrischen Materials140 bleibt innerhalb der Kontaktöffnung ungeätzt. Zum Beispiel kann ein Plasmaätzvorgang unter Verwendung von C4F6, CH3F, C4F8, SF6 oder anderen Gasen als Prozessgase ein erstes ILD90 auf SiO2 über einem dielektrischen Material aus SiN selektiv ätzen. In einigen Ausführungsformen ist die Oberseite des verbleibenden Abschnitts des dielektrischen Materials140 in einer DistanzD4 , die zwischen ungefähr 30 nm und ungefähr 80 nm beträgt, von der Oberseite des Kontakts113 angeordnet. In einigen Ausführungsformen erstreckt sich der verbleibende Abschnitt des dielektrischen Materials140 oberhalb des Grunds des Kontakts113 über eine DistanzD5 von zwischen ungefähr 0 nm und ungefähr 20 nm. In einigen Ausführungsformen erstreckt sich der verbleibende Abschnitt des dielektrischen Materials140 unterhalb des Grunds des Kontakts113 über eine DistanzD6 von zwischen ungefähr o nm und ungefähr 70 nm. In manchen Fällen kann das Übriglassen eines Abschnitts des dielektrischen Materials140 die Wahrscheinlichkeit unerwünschter elektrischer Kurzschlüsse zwischen Kontakt113 und Metallgate97 verringern. -
19 zeigt eine Beispielausführungsform, in welcher das FinFET-Bauelement100 eine Kronenstruktur51 aufweist, in einer Querschnittsansicht des FinFET-Bauelements100 entlang dem Querschnitt B-B. Die Kronenstruktur51 kann ähnlich der zuvor in3B gezeigten sein. In einigen Ausführungsformen ist das dielektrische Material140 über die Kronenstruktur und sich zwischen benachbarten Finnen64 in dieselbe erstreckend, gebildet. In einigen Ausführungsformen kann das dielektrische Material140 derart gebildet sein, dass es sich unterhalb der Kronenstruktur51 erstreckt, wie in19 gezeigt. In einigen Ausführungsformen kann sich das dielektrische Material140 über eine DistanzD7 , die zwischen ungefähr 0 nm und ungefähr 50 nm beträgt, unterhalb einer oberen Fläche der Kronenstruktur51 erstrecken. In einigen Ausführungsformen kann eine Dicke eines Isolierungsbereichs62 über einem Abschnitt des vertieften Substrats50 größer oder ungefähr gleich einer Dicke eines Isolierungsbereichs62 über einem Abschnitt der Kronenstruktur51 aufweisend eine DickeT2 (siehe3B) sein, und/oder eine Dicke eines Isolierungsbereichs62 über einem Abschnitt der Kronenstruktur51 aufweisend die DickeT2 kann größer oder ungefähr gleich einer Dicke eines Isolierungsbereichs62 über einem Abschnitt der Kronenstruktur51 aufweisend die DickeT1 (siehe Figure3B) sein. In einigen Ausführungsformen kann eine Dicke eines Isolierungsbereichs62 über einem Abschnitt des vertieften Substrats50 größer oder ungefähr gleich 60 nm sein. In einigen Ausführungsformen kann eine Dicke eines Isolierungsbereichs62 über einem Abschnitt der Kronenstruktur51 aufweisend eine DickeT1 größer oder ungefähr gleich 50 nm sein. In einigen Ausführungsformen kann eine Dicke eines Isolierungsbereichs62 über einem Abschnitt der Kronenstruktur51 aufweisend eine DickeT2 (siehe3B) größer oder ungefähr gleich 40 nm sein. In einigen Ausführungsformen ist eine Distanz zwischen der Unterseite des dielektrischen Materials140 und der Oberseite des benachbarten Isolierungsbereichs62 ungefähr gleich oder größer als die Dicke jenes benachbarten Isolierungsbereichs62 . - Ausführungsformen können Vorteile erzielen. Durch Bilden des Austauschmetallgates vor dem Bilden des Metallgateschnitts kann die Abscheidung des Metallgates verbessert werden. Ein Metallgateschnitt kann enge Bereiche (zum Beispiel zwischen einer Finne und einem Metallgateschnitt) schaffen, die für eine nachfolgende Abscheidung zum Füllen oder Abdecken problematisch sein können, weswegen das Bilden des Metallgateschnitts nach dem Bilden des Metallgates die Anzahl dieser problematischen Bereiche verringern kann. Zum Beispiel kann durch Verwendung der hierin beschriebenen Techniken die Abscheidung der Austrittsarbeitsschicht, der Barriereschicht oder der Gatefüllung gleichmäßiger sein und eine größere Füllgenauigkeit aufweisen, insbesondere im Bereich eines Metallgateschnitts. Auf diese Weise können Prozessfehler verringert und die Leistung des Bauelements verbessert werden.
- In einer Ausführungsform umfasst ein Verfahren das Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne in einem Substrat, wobei die erste Halbleiterfinne neben der zweiten Halbleiterfinne angeordnet ist, das Bilden einer Dummy-Gatestruktur, die sich über die erste Halbleiterfinne und die zweite Halbleiterfinne erstreckt, das Aufbringen eines ersten dielektrischen Materials rund um die Dummy-Gatestruktur, das Ersetzen der Dummy-Gatestruktur durch eine erste Metallgatestruktur, das Ausführen eines Ätzvorgangs an der ersten Metallgatestruktur und am ersten dielektrischen Material zum Bilden einer ersten Vertiefung in der ersten Metallgatestruktur und einer zweiten Vertiefung im ersten dielektrischen Material, wobei sich die erste Vertiefung in das Substrat erstreckt, und wobei die zweite Vertiefung zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, und das Aufbringen eines zweiten dielektrischen Materials innerhalb der ersten Vertiefung. In einer Ausführungsform bildet der Ätzvorgang eine Vertiefung, welche die erste Vertiefung und die zweite Vertiefung umfasst. In einer Ausführungsform ist eine Tiefe der ersten Vertiefung größer als eine Tiefe der zweiten Vertiefung. In einer Ausführungsform ist eine Tiefe der zweiten Vertiefung geringer als eine Dicke des ersten dielektrischen Materials. In einer Ausführungsform umfasst der Ätzvorgang einen Atomlagenätz- (ALE-) Prozess. In einer Ausführungsform umfasst das zweite dielektrische Material Siliziumnitrid (SiN). In einer Ausführungsform umfasst das Verfahren das Abscheiden/Aufbringen des zweiten dielektrischen Materials innerhalb der zweiten Vertiefung. In einer Ausführungsform umfasst das Verfahren das Bilden eines dritten dielektrischen Materials über dem ersten dielektrischen Material, wobei nach dem Bilden des dritten dielektrischen Materials ein Abschnitt des zweiten dielektrischen Materials in der zweiten Vertiefung verbleibt. In einer Ausführungsform weist die erste Vertiefung eine erste Breite an der Oberseite der ersten Vertiefung auf, die größer ist, als eine zweite Breite am Grund der ersten Vertiefung.
- In einer Ausführungsform umfasst ein Verfahren zur Bildung eines HalbleiterBauelements das Bilden einer Finne über einem Halbleitersubstrat, das Bilden einer Metallgatestruktur, die sich über die Finne erstreckt, wobei die Metallgatestruktur von einem ersten dielektrischen Material umgeben ist, das Bilden einer strukturierten Hartmaskenschicht über der Metallgatestruktur und dem ersten dielektrischen Material, wobei sich eine Öffnung der strukturierten Hartmaskenschicht von einem ersten Bereich direkt über der Metallgatestruktur zu einem zweiten Bereich direkt über dem ersten dielektrischen Material erstreckt, das Ätzen eines Abschnitt der Metallgatestruktur im ersten Bereich und eines Abschnitts des ersten dielektrischen Materials im zweiten Bereich unter Verwendung desselben Ätzvorgangs, wobei der Ätzvorgang eine Vertiefung in der Metallgatestruktur und dem ersten dielektrischen Material bildet, wobei die Vertiefung eine erste Tiefe im ersten Bereich aufweist, die größer ist, als eine zweite Tiefe der Vertiefung im zweiten Bereich, wobei das Ätzen des Abschnitts der Metallgatestruktur im ersten Bereich das Halbleitersubstrat freilegt, und das Füllen der Vertiefung mit einem Isoliermaterial. In einer Ausführungsform umfasst das Verfahren das Bilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und dem Isoliermaterial innerhalb der Vertiefung. In einer Ausführungsform ist das Isoliermaterial Siliziumnitrid (SiN). In einer Ausführungsform umfasst das Bilden der Metallgatestruktur das Bilden einer dielektrischen Gateschicht, einer Austrittsarbeitsschicht und eines Gatefüllungsmaterials, und wobei die dielektrische Gateschicht, die Austrittsarbeitsschicht und das Gatefüllungsmaterial mit dem Isoliermaterial in physischem Kontakt stehen. In einer Ausführungsform umfasst das Verfahren das Ausführen eines Ätzvorgangs zum Ätzen einer Kontaktöffnung in das erste dielektrische Material und in das Isoliermaterial im zweiten Bereich, wobei ein Abschnitt des Isoliermaterials nach dem Ätzvorgang im zweiten Bereich verbleibt. In einer Ausführungsform weist die Vertiefung ein Seitenverhältnis von zwischen 7:1 und 18:1 auf. In einer Ausführungsform umfasst das Verfahren das Bilden eines dritten dielektrischen Materials über dem Halbleitersubstrat, wobei die Metallgatestruktur über dem dritten dielektrischen Material gebildet wird, und wobei sich die Vertiefung durch das dritte dielektrische Material erstreckt.
- In einer Ausführungsform umfasst eine Vorrichtung ein Halbleitersubstrat, eine erste Finne über dem Halbleitersubstrat, eine zweite Finne über dem Halbleitersubstrat, wobei die zweite Finne neben der ersten Finne angeordnet ist, ein Zwischenschicht-Dielektrikum (ILD), welches die erste Finne und die zweite Finne umgibt und ein erstes dielektrisches Material aufweist, eine erste Gatestruktur, die sich über die erste Finne erstreckt, wobei die erste Gatestruktur ein erstes dielektrisches Gatematerial und ein erstes Gatefüllungsmaterial aufweist, eine zweite Gatestruktur, die sich über die zweite Finne erstreckt, wobei die zweite Gatestruktur ein zweites dielektrisches Gatematerial und ein zweites Gatefüllungsmaterial aufweist, und einen zweiten Isolierungsbereich zwischen der ersten Gatestruktur und der zweiten Gatestruktur, wobei sich der zweite Isolierungsbereich in das Halbleitersubstrat erstreckt, wobei das erste dielektrische Gatematerial und das erste Gatefüllungsmaterial mit einer ersten Seitenwand des zweiten Isolierungsbereichs in physischem Kontakt stehen, wobei das zweite dielektrische Gatematerial und das zweite Gatefüllungsmaterial mit einer zweiten Seitenwand des zweiten Isolierungsbereichs, die gegenüber der ersten Seitenwand angeordnet ist, physisch in Kontakt stehen, wobei sich der zweite Isolierungsbereich in das ILD erstreckt, und wobei der zweite Isolierungsbereich ein zweites dielektrisches Material aufweist. In einer Ausführungsform umfasst das Halbleitersubstrat einen erhöhten Abschnitt, wobei die erste Finne und die zweite Finne über dem erhöhten Abschnitt des Halbleitersubstrats angeordnet sind. In einer Ausführungsform ist eine untere Fläche des zweiten Isolierungsbereichs zwischen o nm und 30 nm unterhalb einer oberen Fläche des Halbleitersubstrats angeordnet. In einer Ausführungsform weist der zweite Isolierungsbereich ein Verhältnis von Höhe: Breite von zwischen 7:1 und 18:1 auf.
- Die vorstehende Beschreibung stellt Merkmale mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute werden erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für die Entwicklung oder Modifikation anderer Prozesse und Strukturen zum Ausführen derselben Aufgaben und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute werden ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
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Claims (20)
- Verfahren umfassend: Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne in einem Substrat, wobei die erste Halbleiterfinne neben der zweiten Halbleiterfinne angeordnet ist; Bilden einer Dummy-Gatestruktur, die sich über die erste Halbleiterfinne und die zweite Halbleiterfinne erstreckt; Aufbringen eines ersten dielektrischen Materials, welches die Dummy-Gatestruktur umgibt; Ersetzen der Dummy-Gatestruktur durch eine erste Metallgatestruktur; Ausführen eines Ätzvorgangs an der ersten Metallgatestruktur und an dem ersten dielektrischen Material zum Bilden einer ersten Vertiefung in der ersten Metallgatestruktur und einer zweiten Vertiefung in dem ersten dielektrischen Material, wobei sich die erste Vertiefung in das Substrat erstreckt, und wobei die zweite Vertiefung zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist; und Aufbringen eines zweiten dielektrischen Materials innerhalb der ersten Vertiefung.
- Verfahren nach
Anspruch 1 , wobei der Ätzvorgang eine Vertiefung bildet, welche die erste und die zweite Vertiefung umfasst. - Verfahren nach
Anspruch 1 oder2 , wobei eine Tiefe der ersten Vertiefung größer ist als eine Tiefe der zweiten Vertiefung. - Verfahren nach einem der vorstehenden Ansprüche, wobei eine Tiefe der zweiten Vertiefung geringer ist als eine Dicke des ersten dielektrischen Materials.
- Verfahren nach einem der vorstehenden Ansprüche, wobei der Ätzvorgang einen Atomlagenätz- (ALE-) Prozess umfasst.
- Verfahren nach einem der vorstehenden Ansprüche, wobei das zweite dielektrische Material Siliziumnitrid (SiN) umfasst.
- Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend ein Aufbringen des zweiten dielektrischen Materials innerhalb der zweiten Vertiefung.
- Verfahren nach
Anspruch 7 , ferner umfassend ein Bilden eines dritten dielektrischen Materials über dem ersten dielektrischen Material, wobei nach dem Bilden des dritten dielektrischen Materials ein Abschnitt des zweiten dielektrischen Materials in der zweiten Vertiefung verbleibt. - Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Vertiefung eine erste Breite an der Oberseite der ersten Vertiefung aufweist, die größer ist als eine zweite Breite am Grund der ersten Vertiefung.
- Verfahren zum Bilden einer Halbleitervorrichtung umfassend: Bilden einer Finne über einem Halbleitersubstrat; Bilden einer Metallgatestruktur, die sich über die Finne erstreckt, wobei die Metallgatestruktur von einem ersten dielektrischen Material umgeben ist; Bilden einer strukturierten Hartmaskenschicht über der Metallgatestruktur und dem ersten dielektrischen Material, wobei sich eine Öffnung der strukturierten Hartmaskenschicht von einem ersten Bereich direkt über der Metallgatestruktur zu einem zweiten Bereich direkt über dem ersten dielektrischen Material erstreckt; Ätzen eines Abschnitts der Metallgatestruktur in dem ersten Bereich und eines Abschnitts des ersten dielektrischen Materials in dem zweiten Bereich unter Verwendung desselben Ätzvorgangs, wobei der Ätzvorgang eine Vertiefung in der Metallgatestruktur und dem ersten dielektrischen Material bildet, wobei die Vertiefung eine erste Tiefe in dem ersten Bereich aufweist, die größer ist als eine zweite Tiefe der Vertiefung in dem zweiten Bereich, wobei das Ätzen des Abschnitts der Metallgatestruktur in dem ersten Bereich das Halbleitersubstrat freilegt; und Füllen der Vertiefung mit einem Isoliermaterial.
- Verfahren nach
Anspruch 10 , ferner umfassend ein Bilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und dem Isoliermaterial innerhalb der Vertiefung. - Verfahren nach
Anspruch 10 oder11 , wobei das Isoliermaterial Siliziumnitrid (SiN) ist. - Verfahren nach einem der
Ansprüche 10 bis12 , wobei das Bilden der Metallgatestruktur ein Bilden einer dielektrischen Gateschicht, einer Austrittsarbeitsschicht und eines Gatefüllungsmaterials umfasst, wobei die dielektrische Gateschicht, die Austrittsarbeitsschicht und das Gatefüllungsmaterial mit dem Isoliermaterial in physischem Kontakt stehen. - Verfahren nach einem der
Ansprüche 10 bis13 , ferner umfassend ein Ausführen eines Ätzvorgangs zum Ätzen einer Kontaktöffnung in das erste dielektrische Material und in das Isoliermaterial in dem zweiten Bereich, wobei ein Abschnitt des Isoliermaterials nach dem Ätzvorgang in dem zweiten Bereich verbleibt. - Verfahren nach einem der
Ansprüche 10 bis14 , wobei die Vertiefung ein Seitenverhältnis von zwischen 7:1 und 18:1 aufweist. - Verfahren nach einem der
Ansprüche 10 bis15 , ferner umfassend ein Bilden eines dritten dielektrischen Materials über dem Halbleitersubstrat, wobei die Metallgatestruktur über dem dritten dielektrischen Material gebildet wird, und wobei sich die Vertiefung durch das dritte dielektrische Material erstreckt. - Vorrichtung, umfassend: ein Halbleitersubstrat; eine erste Finne über dem Halbleitersubstrat; eine zweite Finne über dem Halbleitersubstrat, wobei die weite Finne neben der ersten Finne angeordnet ist; ein Zwischenschicht-Dielektrikum (ILD), welches die erste Finne und die zweite Finne umgibt und ein erstes dielektrisches Material umfasst; eine erste Gatestruktur, die sich über die erste Finne erstreckt, wobei die erste Gatestruktur ein erstes dielektrisches Gatematerial und ein erstes Gatefüllungsmaterial umfasst; eine zweite Gatestruktur, die sich über die zweite Finne erstreckt, wobei die zweite Gatestruktur ein zweites dielektrisches Gatematerial und ein zweites Gatefüllungsmaterial umfasst; und einen zweiten Isolierungsbereich zwischen der ersten Gatestruktur und der zweiten Gatestruktur, wobei sich der zweite Isolierungsbereich in das Halbleitersubstrat erstreckt, wobei das erste dielektrische Gatematerial und das erste Gatefüllungsmaterial mit einer ersten Seitenwand des zweiten Isolierungsbereichs physisch in Kontakt stehen, wobei das zweite dielektrische Gatematerial und das zweite Gatefüllungsmaterial mit einer zweiten Seitenwand des zweiten Isolierungsbereichs, die der ersten Seitenwand entgegengesetzt angeordnet ist, physisch in Kontakt stehen, wobei sich der zweite Isolierungsbereich in das ILD erstreckt und wobei der zweite Isolierungsbereich ein zweites dielektrisches Material umfasst.
- Vorrichtung nach
Anspruch 17 , wobei das Halbleitersubstrat einen erhöhten Abschnitt umfasst, wobei die erste Finne und die zweite Finne über dem erhöhten Abschnitt des Halbleitersubstrats angeordnet sind. - Vorrichtung nach
Anspruch 17 oder18 , wobei eine untere Fläche des zweiten Isolierungsbereichs zwischen o nm und 30 nm unterhalb einer oberen Fläche des Halbleitersubstrats angeordnet ist. - Vorrichtung nach einem der
Ansprüche 17 bis19 , wobei der zweite Isolierungsbereich ein Verhältnis Höhe: Breite von zwischen 7:1 und 18:1 aufweist.
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