DE102019123627A1 - Finnen-feldeffekttransistorvorrichtung und verfahren zu deren herstellung - Google Patents

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Chieh-Wei Chen
Jian-Jou LIAN
Chun-Neng LIN
Tzu-Ang Chiang
Ming-Hsi Yeh
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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Bilden einer ersten Dummy-Gatestruktur und einer zweiten Dummy-Gatestruktur über einer Finne, welche aus einem Substrat hervorsteht, wobei die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur von einer dielektrischen Schicht umgeben sind; und das Ersetzen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur durch ein erstes Metall-Gate und/oder ein zweites Metall-Gate, wobei das Ersetzen umfasst: das Entfernen der ersten und der zweiten Dummy-Gatestrukturen zum Bilden einer ersten Vertiefung und/oder einer zweiten Vertiefung in der dielektrischen Schicht; das Bilden einer Gatedielektrikumschicht in der ersten Vertiefung und in der zweiten Vertiefung; das Bilden einer N-Typ-Austrittsarbeitsschicht und einer Deckschicht nacheinander über der Gatedielektrikumschicht in der zweiten Vertiefung, jedoch nicht in der ersten Vertiefung; und das Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem elektrisch leitfähigen Material.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund laufender Verbesserungen der Integrationsdichte einer Vielzahl elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) ein rasches Wachstum erfahren. Größtenteils entsprang diese Verbesserung der Integrationsdichte wiederholten Reduzierungen der minimalen Merkmalsgröße, die es ermöglicht, mehr Komponenten in eine bestimmte Fläche zu integrieren.
  • Finnen-Feldeffekttransistor- (FinFET-) Bauelemente werden in integrierten Schaltungen immer häufiger verwendet. FinFET-Bauelemente weisen eine dreidimensionale Struktur auf, welche eine Halbleiterfinne umfasst, die aus einem Substrat hervorragt. Eine Gatestruktur, die eingerichtet ist, den Fluss der Ladungsträger innerhalb eines leitfähigen Kanals des FinFET-Bauelements zu steuern, ist um die Halbleiterfinne herum gebildet. In einem FinFET-Bauelement mit drei Gates ist die Gatestruktur zum Beispiel um drei Seiten der Halbleiterfinne gewickelt, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung verstehen, wenn diese in Zusammenhang mit den beigefügten Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale zugunsten der Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine perspektivische Ansicht eines Finnen-Feldeffekttransistor- (FinFET-) Bauelements im Einklang mit einigen Ausführungsformen.
    • 2-6 und 7A zeigen Querschnittsansichten eines FinFET-Bauelements in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform.
    • 7B und 7C zeigen verschiedene Querschnittsansichten der Halbleitervorrichtung, die in 7A dargestellt ist, in einigen Ausführungsformen.
    • 8 - 19 zeigen Querschnittsansichten des FinFET-Bauelements von 7A in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform.
    • 20 - 26 zeigen Querschnittsansichten einer Halbleitervorrichtung in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform.
    • 27 - 29 zeigen Querschnittsansichten einer Halbleitervorrichtung in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform.
    • 30 zeigt eine Querschnittsansicht einer Halbleitervorrichtung in einer Ausführungsform.
    • 31 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung im Einklang mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die nicht als Einschränkung auszulegen sind. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in welchen die ersten und zweiten Merkmale in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt miteinander angeordnet sind.
  • Ferner können hierin Begriffe räumlicher Beziehungen, wie zum Beispiel „unterhalb“, „unten“, „untere/r“, „oberhalb“, „obere/r“ und dergleichen, für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element/en oder Merkmal/en zu beschreiben, wie diese in den Figuren dargestellt sind. Die Ausdrücke räumlicher Beziehungen dienen dazu, verschiedene Ausrichtungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad verdreht oder in anderen Ausrichtungen), und die hierin verwendeten Ausdrücke räumlicher Beziehungen können ebenfalls dementsprechend ausgelegt werden. Sofern nicht anders angegeben beziehen sich in dieser gesamten Erörterung dieselben oder ähnliche Bezugsziffern in verschiedenen Figuren auf dieselbe oder eine ähnliche Komponente gebildet durch dasselbe/dieselben oder ein ähnliches/ähnliche Bildungsverfahren.
  • Ausführungsformen der vorliegenden Offenbarung sind im Zusammenhang mit der Herstellung eines FinFET-Bauelements und insbesondere im Zusammenhang mit dem Ausbilden von Austrittsarbeitsschichten eines FinFET-Bauelements erörtert. Obwohl die offenbarten Ausführungsformen unter Verwendung von FinFET-Bauelementen als Beispiele erörtert werden, kann das offenbarte Verfahren auch in anderen Arten von Vorrichtungen, wie zum Beispiel planaren Vorrichtungen, verwendet werden.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64, die über das Substrat 50 hervorsteht, auf. Isolierungsbereiche 62 werden auf gegenüberliegenden Seiten der Finne 64 gebildet, wobei die Finne 64 über die Isolierungsbereiche 62 hervorsteht. Entlang der Seitenwände und über einer oberen Fläche der Finne 64 ist ein Gate-Dielektrikum 66 angeordnet, und über dem Gate-Dielektrikum 66 ist ein Gate 68 angeordnet. Source-/Drain-Bereiche 80 sind in der Finne 64 und an gegenüberliegenden Seiten des Gate-Dielektrikums 66 und des Gates 68 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse des Gates 68 des FinFET 30. Der Querschnitt A-A ist lotrecht zum Querschnitt B-B und entlang einer Längsachse der Finne 64 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 80 angeordnet. Der Querschnitt C-C ist parallel zum Querschnitt B-B und quer über den Source-/Drain-Bereich 80 angeordnet. Nachfolgende Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Die 2-6, 7A, 8 - 19 sind Querschnittsansichten eines FinFET-Bauelements 100 in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform. Das FinFET-Bauelement 100 ist ähnlich dem FinFET 30 in 1, jedoch mit mehreren Finnen und mehreren Gatestrukturen. Die 2-5 zeigen Querschnittsansichten des FinFET-Bauelements 100 entlang des Querschnitts B-B. Die 6, 7A und 8 - 19 zeigen Querschnittsansichten des FinFET-Bauelements 100 entlang des Querschnitts A-A. Die 7B und 7C zeigen verschiedene Ausführungsformen in Querschnittsansichten des FinFET-Bauelements 100 von 7A, jedoch entlang des Querschnitts C-C.
  • 2 zeigt eine Querschnittsansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator- (SOI-) Substrat oder dergleichen, sein, welches dotiert (z.B. mit einem P-Typ- oder einem N-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials auf, welche auf einer Isolierschicht gebildet ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxid- (BOX-) Schicht, eine a Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat geschaffen, typischerweise einem Siliziumsubstrat oder einem Glassubstrat. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Bezugnehmend auf 3 wird das Substrat 50, das in 2 gezeigt ist, zum Beispiel unter Verwendung von Fotolithografie und Ätztechniken strukturiert. Zum Beispiel kann eine Maskenschicht, wie zum Beispiel eine Kontaktstellenoxidschicht 52 und eine darüberliegende Kontaktstellennitridschicht 56, über dem Substrat 50 gebildet werden. Die Kontaktstellenoxidschicht 52 kann ein dünner, Siliziumoxid enthaltender Film sein, der zum Beispiel unter Verwendung eines thermischen Oxidationsverfahrens gebildet wird. Die Kontaktstellenoxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Kontaktstellennitridschicht 56 wirken. In einigen Ausführungsformen wird die Kontaktstellennitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon gebildet werden, und kann zum Beispiel unter Verwendung von chemischer Niederdruck-Dampfabscheidung (LPCVD) oder plasmaverstärkter chemischer Dampfabscheidung (PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung fotolithographischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithographische Techniken ein Fotolackmaterial, das aufgetragen, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie in diesem Beispiel die Maskenschicht, vor darauffolgenden Bearbeitungsschritten, wie zum Beispiel Ätzen. In diesem Beispiel wird das Fotolackmaterial dazu verwendet, die Kontaktstellenoxidschicht 52 und die Kontaktstellennitridschicht 56 zur Bildung einer strukturierten Maske 58 zu strukturieren, wie in 3 dargestellt.
  • Die strukturierte Maske 58 wird in der Folge dazu verwendet, belichtete Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch zwischen benachbarten Gräben 61 Halbleiterfinnen 64 (z.B. 64A und 64B) definiert werden, wie in 3 gezeigt. In einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in das Substrat 50 gebildet, zum Beispiel unter Verwendung von reaktivem Ionenätzen (RIE), neutralem Strahlätzen (NBE), dergleichen oder Kombinationen davon. Das Ätzen kann anisotrop erfolgen. In einigen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) sein, die parallel und in engem Abstand zueinander angeordnet sind. In einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können hierin im Folgenden auch als Finnen 64 bezeichnet sein.
  • Die Finnen 64 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 64 unter Verwendung eines oder mehrerer fotolithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Teilungen aufweisen, als sie ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente, oder Formkerne, können dann dazu verwendet werden, die Finnen zu strukturieren.
  • 4 zeigt die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64, zum Bilden von Isolierungsbereichen 62. Das Isoliermaterial kann ein Oxid, wie zum Beispiel ein Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine Abscheidung von CVD-basiertem Material in einem entfernten Plasmasystem und Nachhärtung, um eine Umwandlung in ein anderes Material, zum Beispiel ein Oxid, zu erreichen), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien und/oder Bildungsprozesse können ebenfalls verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial ein Siliziumoxid gebildet durch einen FCVD-Prozess. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial gebildet worden ist. Ein Planarisierungprozess, wie zum Beispiel ein chemisch-mechanischer Polier- (CMP-) Prozess, kann überschüssiges Isoliermaterial entfernen und obere Flächen der Isolierungsbereiche 62 sowie obere Flächen der Halbleiterfinnen 64 bilden, welche komplanar sind (nicht gezeigt). Die strukturierte Maske 58 (siehe 3) kann durch den Planarisierungsprozess ebenfalls entfernt werden.
  • In einigen Ausführungsformen weisen die Isolierungsbereiche 62 eine Trennschicht, zum Beispiel eine Oxidtrennschicht (nicht gezeigt), an der Grenzfläche zwischen dem Isolierungsbereich 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. In einigen Ausführungsformen wird die Oxidtrennschicht gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Substrat 50 und dem Isolierungsbereich 62 zu reduzieren. Desgleichen kann die Oxidtrennschicht auch dazu verwendet werden, kristalline Defekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolierungsbereich 62 zu reduzieren. Die Oxidtrennschicht (z.B. Siliziumoxid) kann ein thermisches Oxid sein, gebildet durch eine thermische Oxidation einer Oberflächenschicht des Substrats 50, obwohl auch andere geeignete Verfahren verwendet werden können, um die Oxidtrennschicht zu bilden.
  • Als nächstes werden die Isolierungsbereiche 62 vertieft, um Grabenisolations- (STI-) Bereiche 62 zu bilden. Die Isolierungsbereiche 62 werden derart vertieft, dass die oberen Abschnitte der Halbleiterfinnen 64 zwischen benachbarten STI-Bereichen 62 hervorstehen. Die oberen Flächen der STI-Bereiche 62 können (wie abgebildet) eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie zum Beispiel eine Bombierung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 62 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet werden. Die Isolierungsbereiche 62 können unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel einem, der für das Material der Isolierungsbereiche 62 selektiv ist, vertieft werden. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung unter Verwendung verdünnter Flusssäure (dHF) dazu verwendet werden, die Isolierungsbereiche 62 zu vertiefen.
  • Die 2 bis 4 zeigen eine Ausführungsform der Bildung der Finnen 64, wobei Finnen jedoch in verschiedensten unterschiedlichen Prozessen gebildet werden können. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material, wie zum Beispiel ein epitaxiales Material, welches für einen vorgesehenen Typ (z.B. Typ N oder Typ P) von zu bildenden Halbleitervorrichtungen geeignet ist, ersetzt werden. Danach wird das Substrat mit dem darauf applizierten epitaxialen Material strukturiert, um Halbleiterfinnen 64 zu bilden, welche das epitaxiale Material umfassen.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaxialen Strukturen aus der dielektrische Schicht zur Bildung von Finnen hervorstehen.
  • In noch einem weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können unter Verwendung eines Materials, das sich vom Substrat unterscheidet, epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaxialen Strukturen aus der dielektrische Schicht hervorstehen, um Finnen zu bilden.
  • In Ausführungsformen, in welchen epitaxiale(s) Material(ien) oder epitaxiale Strukturen (z.B. die heteroepitaxialen Strukturen oder die homoepitaxialen Strukturen) aufgewachsen werden, können die aufgewachsenen Materialien oder Strukturen in situ während des Aufwachsens dotiert werden, was vorangehende und nachfolgende Implantationen überflüssig machen kann, wobei Dotierung in situ und Dotierung durch Implantation aber auch gemeinsam verwendet werden können. Ferner kann es außerdem vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial aufzuwachsen, das sich von dem Material in einem PMOS-Bereich unterscheidet. In verschiedenen Ausführungsformen können die Finnen 64 Silizium-Germanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, In-AlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht auf diese beschränkt.
  • 5 zeigt die Bildung einer Dummy-Gatestruktur 75 über den Halbleiterfinnen 64. Die Dummy-Gatestruktur 75 weist in einigen Ausführungsformen ein Gate-Dielektrikum 66 und ein Gate 68 auf. Eine Maske 70 kann über der Dummy-Gatestruktur 75 gebildet werden. Um die Dummy-Gatestruktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann zum Beispiel, Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein, und kann abgeschieden oder thermisch aufgewachsen werden.
  • Eine Gate-Schicht wird über der dielektrischen Schicht gebildet, und eine Maskenschicht wird über der Gate-Schicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht aufgebracht und dann zum Beispiel durch CMP planarisiert werden. Die Maskenschicht kann über der Gate-Schicht aufgebracht werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, es können aber auch andere Materialien verwendet werden. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (z.B. die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet worden sind, kann die Maskenschicht unter Verwendung annehmbarer Fotolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Dann kann die Struktur der Maske 70 unter Verwendung einer annehmbaren Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um das Gate 68 und/oder das Gate-Dielektrikum 66 zu bilden. Das Gate 68 und das Gate-Dielektrikum 66 decken entsprechende Kanalbereiche der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die sich im Wesentlichen lotrecht zur Längsrichtung der jeweiligen Halbleiterfinnen 64 erstreckt.
  • Im Beispiel von 5 ist das Gate-Dielektrikum 66 gebildet über den Finnen 64 (z.B. über oberen Flächen und Seitenwänden der Finnen 64) und über den STI-Bereichen 62 gezeigt. In anderen Ausführungsformen kann das Gate-Dielektrikum 66 z.B. durch thermische Oxidation eines Materials der Finnen 64 gebildet werden, und kann daher über den Finnen 64, jedoch nicht über den STI-Bereichen 62 gebildet sein. Diese und andere Variationen gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten.
  • Die 6, 7A und 8 - 19 zeigen die Querschnittsansichten der weiteren Bearbeitung des FinFET-Bauelements 100 entlang des Querschnitts A-A (entlang der Längsachse der Finne 64). Die 7B und 7C zeigen verschiedene Ausführungsformen in Querschnittsansichten des FinFET-Bauelements 100 von 7A, jedoch entlang des Querschnitts C-C. Man beachte, dass in den 6, 7A, and 8 vier Dummy-Gatestrukturen 75 (z.B. 75A, 75B, 75C und 75D) über den Finnen 64 gebildet werden. Fachleute werden erkennen, dass mehr oder weniger als vier Gatestrukturen über der Finne 64 gebildet werden können, wobei diese und andere Variationen als zur Gänze im Umfang der vorliegenden Erfindung enthalten gelten.
  • Wie in 6 gezeigt, werden schwach dotierte Drain- (LDD-) Bereiche 65 in den Finnen 64 gebildet. Die LDD-Bereiche 65 können durch einen Plasmadotierprozess gebildet werden. Der Plasmadotierprozess kann das Bilden und Strukturieren von Masken, wie zum Beispiel eines Fotolacks, umfassen, um die Bereiche des FinFET abzudecken, die vor dem Plasmadotierprozess zu schützen sind. Der Plasmadotierprozess kann Verunreinigungen vom Typ N oder Typ P in die Finnen 64 implantieren, um die LDD-Bereiche 65 zu bilden. Zum Beispiel können P-Typ-Verunreinigungen, wie zum Beispiel Bor, in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für ein P-Typ-Bauelement zu bilden. Als weiteres Beispiel können N-Typ-Verunreinigungen, wie zum Beispiel Phosphor, in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für ein N-Typ-Bauelement zu bilden. In einigen Ausführungsformen grenzen die LDD-Bereiche 65 an den Kanalbereich des FinFET-Bauelements 100. Abschnitte der LDD-Bereiche 65 können sich unter das Gate 68 und in den Kanalbereich des FinFET-Bauelements 100 erstrecken. 6 zeigt ein nicht einschränkendes Beispiel der LDD-Bereiche 65. Andere Konfigurationen, Formen und Verfahren zur Bildung der LDD-Bereiche 65 sind ebenfalls möglich und gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten. Zum Beispiel können LDD-Bereiche 65 gebildet werden, nachdem Gate-Abstandselemente 76 gebildet worden sind. In einigen Ausführungsformen werden die LDD-Bereiche 65 weggelassen.
  • Weiterhin bezugnehmend auf 6 wird ein Gate-Abstandselement 76 auf der Gatestruktur gebildet, nachdem die LDD-Bereiche 65 gebildet worden sind. Die Gate-Abstandselemente 76 können ein erstes Gate-Abstandselement 72 und ein zweites Gate-Abstandselement 74 umfassen. Zum Beispiel kann das erste Gate-Abstandselement 72 ein Gatedichtungs-Abstandselement sein und wird an gegenüberliegenden Seitenwänden des Gates 68 und an gegenüberliegenden Seitenwände des Gate-Dielektrikums 66 gebildet. Das zweite Gate-Abstandselement 74 wird auf dem ersten Gate-Abstandselement 72 gebildet. Das erste Gate-Abstandselement 72 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon gebildet werden, und kann zum Beispiel unter Verwendung einer thermischen Oxidation, chemischer Dampfabscheidung (CVD) oder eines anderen geeigneten Abscheidungsprozesses gebildet werden. Das zweite Gate-Abstandselement 74 kann aus Siliziumnitrid, Siliziumkarbonitrid, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens gebildet werden.
  • In einer Beispielausführungsform wird das Gate-Abstandselement 76 gebildet, indem zunächst eine erste Gate-Abstandselementschicht konform über dem FinFET-Bauelement 100 aufgebracht wird, bevor eine zweite Gate-Abstandselementschicht konform über der aufgebrachten ersten Gate-Abstandselementschicht aufgebracht wird. Als nächstes wird ein anisotroper Ätzprozess, wie zum Beispiel ein Trockenätzprozess, durchgeführt, um einen ersten Abschnitt der zweiten Gate-Abstandselementschicht angeordnet an oberen Flächen des FinFET-Bauelements 100 (z.B. der oberen Fläche der Maske 70) zu entfernen, während ein zweiter Abschnitt der zweiten Gate-Abstandselementschicht entlang der Seitenwände der Dummy-Gatestrukturen 75 angeordnet bleibt. Der zweite Abschnitt der zweiten Gate-Abstandselementschicht, welcher nach dem anisotropen Ätzprozess zurückbleibt, bildet das zweite Gate-Abstandselement 74. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gate-Abstandselementschicht angeordnet außerhalb der Seitenwände des zweiten Gate-Abstandselements 74, und der verbleibende Abschnitt der ersten Gate-Abstandselementschicht bildet das erste Gate-Abstandselement 72.
  • Die Formen und Verfahren zur Bildung des Gate-Abstandselements 76, die in 6 gezeigt sind, sind lediglich nicht einschränkende Beispiele, und andere Formen und Bildungsverfahren sind möglich. Diese und andere Variationen gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten.
  • Als nächstes werden die Source-/Drain-Bereiche 80 gebildet, wie in 7A gezeigt. Die Source-/Drain-Bereiche 80 werden durch Ätzen der Finnen 64 (z.B. im LDD-Bereich 65) gebildet, um Vertiefungen zu bilden, gefolgt von epitaxialem Aufwachsen eines Materials in der Vertiefung unter Verwendung geeigneter Verfahren, wie zum Beispiel metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektivem epitaxialem Aufwachsen (SEG), dergleichen oder Kombinationen davon.
  • Wie in 7A gezeigt können die epitaxialen Source-/Drain-Bereiche 80 von den jeweiligen Flächen der Finnen 64 hochgezogene (z.B. über die nicht vertieften Abschnitte der Finnen 64 erhabene) Flächen aufweisen, und können Facetten aufweisen. Die Source-/Drain-Bereiche 80 der benachbarten Finnen 64 können ineinander übergehen, um einen durchgehenden epitaxialen Source-/Drain-Bereich 80 zu bilden (siehe 7B). In einigen Ausführungsformen gehen die Source-/Drain-Bereiche 80 für benachbarte Finnen 64 nicht ineinander über und bleiben getrennte Source-/Drain-Bereiche 80 (siehe 7C). Die 7A und 7B zeigen auch Abstandselemente 76' entlang gegenüberliegenden Seitenwänden der Finnen 64, wobei diese Abstandselemente 76' eine selbe oder ähnliche Struktur aufweisen können, als die Gate-Abstandselemente 76, und in (einem) selben Verfahrensschritt(en) gebildet werden können, wie die Gate-Abstandselemente 76.
  • In die epitaxialen Source-/Drain-Bereiche 80 können Dotierstoffe implantiert werden, um Source-/Drain-Bereiche 80 gefolgt von einem Temperprozess zu bilden. Der Implantationsprozess kann das Bilden und Strukturieren von Masken, wie zum Beispiel eines Fotolacks, umfassen, um die Bereiche des FinFET abzudecken, die vor dem Implantationsprozess zu schützen sind. Die Source-/Drain-Bereiche 80 können eine Verunreinigungs- (z.B. eine Dotierstoff-) Konzentration von zwischen ungefähr 1E19 cm-3 und ungefähr 1E21 cm-3 aufweisen. P-Typ-Verunreinigungen, wie zum Beispiel Bor oder Indium, können in den Source-/Drain-Bereich 80 eines P-Typ-Transistors implantiert werden. N-Typ-Verunreinigungen, wie zum Beispiel Phosphor oder Arsenid, können in den Source-/Drain-Bereich 80 eines N-Typ-Transistors implantiert werden. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche während des Aufwachsens in situ dotiert werden.
  • Als nächstes wird in 8 ein erstes Zwischenschichtdielektrikum (ILD) 90 über dem Substrat 50 und über den Dummy-Gatestrukturen 75 (z.B. 75A, 75B, 75C und 75D) gebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material, wie zum Beispiel Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, gebildet, und kann durch irgendein geeignetes Verfahren, wie zum Beispiel CVD, PECVD oder FCVD aufgebracht werden. Ein Planarisierungprozess, wie zum Beispiel ein CMP-Prozess, kann durchgeführt werden, um die Maske 70 (siehe 7A) zu entfernen. Nach dem Planarisierungsprozess ist die obere Fläche des ersten ILD 90 bündig mit der oberen Fläche des Gates 68.
  • Ein Gate-Last-Prozess (manchmal als ein Ersatzgate-Prozess bezeichnet) wird in der Folge durchgeführt, um das Gate 68 und das Gatedielektrikum 66 durch ein aktives Gate (welches auch als ein Ersatzgate oder ein Metall-Gate bezeichnet werden kann) und (ein) aktive(s) dielektrische(s) Gatematerial(ien) zu ersetzen. Das aktive Gate kann in einigen Ausführungsformen ein Metall-Gate sein. Daher werden das Gate 68 und das Gatedielektrikum 66 in einem Gate-Last-Prozess als Dummy-Gatestrukturen betrachtet.
  • Bezugnehmend auf 9 werden die Dummy-Gatestrukturen 75A, 75B, 75C und 75D entfernt, um Vertiefungen 69A, 69B, 69C und/oder 69D im ersten ILD 90 zu bilden. Im Einklang mit einigen Ausführungsformen werden die Gates 68 und das Gatedielektrikum 66 direkt unter den Gates 68 in (einem) Ätzschritt(en) entfernt, sodass die Vertiefungen 69 (z.B. 69A, 69B, 69C und 69D) zwischen den Gate-Abstandselementen 76 gebildet werden. Jede der Vertiefungen 69 legt den Kanalbereich einer jeweiligen Finne 64 frei. Während der Dummy-Gate-Entfernung kann das dielektrische Dummy-Gate 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Das Dummy-Gatedielektrikum 66 kann dann nach der Entfernung des Dummy-Gates 68 entfernt werden. Da die Ersatzgates in den Vertiefungen 69 gebildet werden, bezeichnet man die Vertiefungen 69 auch als Gategräben 69.
  • Als nächstes wird in 10 eine Gatedielektrikumschicht 82 konform in den Vertiefungen 69, wie zum Beispiel an oberen Flächen und Seitenwänden der Finnen 64, an Seitenwänden der Gate-Abstandselemente 76 und an einer oberen Fläche des ersten ILD 90, aufgebracht. Im Einklang mit einigen Ausführungsformen umfasst die Gatedielektrikumschicht 82 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten daraus. In anderen Ausführungsformen umfasst die Gatedielektrikumschicht 82 ein dielektrisches Material mit hohem k (oder hoch-K-dielektrisches Material oder high-K-dielektrisches Material), und in diesen Ausführungsformen können die Gatedielektrikumschichten 82 einen k-Wert von mehr als ungefähr 7,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zur Bildung der Gatedielektrikumschicht 82 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), CVD, PECVD und dergleichen umfassen.
  • Im Beispiel von 10 weist die Finne 64 einen Bereich 200 (z.B. einen N-Typ-Bauelementbereich) und einen Bereich 300 (z.B. einen P-Typ-Bauelementbereich) zum Bilden unterschiedlicher Arten von Vorrichtungen (z.B. N-Typ-Transistoren oder P-Typ-Transistoren) auf. Wie in 10 gezeigt, werden, nachdem die Gatedielektrikumschicht 82 in den Bereichen 200 und 300 konform gebildet worden ist, im Bereich 300 eine erste P-Typ-Austrittsarbeitsschicht 83A und eine zweite P-Typ-Austrittsarbeitsschicht 83B gebildet. Insbesondere wird die erste P-Typ-Austrittsarbeitsschicht 83A in der Vertiefung 69C und über Abschnitten der oberen Fläche des ersten ILD 90 benachbart zu der (oder angrenzend an die) Vertiefung 69C konform gebildet. Die zweite P-Typ-Austrittsarbeitsschicht 83B wird in der Vertiefung 69D und über Abschnitten der oberen Fläche des ersten ILD 90 benachbart zu der (oder angrenzend an die) Vertiefung 69D konform gebildet. In der Erörterung hierin kann eine P-Typ-Austrittsarbeitsschicht auch als ein P-Typ-Austrittsarbeitsmetall bezeichnet werden, und eine N-Typ-Austrittsarbeitsschicht kann auch als ein N-Typ-Austrittsarbeitsmetall bezeichnet werden. Die zweite P-Typ-Austrittsarbeitsschicht 83B wird aus einem Material (z.B. einem P-Typ-Austrittsarbeitsmetall) gebildet, welches sich in der abgebildeten Ausführungsform von jenem der ersten P-Typ-Austrittsarbeitsschicht 83A unterscheidet.
  • Beispiel-P-Typ-Austrittsarbeitsmetalle umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispiel-N-Typ-Austrittsarbeitsmetalle umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert steht in Zusammenhang mit der Materialzusammensetzung der Austrittsarbeitsschicht, und somit kann das Material der Austrittsarbeitsschicht gewählt werden, um seinen Austrittsarbeitswert derart abzustimmen, dass in dem Bauelement, das gebildet werden soll, eine Zielschwellenspannung Vt erreicht wird. Die Austrittsarbeitsschicht(en) können durch CVD, physikalische Dampfabscheidung (PVD) und/oder andere geeignete Prozesse aufgebracht werden.
  • Sowohl die erste P-Typ-Austrittsarbeitsschicht 83A als auch die zweite P-Typ-Austrittsarbeitsschicht 83B in 10 können durch Abscheiden des Austrittsarbeitsmetalls und Strukturieren des aufgebrachten Austrittsarbeitsmetalls gebildet werden. Zum Beispiel kann die erste P-Typ-Austrittsarbeitsschicht 83A gebildet werden durch konformes Aufbringen eines P-Typ-Austrittsarbeitsmetalls über der Gatedielektrikumschicht 82 (z.B. in den Bereichen 200 und 300), Bilden einer strukturierten Maskenschicht zum Freilegen von Abschnitten des P-Typ-Austrittsarbeitsmetalls, die entfernt werden sollen, Durchführen eines Ätzprozesses zum Entfernen des freigelegten P-Typ-Austrittsarbeitsmetalls, und Entfernen der strukturierten Maskenschicht. Nach dem Entfernen der strukturierten Maskenschicht bildet das verbleibende P-Typ-Austrittsarbeitsmetall die erste P-Typ-Austrittsarbeitsschicht 83A. Ähnliche Prozesse können ausgeführt werden, um die zweite P-Typ-Austrittsarbeitsschicht 83B zu bilden.
  • Als nächstes wird in 11 eine N-Typ-Austrittsarbeitsschicht 84 in den Bereichen 200 und 300 gebildet (z.B. konform). Die N-Typ-Austrittsarbeitsschicht 84 kann aus irgendeinem geeigneten N-Typ-Austrittsarbeitsmaterial, wie zum Beispiel Titanaluminiumkohlenstoff (TiAlC), gebildet werden. Irgendein geeignetes Bildungsverfahren, wie zum Beispiel CVD, PVD, ALD, dergleichen oder Kombinationen davon, kann verwendet werden, um die N-Typ-Austrittsarbeitsschicht 84 zu bilden. In 11 erstreckt sich die N-Typ-Austrittsarbeitsschicht 84 entlang der Gatedielektrikumschicht 82 im Bereich 200 und kontaktiert diese physisch, und erstreckt sich entlang der ersten P-Typ-Austrittsarbeitsschicht 83A und der zweiten P-Typ-Austrittsarbeitsschicht 83B im Bereich 300 und kontaktiert diese physisch. Die obere Fläche der N-Typ-Austrittsarbeitsschicht 84 im Bereich 200 kann niedriger (z.B. näher am Substrat 50) sein, als die obere Fläche der N-Typ-Austrittsarbeitsschicht 84 im Bereich 300, und zwar aufgrund der darunterliegenden ersten P-Typ-Austrittsarbeitsschicht 83A und der zweiten P-Typ-Austrittsarbeitsschicht 83B im Bereich 300.
  • Als nächstes wird eine Deckschicht 85 konform über der N-Typ-Austrittsarbeitsschicht 84 in den Bereichen 200 und 300 gebildet. In einigen Ausführungsformen wird die Deckschicht 85 aus Titannitrid, Silizium, Siliziumoxid, Siliziumoxynitrid oder Kombinationen davon unter Verwendung eines geeigneten Bildungsverfahrens, wie zum Beispiel PVD, CVD, ALD, Kombinationen davon, oder dergleichen, gebildet. Die Deckschicht 85 schützt die darunterliegenden Austrittsarbeitsschichten (z.B. 84, 83A, 83B) vor der Oxidation durch Sauerstoff aus der Umgebung. Darüber hinaus hilft die Deckschicht 85 in einem nachfolgenden thermischen Eintreibprozess dabei, die Austrittsarbeitsmetalle in die Gatedielektrikumschicht 82 zu treiben, was die Effizienz des thermischen Eintreibprozesses verbessert.
  • Als nächstes wird in 12 ein dreischichtiger Fotolack, welcher eine untere Antireflexionsbeschichtung (BARC) 86, eine Mittelschicht 87 (z.B. eine Maskenschicht) und einen Deckfotolack 88 aufweist, über dem FinFET-Bauelement 100 von 11 gebildet. Nachdem er über die Deckschicht 85 gebildet worden ist, kann der dreischichtige Fotolack auch die Vertiefungen 69 füllen. Der Deckfotolack 88 des dreischichtigen Fotolacks wird als nächstes strukturiert, um eine Öffnung 89 zu bilden, wobei die Öffnung 89 über (z.B. direkt über) der Vertiefung 69B (siehe 11) im Bereich 200 angeordnet ist. In einer Ausführungsform wird der Deckfotolack 88 strukturiert, indem der Deckfotolack 88 zum Beispiel durch eine Strichplatte einer strukturierten Energiequelle (z.B. Licht) ausgesetzt wird. Die Auswirkung der Energie verursacht eine chemische Reaktion in jenen Teilen des lichtempfindlichen Materials, auf welche die strukturierte Energiequelle eingewirkt hat, wodurch die physikalischen Eigenschaften der belichteten Abschnitte des Fotolacks derart modifiziert werden, dass sich die physikalischen Eigenschaften der belichteten Abschnitte des Deckfotolacks 88 von den physikalischen Eigenschaften der unbelichteten Abschnitte des Deckfotolacks 88 unterscheiden. Der Deckfotolack 88 kann dann zum Beispiel mit einem Entwickler entwickelt werden, um den belichteten Abschnitt des Deckfotolacks 88 vom unbelichteten Abschnitt des Deckfotolacks 88 zu trennen.
  • Als nächstes wird in 13 die Öffnung 89 im Deckfotolack 88 durch die Mittelschicht 87 und die BARC-Schicht 86, zum Beispiel unter Verwendung eines Ätzprozesses, erweitert. Der Ätzprozess kann den strukturierten Deckfotolack 88 als eine Ätzmaske verwenden. Ein geeigneter Ätzprozess, wie zum Beispiel Trockenätzen, kann dazu verwendet werden, die Struktur des Deckfotolacks 88 auf die Mittelschicht 87 und die BARC-Schicht 86 zu übertragen. Das im Ätzprozess verwendete Ätzmittel kann für die Materialien der Mittelschicht 87 und der BARC-Schicht 86 selektiv sein (z.B. eine höhere Ätzrate für diese aufweisen), sodass die Abschnitte der Mittelschicht 87 und der BARC-Schicht 86, welche unter der Öffnung 89 angeordnet sind, entfernt werden, im Wesentlichen ohne die Deckschicht 85 anzugreifen. Nach dem Ätzprozess sind Abschnitte der Deckschicht 85, welche in der Vertiefung 69B (siehe 11) und über Abschnitten der oberen Fläche des ersten ILD 90 benachbart zu der (oder angrenzend an die) Vertiefung 69B angeordnet sind, freigelegt. Der Deckfotolack 88 kann zum Beispiel durch einen Veraschungsprozess nach dem Ätzprozess entfernt werden.
  • Als nächstes wird in 14 ein erster Ätzprozess durchgeführt, um durch die Öffnung 89 freigelegte Abschnitte der Deckschicht 85 selektiv zu entfernen. In einigen Ausführungsformen ist der erste Ätzprozess ein erster Nassätzprozess ausgeführt unter Verwendung einer Chemikalie, welche selektiv für das Material der Deckschicht 85 ist (z.B. eine höhere Ätzrate für dieses aufweist), sodass die Deckschicht 85 entfernt wird, im Wesentlichen ohne die darunterliegende N-Typ-Austrittsarbeitsschicht 84 anzugreifen. In einigen Ausführungsformen ist die N-Typ-Austrittsarbeitsschicht 84 nach dem ersten Ätzprozess freigelegt. In einer Beispielausführungsform wird die Deckschicht 85 durch den ersten Nassätzprozess unter Verwendung einer fluoridhaltigen Chemikalie entfernt. In einigen Ausführungsformen ist die fluoridhaltige Chemikalie eine Mischung von Flusssäure (HF) und Wasser (z.B. deionisiertes Wasser (DIW)). Ein Mischungsverhältnis zwischen einem Volumen HF-Säure und einem Volumen DIW der fluoridhaltigen Chemikalie beträgt zum Beispiel zwischen ungefähr 1: 00 und ungefähr 1: 500.
  • In einigen Ausführungsformen wird der erste Nassätzprozess bei einer Temperatur von zwischen ungefähr 20° C und ungefähr 25° C, zum Beispiel bei Raumtemperatur, und für einen vorher festgelegten Zeitraum, der abhängig von der Dicke der Deckschicht 85 zum Beispiel zwischen ungefähr 1 Minute und ungefähr 3 Minuten betragen kann, durchgeführt. Eine Ätztemperatur über dem oben offenbarten Bereich kann ein Überätzen der Deckschicht 85 verursachen (z.B. Wegätzen von Abschnitten der N-Typ-Austrittsarbeitsschicht 84) und kann zu einem Versagen der Kontrolle des selektiven Ätzprozesses führen. Eine Ätztemperatur unter dem oben offenbarten Bereich könnte eine Zielmenge (z.B. eine Zieldicke) der Deckschicht 85 nicht innerhalb des vorher festgelegten Zeitraums entfernen.
  • Als nächstes wird in 15 ein zweiter Ätzprozess durchgeführt, um Abschnitte der N-Typ-Austrittsarbeitsschicht 84, welche durch die Öffnung 89 freigelegt sind, selektiv zu entfernen. In einigen Ausführungsformen ist der zweite Ätzprozess ein zweiter Nassätzprozess, der unter Verwendung einer Chemikalie die selektiv für das Material der N-Typ-Austrittsarbeitsschicht 84 ist, durchgeführt wird, sodass die N-Typ-Austrittsarbeitsschicht 84 entfernt wird, im Wesentlichen ohne die darunterliegende Gatedielektrikumschicht 82 anzugreifen. Die Gatedielektrikumschicht 82 ist in einigen Ausführungsformen nach dem zweiten Ätzprozess freigelegt.
  • In einer Ausführungsform wird die N-Typ-Austrittsarbeitsschicht 84 durch den zweiten Nassätzprozess unter Verwendung einer Chemikalie umfassend eine Säure (z.B. Chlorwasserstoff (HCl)) und ein Oxidationsmittel (z.B. Wasserstoffperoxid (H2O2) oder Ozon (O3)) entfernt. Zum Beispiel kann die Chemikalie eine Mischung der Säure (z.B. HCl), des Oxidationsmittels (z.B. H2O2 oder O3) und DIW sein. Ein Volumenprozentanteil der Säure in der Mischung kann zwischen ungefähr 1 % und ungefähr 10 % betragen, ein Volumenprozentanteil des Oxidationsmittels in der Mischung kann zwischen ungefähr 1 % und ungefähr 10 % betragen, und ein Volumenprozentanteil des DIW in der Mischung kann zwischen ungefähr 80 % und ungefähr 98 % betragen.
  • In einer weiteren Ausführungsform wird die N-Typ-Austrittsarbeitsschicht 84 durch den zweiten Nassätzprozess unter Verwendung einer Chemikalie umfassend eine Base (z.B. Ammoniak (z.B. NH4OH)) und ein Oxidationsmittel (z.B. Wasserstoffperoxid (H2O2) oder Ozon (O3)) entfernt. Zum Beispiel kann die Chemikalie eine Mischung der Base (z.B. NH4OH), des Oxidationsmittels (z.B. H2O2 oder O3) und DIW sein. Ein Volumenprozentanteil der Base in der Mischung kann zwischen ungefähr 1 % und ungefähr 10 % betragen, ein Volumenprozentanteil des Oxidationsmittels in der Mischung kann zwischen ungefähr 1 % und ungefähr 10 % betragen, und ein Volumenprozentanteil des DIW in der Mischung kann zwischen ungefähr 80 % und ungefähr 98 % betragen.
  • In einigen Ausführungsformen wird der zweite Nassätzprozess bei einer Temperatur von zwischen ungefähr 50° C und ungefähr 70° C und für einen vorher festgelegten Zeitraum, der abhängig von der Dicke der N-Typ-Austrittsarbeitsschicht 84 zum Beispiel zwischen ungefähr 3 Minuten und ungefähr 5 Minuten betragen kann, durchgeführt. Eine Ätztemperatur über dem oben offenbarten Bereich kann ein Überätzen der N-Typ-Austrittsarbeitsschicht 84 verursachen und kann die darunterliegende Gatedielektrikumschicht 82 beschädigen. Eine Ätztemperatur unter dem oben offenbarten Bereich könnte eine Zielmenge (z.B. eine Zieldicke) der freigelegten N-Typ-Austrittsarbeitsschicht 84 nicht innerhalb des vorher festgelegten Zeitraums entfernen. Die Mittelschicht 87 des dreischichtigen Fotolacks kann nach dem zweiten Nassätzprozess durch ein geeignetes Verfahren, wie zum Beispiel CMP und/oder selektives Ätzen, welches selektiv für das Material der Mittelschicht 87 ist, entfernt werden.
  • Im Beispiel der 14 und 15 wird die Deckschicht 85 entfernt, indem der erste Nassätzprozess einmal durchgeführt wird, und die N-Typ-Austrittsarbeitsschicht 84 wird danach durch einmaliges Durchführen des zweiten Nassätzprozesses entfernt. In anderen Ausführungsformen werden die Deckschicht 85 und die N-Typ-Austrittsarbeitsschicht 84 entfernt, indem eine Mehrzahl von Ätzzyklen durchgeführt wird, wobei jeder der Ätzzyklen den ersten Nassätzprozess gefolgt vom zweiten Nassätzprozess umfasst, wobei der erste Nassätzprozess und der zweite Nassätzprozess oben unter Bezugnahme auf die 14 und/oder 15 erörtert worden sind. Die 20 - 26 zeigen eine Ausführungsform, in welcher die Deckschicht 85 und die N-Typ-Austrittsarbeitsschicht 84 durch Durchführen von zum Beispiel drei Ätzzyklen entfernt werden.
  • Vorübergehend wird Bezug genommen auf die 20 - 26, welche Querschnittsansichten eines Abschnitts der Halbleitervorrichtung 100 in einer Ausführungsform in verschiedenen Stadien der Ätzzyklen zeigen. Zur Vereinfachung zeigen die 20 - 26 nur einen Abschnitt der Halbleitervorrichtung 100 rund um den Gategraben 69B, und nicht sämtliche der Komponenten der Halbleitervorrichtung 100 sind abgebildet. Zum Beispiel zeigen die 20 - 26 nur die Gatedielektrikumschicht 82, die N-Typ-Austrittsarbeitsschicht 84 und die Deckschicht 85 während der Prozessschritte, welche den 13 - 15 entsprechen (z.B. dem ersten Ätzprozess und dem zweiten Ätzprozess). Mit anderen Worten kann die durch die 20 - 26 gezeigte Bearbeitung in einer Ausführungsform die in den 13 - 15 gezeigte Bearbeitung ersetzen.
  • 20 zeigt einen Abschnitt der Deckschicht 85, welcher durch die Öffnung 89 (siehe 13) im Fotolack und den Schichten (z.B. 84, 82) direkt unter dem Abschnitt der Deckschicht 85 freigelegt ist. Als nächstes wird in 21 ein erster Nassätzprozess in einem ersten Ätzzyklus durchgeführt, um die Deckschicht 85 selektiv zu entfernen. Wie in 21 gezeigt ist die Dicke der Deckschicht 85 nach dem ersten Nassätzprozess verringert. 21 zeigt auch eine nicht einheitliche Dicke für verbleibende Abschnitte der Deckschicht, welche entlang der Seitenwände des Gategrabens 69B angeordnet sind. Die nicht einheitliche Dicke der Deckschicht 85 kann durch die reduzierte Effizienz des ersten Nassätzprozesses in kleinen Spalten (z.B. dem Gategraben 69B) verursacht worden sein, da die Ätzchemikalien schwer in die schmalen Spalten gelangen. Wie in 21 gezeigt weisen untere Abschnitte der Deckschicht 85 im Gategraben 69B eine größere Dicke auf, als obere Abschnitte der Deckschicht 85. Man beachte, dass im Beispiel von 21 Abschnitte der Deckschicht 85 nach dem ersten Nassätzprozess des ersten Ätzzyklus zurückbleiben.
  • Als nächstes wird in 22 der zweite Nassätzprozess des ersten Ätzzyklus durchgeführt. Da die Chemikalie des zweiten Nassätzprozesses jedoch selektiv für das Material der N-Typ-Austrittsarbeitsschicht 84 ist, und da verbleibende Abschnitte der Deckschicht 85 über der N-Typ-Austrittsarbeitsschicht 84 angeordnet sind (diese z.B. abdecken), entfernt der zweite Nassätzprozess wenig oder gar nichts der verbleibenden Abschnitte der Deckschicht 85.
  • Als nächstes wird in 23 der erste Nassätzprozess eines zweiten Ätzzyklus durchgeführt, welcher die verbleibenden Abschnitte der Deckschicht 85 entfernt. Als nächstes wird in 24 der zweite Nassätzprozess des zweiten Ätzzyklus durchgeführt. Wie in 24 gezeigt wird die Dicke der N-Typ-Austrittsarbeitsschicht 84 verringert, und die verbleibenden Abschnitte der N-Typ-Austrittsarbeitsschicht 84 im Gategraben 69B weisen eine nicht einheitliche Dicke auf.
  • Als nächstes wird in 25 der erste Nassätzprozess eines dritten Ätzzyklus durchgeführt, welcher wenig oder gar nichts der verbleibenden Abschnitte der N-Typ-Austrittsarbeitsschicht 84 entfernt. Als nächstes wird in 26 der zweite Nassätzprozess des dritten Ätzzyklus durchgeführt, welcher die verbleibenden Abschnitte der N-Typ-Austrittsarbeitsschicht 84 entfernt und die darunterliegende Gatedielektrikumschicht 82 freilegt. Obwohl im gezeigten Beispiel drei Ätzzyklen verwendet werden, kann eine beliebige Anzahl von Ätzzyklen dazu verwendet werden, die Deckschicht 85 und die N-Typ-Austrittsarbeitsschicht 84 zu entfernen.
  • Der erste Nassätzprozess und der zweite Nassätzprozess, die hierin offenbart sind, erzielen eine präzise Kontrolle und eine hervorragende Selektivität für die Ätzprozesse. Zum Beispiel entfernt der erste Nassätzprozess selektiv freigelegte Deckschicht 85, im Wesentlichen ohne die darunterliegende N-Typ-Austrittsarbeitsschicht anzugreifen, und der zweite Nassätzprozess entfernt selektiv freigelegte N-Typ-Austrittsarbeitsschicht 84, im Wesentlichen ohne die darunterliegende Gatedielektrikumschicht 82 anzugreifen. Verglichen mit einem Referenzverfahren, bei welchem Trockenätzprozesse (z.B. Plasmaätzprozesse) verwendet werden, um die Deckschicht 85 und die N-Typ-Austrittsarbeitsschicht 84 zu entfernen, werden Schwierigkeiten in Zusammenhang mit Trockenätzprozessen, wie zum Beispiel eine Beschädigung der Gatedielektrikumschicht 82, eine Beschädigung des Seitenwandprofils der Öffnungen und eine Beschädigung der Finnen 64 und/oder ein Verlust der kritischen Dimension (CD) der Finnen 64 vermieden oder verringert.
  • Als nächstes wird unter nochmaliger Bezugnahme auf 16 die BARC-Schicht 86 zum Beispiel durch einen geeigneten Entfernungsprozess, wie zum Beispiel Veraschen, entfernt. Nachdem die BARC-Schicht 86 entfernt worden ist, sind die verbleibenden Abschnitte der Deckschicht 85 (z.B. in den Bereichen 200 und 300) freigelegt, und auch Abschnitte der Gatedielektrikumschicht 82 in der/rund um die Vertiefung 69B sind freigelegt.
  • Unter neuerlicher Bezugnahme auf 17 wird eine Klebstoffschicht 91 gebildet, und zwar zum Beispiel konform über dem FinFET-Bauelement 100 von 16 im Bereich 200. Eine strukturierte Maskenschicht kann gebildet werden, um den Bereich 300 abzudecken, während die Klebstoffschicht 91 im Bereich 200 gebildet wird. Nachdem die Klebstoffschicht 91 gebildet worden ist, wird die strukturierte Maskenschicht entfernt. Wie in 17 gezeigt wird die Klebstoffschicht 91 über und in physischem Kontakt mit der Deckschicht 85 in der/rund um die Vertiefung 69A gebildet (siehe 16), und wird über und in physischem Kontakt mit der Gatedielektrikumschicht 82 in der/rund um die Vertiefung 69B gebildet (siehe 16). Die Klebstoffschicht 91 kann als eine Haftschicht zwischen den darunterliegenden Schichten (z.B. 85, 82) und einem nachfolgend gebildeten leitfähigen Material (z.B. 93) dienen, und kann aus einem geeigneten Material, wie zum Beispiel Titannitrid, gebildet werden. Die Klebstoffschicht 91 kann auch als eine Austrittsarbeitsschicht für das Metall-Gate (siehe 97B in 18), welches in der Vertiefung 69B zu bilden ist, dienen, wobei in diesem Fall die Klebstoffschicht 91 ein Material geeignet als ein N-Typ-Austrittsarbeitsmaterial umfassen kann. Ein geeignetes Bildungsverfahren, wie zum Beispiel CVD, PVD, ALD, Kombinationen davon oder dergleichen, kann dazu verwendet werden, die Klebstoffschicht 91 zu bilden.
  • Nachdem die Klebstoffschicht 91 gebildet worden ist, wird ein elektrisch leitfähiges Material 93 (auch als Füllmetall bezeichnet) über der Klebstoffschicht im Bereich 200 und über (z.B. in physischem Kontakt mit) der Deckschicht 85 im Bereich 300 gebildet. Das elektrisch leitfähige Material 93 füllt die verbleibenden Abschnitte der Vertiefungen 69 aus und bildet die Gateelektroden der Metall-Gates (siehe 97A, 97B, 97C und 97D in 18). In einer Ausführungsform ist das elektrisch leitfähige Material 93 Wolfram, obwohl auch andere geeignete elektrisch leitfähige Materialien, wie zum Beispiel Kobalt, Gold, Kupfer, Aluminium, Kombinationen davon oder dergleichen, verwendet werden können. Ein geeignetes Bildungsverfahren, wie zum Beispiel CVD, PVD, ALD oder dergleichen, kann verwendet werden, um das elektrisch leitfähige Material 93 zu bilden.
  • Nunmehr bezugnehmend auf 18 kann ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt werden, um überschüssige Abschnitte der verschiedenen Schichten (z.B. 82, 83A, 83B, 84, 85, 91 und 93), welche über der oberen Fläche des ersten ILD 90 angeordnet sind, zu entfernen. Nach dem Planarisierungsprozess werden Metall-Gates 97 (z.B. 97A, 97B, 97C und 97D) gebildet. Ein thermischer Eintreibprozess kann als nächstes bei einer Temperatur von zwischen ungefähr 300° C und ungefähr 500° C durchgeführt werden, um die Materialien der Austrittsarbeitsschichten in die Gatedielektrikumschicht 82 der Metall-Gates 97 zu treiben.
  • In der Ausführungsform von 18 weist jedes der Metall-Gates 97 eine unterschiedliche Struktur auf. Zum Beispiel umfasst das Metall-Gate 97A die Gatedielektrikumschicht 82 angeordnet entlang der Seitenwände entsprechender Gate-Abstandselemente 76 und entlang der Seitenwände sowie einer oberen Fläche der Finne 64. Die N-Typ-Austrittsarbeitsschicht 84, die Deckschicht 85, die Klebstoffschicht 91 und das Füllmetall 93 werden der Reihe nach über der Gatedielektrikumschicht 82 des Metall-Gates 97A gebildet. Das Metall-Gate 97B umfasst die Gatedielektrikumschicht 82 angeordnet entlang der Seitenwände entsprechender Gate-Abstandselemente 76 und entlang der Seitenwände sowie der oberen Fläche der Finne 64. Die Klebstoffschicht 91 und das Füllmetall 93 werden der Reihe nach über der Gatedielektrikumschicht 82 des Metall-Gates 97B gebildet. Das Metall-Gate 97C umfasst die Gatedielektrikumschicht 82 angeordnet entlang der Seitenwände entsprechender Gate-Abstandselemente 76 und entlang der Seitenwände sowie der oberen Fläche der Finne 64. Die erste P-Typ-Austrittsarbeitsschicht 83A, die N-Typ-Austrittsarbeitsschicht 83, die Deckschicht 85 und das Füllmetall 93 werden der Reihe nach über der Gatedielektrikumschicht 82 des Metall-Gates 97C gebildet. Das Metall-Gate 97D umfasst die Gatedielektrikumschicht 82 angeordnet entlang der Seitenwände entsprechender Gate-Abstandselemente 76 und entlang der Seitenwände sowie der oberen Fläche der Finne 64.Die zweite P-Typ-Austrittsarbeitsschicht 83B, die N-Typ-Austrittsarbeitsschicht 84, die Deckschicht 85 und das Füllmetall 93 werden der Reihe nach über der Gatedielektrikumschicht 82 des Metall-Gates 97D gebildet.
  • Im Beispiel von 18 weist jedes der Metall-Gates 97 eine unterschiedliche Gatestruktur mit unterschiedlichen Austrittsarbeitsschichten auf. Dies ermöglicht eine große Flexibilität bei der Abstimmung der Schwellenspannungen der Metall-Gates 97, wodurch die Leistung, Funktionalität und die Anwendung des gebildeten FinFET-Bauelements 100 verbessert wird.
  • Unter nunmehriger Bezugnahme auf 19 wird ein zweites ILD 92 über dem ersten ILD 90 gebildet. Kontaktöffnungen werden durch das zweite ILD 92 gebildet, um die Metall-Gates 97 (z.B. 97A, 97B, 97C und 97D) freizulegen. Außerdem werden Kontaktöffnungen durch das erste ILD 90 und das zweite ILD 92 gebildet, um die Source-/Drain-Bereiche 80 freizulegen.
  • In einer Ausführungsform ist das zweite ILD 92 ein fließfähiger Film gebildet durch ein fließbares CVD-Verfahren. In einigen Ausführungsformen wird das zweite ILD 92 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen, gebildet, und kann durch irgendein geeignetes Verfahren, wie zum Beispiel CVD und PECVD, aufgebracht werden. Die Kontaktöffnungen können unter Verwendung von Fotolithografie und Ätzung gebildet werden.
  • Nach dem Bilden der Kontaktöffnungen werden Silizidbereiche 95 über den Source-/Drain-Bereichen 80 gebildet. In einigen Ausführungsformen werden die Silizidbereiche 95 zunächst durch Aufbringen eines Metalls, das in der Lange ist, mit Halbleitermaterialien (z.B. Silizium, Germanium) zu reagieren, um Silizid- oder Germanid-Bereiche zu bilden, wie zum Beispiel Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freigelegten Abschnitten der Source-/Drain-Bereiche 80, und anschließendes Durchführen eines thermischen Temperprozesses zum Bilden der Silizidbereiche 95', gebildet. Die nicht reagierten Abschnitte des aufgebrachten Metalls werden dann entfernt, zum Beispiel durch einen Ätzprozess. Obwohl die Bereiche 95 hier als Silizidbereiche bezeichnet werden, können die Bereiche 95 auch Germanidbereiche, oder Siliziumgermanidbereiche (z.B. Bereiche umfassend Silizid und Germanid) sein.
  • Als nächstes werden Kontakte 102 (z.B. 102A oder 102B, auch als Kontaktanschlüsse bezeichnet) in den Kontaktöffnungen gebildet. In der dargestellten Ausführungsform weist jeder der Kontakte 102 eine Barriereschicht 101, eine Impfschicht 103 und ein elektrisch leitfähiges Material 105 auf, und ist mit dem darunterliegenden leitfähigen Merkmal (z.B. dem Metall-Gate 97 oder dem Silizidbereich 95) elektrisch verbunden. Die Kontakte 102A, welche mit den Metall-Gates 97 elektrisch verbunden sind, können als Gatekontakte bezeichnet werden, und die Kontakte 102B, welche mit den Silizidbereichen 95 elektrisch verbunden sind, können als Source-/Drain-Kontakte bezeichnet werden.
  • In einigen Ausführungsformen wird die Barriereschicht 101 konform entlang der Seitenwände und des Bodens der Kontaktöffnungen gebildet. Die Barriereschicht 101 kann ein elektrisch leitfähiges Material, wie zum Beispiel Titannitrid, umfassen, aber auch andere Materialien, wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen, können alternativ dazu benutzt werden. Die Barriereschicht 101 kann unter Verwendung eines CVD-Prozesses, wie zum Beispiel PECVD, gebildet werden. Jedoch können alternativ dazu auch andere Prozesse, wie zum Beispiel Zerstäubung (Sputtern), metallorganische chemische Dampfabscheidung (MOCVD) oder ALD, verwendet werden.
  • Als nächstes wird die Impfschicht 103 konform über der Barriereschicht 101 gebildet. Die Impfschicht 103 kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder Kombinationen davon umfassen, und kann durch ALD, Zerstäubung (Sputtern), PVD oder dergleichen aufgebracht werden. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzige Schicht oder eine zusammengesetzte Schicht umfassend eine Mehrzahl von aus verschiedenen Materialien gebildeten Unterschichten sein kann. Zum Beispiel kann die Impfschicht 103 eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen.
  • Als nächstes wird das elektrisch leitfähige Material 105 über der Impfschicht 103 aufgebracht und füllt die verbleibenden Abschnitte der Kontaktöffnungen aus. Das elektrisch leitfähige Material 105 kann aus einem metallischen Werkstoff, wie zum Beispiel Gold, Aluminium, Wolfram, dergleichen, Kombinationen davon oder Mehrfachschichten davon, gebildet werden, und kann zum Beispiel durch Elektroplattieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Nach der Bildung des elektrisch leitfähigen Materials 105, kann ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt werden, um die überschüssigen Abschnitte der Barriereschicht 101, der Impfschicht 103 und des elektrisch leitfähigen Materials 105, zu entfernen, wobei diese überschüssigen Abschnitte über die obere Fläche des zweiten ILD 92 hinausragen. Die somit verbleibenden Abschnitte der Barriereschicht 101, der Impfschicht 103 und des elektrisch leitfähigen Materials 105 bilden daher die Kontakte 102 des entstandenen FinFET-Bauelements 100.
  • Die Gategräben 69 des FinFET-Bauelements 100 sind als ein Beispiel mit U-förmigen Querschnitten dargestellt. Die Gategräben 69 können auch andere Querschnittsformen aufweisen. Die 27 - 29 zeigen Querschnittsansichten eines Abschnitts einer Halbleitervorrichtung 100A mit Y-förmigen Gategräben (z.B. 69B) in verschiedenen Stadien der Fertigung im Einklang mit einer Ausführungsform. Die Halbleitervorrichtung 100A ist ähnlich dem FinFET-Bauelement 100, jedoch mit Y-förmigen Querschnitten für die Gategräben 69. Zur Vereinfachung zeigen die 27 - 29 nur einen Abschnitt der Halbleitervorrichtung 100A rund um den Gategraben 69B, und nicht sämtliche der Komponenten der Halbleitervorrichtung 100A sind abgebildet. Zum Beispiel zeigen die 27 - 29 nur die Gatedielektrikumschicht 82, die N-Typ-Austrittsarbeitsschicht 84 und die Deckschicht 85 während der Bearbeitungsschritte, welche den 13 - 15 entsprechen (z.B. dem ersten Ätzprozess und dem zweiten Ätzprozess). Mit anderen Worten entsprechen die durch die 27 - 29 dargestellten Bearbeitungen jenen, die jeweils durch die 13 - 15 dargestellt sind. Fachleute werden problemlos erkennen, dass durch Ersetzen der Gategräben 69 des FinFET-Bauelements 100 durch die Y-förmigen Gategräben die durch die 1 - 19 dargestellten Bearbeitungsschritte die aufeinanderfolgenden Bearbeitungsschritten zum Bilden der Halbleitervorrichtung 100A darstellen, wobei die Halbleitervorrichtung 100A Metall-Gates 97 mit Y-förmigen Querschnitten aufweist.
  • Die Y-förmigen Gategräben können zum Beispiel gebildet werden, indem Gate-Abstandselemente 77, die keine geraden Seitenwände aufweisen, welche der Form der äußeren Seitenwände der in 27 abgebildeten Gatedielektrikumschicht 82 entsprechen, gebildet werden. Die Gate-Abstandselemente 76 mit den nicht geraden Seitenwänden können zum Beispiel gebildet werden, indem Dummy-Gatestrukturen 75, welche keine geraden Seitenwände aufweisen, gebildet werden, und Gate-Abstandselemente entlang der Seitenwände der Dummy-Gatestrukturen 75 gebildet werden. Wie in 28 und/oder 29 gezeigt, wird die Deckschicht 85 durch den ersten Ätzprozess (z.B. dem ersten Nassätzprozess) selektiv entfernt, und die N-Typ-Austrittsarbeitsschicht 84 wird durch den zweiten Ätzprozess (z.B. den zweiten Nassätzprozess) selektiv entfernt, wobei der erste Ätzprozess und der zweite Ätzprozess oben in Bezug auf die 14 und/oder 15 erörtert worden sind.
  • Aufgrund des engen unteren Abschnitts der Gategräben kann es ohne das hiermit offenbarte Verfahren sehr schwierig sein, die Deckschicht 85 und die N-Typ-Austrittsarbeitsschicht 84 präzise für die Y-förmigen Gategräben zu entfernen. Das hiermit offenbarte Verfahren erzielt jedoch eine selektive Entfernung der Deckschicht 85 und der N-Typ-Austrittsarbeitsschicht 84 mit Präzision und Leichtigkeit. Eine Beschädigung der Gatedielektrikumschicht 82 wird vermieden oder verringert, und eine im Wesentlichen einheitliche Dicke der Gatedielektrikumschicht 82 wird erzielt.
  • 30 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 100B in einem Stadium der Fertigung im Einklang mit einer Ausführungsform. Die Halbleitervorrichtung 100B in 30 ist ähnlich der Halbleitervorrichtung 100 in 13, jedoch mit einigen Modifikationen. Zum Beispiel sind die zwei Metall-Gates 97A/97B an der linken Seite von 30 in einem P-Typ-Bauelementbereich 300 angeordnet, und die zwei Metall-Gates 97C/97D an der rechten Seite von 30 sind in einem N-Typ-Bauelementbereich 200 angeordnet. Folglich werden eine erste N-Typ-Austrittsarbeitsschicht 84A und eine zweite N-Typ-Austrittsarbeitsschicht 84B über der Gatedielektrikumschicht 82 in den Gategräben der Metall-Gates 97C und/oder 97D gebildet. 30 zeigt auch die P-Typ-Austrittsarbeitsschicht 83 und die Deckschicht 85, welche sowohl im N-Typ-Bauelementbereich 200 und im P-Typ-Bauelementbereich 300 angeordnet sind. 30 zeigt ferner den strukturierten Fotolack (z.B. 86 und 87) mit der Öffnung 89.
  • In einigen Ausführungsformen wird ein zweistufiger Ätzprozess ähnlich dem in den 14 und 15 dargestellten durchgeführt, um die Deckschicht 85 und die P-Typ-Austrittsarbeitsschicht 83 unter der Öffnung 89 zu entfernen. Zum Beispiel wird ein erster Ätzprozess unter Verwendung einer ersten Chemikalie selektiv für das Material der Deckschicht 85 durchgeführt, um die Deckschicht 85 selektiv zu entfernen. Als nächstes wird ein zweiter Ätzprozess unter Verwendung einer Chemikalie selektiv für das Material der P-Typ-Austrittsarbeitsschicht 83 durchgeführt, um die P-Typ-Austrittsarbeitsschicht 83 selektiv zu entfernen und die Gatedielektrikumschicht 82 freizulegen. In anderen Ausführungsformen werden eine Mehrzahl von Ätzzyklen durchgeführt, um die Deckschicht 85 und die P-Typ-Austrittsarbeitsschicht 83 zu entfernen, wobei jeder Zyklus einen ersten Ätzprozess gefolgt von einem zweiten Ätzprozess umfasst. Nachdem die Gatedielektrikumschicht 82 des Metall-Gates 97B freigelegt worden ist, können Bearbeitungsschritte ähnlich jenen, die in den 16 - 19 dargestellt sind, durchgeführt werden, um die Halbleitervorrichtung 100B zu bilden.
  • Variationen der offenbarten Ausführungsformen sind möglich und gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten. Zum Beispiel kann sich die in den Beispielen dargestellte Anzahl der Finnen und/oder die Anzahl der Gatestrukturen im FinFET-Bauelement ändern, ohne vom Geist der Offenbarung abzuweichen. Als weiteres Beispiel kann abhängig von der Konstruktion des FinFET-Bauelements jeder der Gategräben 69 über einer anderen Finne und entlang eines anderen Querschnitts angeordnet sein, obwohl die Gategräben 69 (z.B. 69A, 69B, 69C und 69d) angeordnet über einer selben Finne entlang eines selben Querschnitts dargestellt sind.
  • 31 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung im Einklang mit einigen Ausführungsformen. Dabei ist zu berücksichtigen, dass die Ausführungsform des in 31 gezeigten Verfahrens nur ein Beispiel von vielen möglichen Ausführungsformen des Verfahrens ist. Ein durchschnittlich geschulter Fachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 31 dargestellt sind, hinzugefügt, entfernt, ersetzt, neu angeordnet und wiederholt werden.
  • Bezugnehmend auf 31 werden bei Schritt 1010 eine erste Dummy-Gatestruktur und eine zweite Dummy-Gatestruktur über einer Finne, welche über ein Substrat hinausragt, gebildet. Bei Schritt 1020 wird eine dielektrische Schicht rund um die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur gebildet. Bei Schritt 1030 werden die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur entfernt, um eine erste Vertiefung und/oder eine zweite Vertiefung in der dielektrischen Schicht zu bilden. Bei Schritt 1040 werden eine Gatedielektrikumschicht, eine N-Typ-Austrittsarbeitsschicht und eine Deckschicht nacheinander in der ersten Vertiefung und der zweiten Vertiefung gebildet. Bei Schritt 1050 wird eine strukturierte Maskenschicht über der Deckschicht gebildet, wobei eine Öffnung der strukturierten Maskenschicht die Deckschicht in der ersten Vertiefung freilegt. Bei Schritt 1060 wird die Deckschicht in der ersten Vertiefung selektiv entfernt, um die N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung unter Verwendung eines ersten Nassätzprozesses freizulegen. Bei Schritt 1070 wird die N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung selektiv entfernt, um die Gatedielektrikumschicht in der ersten Vertiefung unter Verwendung eines zweiten Nassätzprozesses, der sich vom ersten Nassätzprozess unterscheidet, freizulegen.
  • Ausführungsformen können Vorteile erzielen. Der erste Nassätzprozess und der zweite Nassätzprozess, die hierin offenbart sind, erzielen eine präzise Kontrolle und eine hervorragende Selektivität für die Ätzprozesse. Zum Beispiel entfernt der erste Nassätzprozess selektiv freigelegte Deckschicht 85, im Wesentlichen ohne die darunterliegende N-Typ-Austrittsarbeitsschicht 84 anzugreifen, und der zweite Nassätzprozess entfernt selektiv freigelegte N-Typ-Austrittsarbeitsschicht 84, im Wesentlichen ohne die darunterliegende Gatedielektrikumschicht 82 anzugreifen. Durch Verwendung der offenbarten Verfahren werden Schwierigkeiten wie die Beschädigung der Gatedielektrikumschicht 82, die Beschädigung des Seitenwandprofils der Öffnungen und die Beschädigung der Finnen 64 und/oder der Verlust der kritischen Dimension (CD) der Finnen 64 vermieden oder verringert. Darüber hinaus ermöglichen die offenbarten Verfahren eine größere Flexibilität in der Struktur der Metall-Gates, wie zum Beispiel die Möglichkeit unterschiedliche Arbeitsfunktionsschichten (und somit unterschiedliche Schwellenspannungen) in verschiedenen Metall-Gates zu wählen und abzustimmen, was die Leistung, Funktionalität und Anwendung der gebildeten Halbleitervorrichtung verbessert.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden einer ersten Dummy-Gatestruktur und einer zweiten Dummy-Gatestruktur über einer Finne, welche über einem Substrat hervorsteht; das Bilden einer dielektrischen Schicht rund um die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur; das Entfernen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur zum Bilden einer ersten Vertiefung und/oder einer zweiten Vertiefung in der dielektrischen Schicht; das Bilden einer Gatedielektrikumschicht, einer N-Typ-Austrittsarbeitsschicht und einer Deckschicht nacheinander in der ersten Vertiefung und in der zweiten Vertiefung; das Bilden einer strukturierten Maskenschicht über der Deckschicht, wobei eine Öffnung der strukturierten Maskenschicht die Deckschicht in der ersten Vertiefung freilegt; das selektive Entfernen der Deckschicht in der ersten Vertiefung zum Freilegen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung unter Verwendung eines ersten Nassätzprozesses; und das selektive Entfernen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung zum Freilegen der Gatedielektrikumschicht in der ersten Vertiefung unter Verwendung eines zweiten Nassätzprozesses, der sich vom ersten Nassätzprozess unterscheidet. In einer Ausführungsform wird die Gatedielektrikumschicht aus einem dielektrischen Material mit hohem K gebildet, die N-Typ-Austrittsarbeitsschicht wird aus Titanaluminiumkohlenstoff gebildet und die Deckschicht wird unter Verwendung von Titannitrid, Silizium, Siliziumoxid, Siliziumoxynitrid oder einer Kombination davon gebildet. In einer Ausführungsform wird der erste Nassätzprozess unter Verwendung einer fluoridhaltigen Chemikalie durchgeführt. In einer Ausführungsform ist die fluoridhaltige Chemikalie eine Mischung von Flusssäure und Wasser. In einer Ausführungsform wird der zweite Nassätzprozess unter Verwendung einer Chemikalie umfassend eine Säure und ein Oxidationsmittel durchgeführt. In einer Ausführungsform ist die Säure Chlorwasserstoff und das Oxidationsmittel ist Ozon oder Wasserstoffperoxid. In einer Ausführungsform wird der zweite Nassätzprozess unter Verwendung einer Chemikalie umfassend eine Base und ein Oxidationsmittel durchgeführt. In einer Ausführungsform ist die Base Ammoniumhydroxid und das Oxidationsmittel ist Ozon oder Wasserstoffperoxid. In einer Ausführungsform umfasst das Verfahren ferner: das Entfernen der strukturierten Maskenschicht nach dem zweiten Nassätzprozess zum Freilegen der Deckschicht in der zweiten Vertiefung; das Bilden einer Klebstoffschicht in der ersten Vertiefung und in der zweiten Vertiefung, wobei sich die Klebstoffschicht in der ersten Vertiefung entlang und in physischen Kontakt mit der Gatedielektrikumschicht erstreckt, und sich die Klebstoffschicht in der zweiten Vertiefung entlang und in physischem Kontakt mit der Deckschicht erstreckt; und das Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem elektrisch leitfähigen Material nach dem Bilden der Klebstoffschicht. In einer Ausführungsform wird die Deckschicht aus Titannitrid gebildet. In einer Ausführungsform umfasst das Verfahren ferner: das Bilden einer dritten Dummy-Gatestruktur und einer vierten Dummy-Gatestruktur über der Finne, wobei die dielektrische Schicht die dritte Dummy-Gatestruktur und die vierte Dummy-Gatestruktur umgibt; das Entfernen der dritten Dummy-Gatestruktur und der vierten Dummy-Gatestruktur zum Bilden einer dritten Vertiefung und/oder einer vierten Vertiefung in der dielektrischen Schicht; das Bilden der Gatedielektrikumschicht, einer ersten P-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander in der dritten Vertiefung; das Bilden der Gatedielektrikumschicht, einer zweiten P-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander in der vierten Vertiefung; und nach dem Entfernen der strukturierten Maskenschicht das Füllen der dritten Vertiefung und der vierten Vertiefung mit dem elektrisch leitfähigen Material. In einer Ausführungsform ist das elektrisch leitfähige Material in der dritten Vertiefung und der vierten Vertiefung in physischem Kontakt mit der Deckschicht.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: das Bilden einer ersten Dummy-Gatestruktur und einer zweiten Dummy-Gatestruktur über einer Finne, welche aus einem Substrat hervorsteht, wobei die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur von einer dielektrischen Schicht umgeben sind; und das Ersetzen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur durch ein erstes Metall-Gate und/oder ein zweites Metall-Gate, wobei das Ersetzen umfasst: das Entfernen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur zum Bilden einer ersten Vertiefung und/oder einer zweiten Vertiefung in der dielektrischen Schicht; das Bilden einer Gatedielektrikumschicht in der ersten Vertiefung und in der zweiten Vertiefung; das Bilden einer N-Typ-Austrittsarbeitsschicht und einer Deckschicht nacheinander über der Gatedielektrikumschicht in der zweiten Vertiefung, jedoch nicht in der ersten Vertiefung; und das Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem elektrisch leitfähigen Material. In einer Ausführungsform umfasst das Bilden der N-Typ-Austrittsarbeitsschicht und der Deckschicht: das Bilden, in der ersten Vertiefung und der zweiten Vertiefung, der N-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander über der Gatedielektrikumschicht; das Bilden einer strukturierten Maskenschicht über der Deckschicht, wobei die strukturierten Maskenschicht eine Öffnung aufweist, welche die Deckschicht in der ersten Vertiefung freilegt; das selektive Entfernen der Deckschicht in der ersten Vertiefung unter Verwendung eines ersten Nassätzprozesses; und nach dem ersten Nassätzprozess das selektive Entfernen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung unter Verwendung eines zweiten Nassätzprozesses, der sich vom ersten Nassätzprozess unterscheidet. In einer Ausführungsform wird der erste Nassätzprozess unter Verwendung einer fluoridhaltigen Chemikalie durchgeführt. In einer Ausführungsform wird der zweite Nassätzprozess unter Verwendung einer Mischung einer Säure und eines Oxidationsmittels oder unter Verwendung einer Mischung einer Base und eines Oxidationsmittels durchgeführt. In einer Ausführungsform umfasst das Verfahren ferner vor dem Füllen der ersten Vertiefung und der zweiten Vertiefung das Bilden einer Klebstoffschicht in der ersten Vertiefung auf der Gatedielektrikumschicht und in der zweiten Vertiefung auf der Deckschicht.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne über einem Substrat; ein erstes Metall-Gate über der Finne, wobei das erste Metall-Gate eine Gatedielektrikumschicht über der Finne, eine Klebstoffschicht über und in Kontakt mit der Gatedielektrikumschicht und ein Füllmetall über und in Kontakt mit der Klebstoffschicht aufweist; und ein zweites Metall-Gate über der Finne und benachbart zu dem (angrenzend an das) ersten Metall-Gate, wobei das zweite Metall-Gate die Gatedielektrikumschicht über der Finne, eine N-Typ-Austrittsarbeitsschicht über und in Kontakt mit der Gatedielektrikumschicht, eine Deckschicht über und in Kontakt mit der N-Typ-Austrittsarbeitsschicht, die Klebstoffschicht über und in Kontakt mit der Deckschicht und das Füllmetall über und in Kontakt mit der Klebstoffschicht aufweist. In einer Ausführungsform sind das erste Metall-Gate und das zweite Metall-Gate in einem N-Typ-Bauelementbereich der Finne angeordnet. In einer Ausführungsform weist die Halbleitervorrichtung ferner auf: einen Source-/Drain-Bereich zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate; eine erste dielektrische Schicht über dem Substrat, wobei die erste dielektrische Schicht das erste Metall-Gate und das zweite Metall-Gate umgibt; und einen Kontaktanschluss, der sich in die erste dielektrische Schicht erstreckt und elektrisch mit dem Source-/Drain-Bereich verbunden ist.
  • Die vorstehende Beschreibung stellt Merkmale verschiedener Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute werden erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für die Entwicklung oder Modifizierung anderer Prozesse und Strukturen zum Ausführen derselben Aufgaben und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer ersten Dummy-Gatestruktur und einer zweiten Dummy-Gatestruktur über einer Finne, welche über einem Substrat ragt; Bilden einer dielektrischen Schicht rund um die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur; Entfernen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur zum Bilden einer ersten Vertiefung und/oder einer zweiten Vertiefung in der dielektrischen Schicht; Bilden einer Gatedielektrikumschicht, einer N-Typ-Austrittsarbeitsschicht und einer Deckschicht nacheinander in der ersten Vertiefung und in der zweiten Vertiefung; Bilden einer strukturierten Maskenschicht über der Deckschicht, wobei eine Öffnung der strukturierten Maskenschicht die Deckschicht in der ersten Vertiefung freilegt; selektives Entfernen der Deckschicht in der ersten Vertiefung zum Freilegen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung unter Verwendung eines ersten Nassätzprozesses; und selektives Entfernen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung zum Freilegen der Gatedielektrikumschicht in der ersten Vertiefung unter Verwendung eines zweiten Nassätzprozesses, der sich vom ersten Nassätzprozess unterscheidet.
  2. Verfahren nach Anspruch 1, wobei die Gatedielektrikumschicht aus einem dielektrischen Material mit hohem K gebildet wird, die N-Typ-Austrittsarbeitsschicht aus Titanaluminiumkohlenstoff gebildet wird, und die Deckschicht unter Verwendung von Titannitrid, Silizium, Siliziumoxid, Siliziumoxynitrid oder einer Kombination davon gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Nassätzprozess unter Verwendung einer fluoridhaltigen Chemikalie durchgeführt wird.
  4. Verfahren nach Anspruch 3, wobei die fluoridhaltige Chemikalie eine Mischung aus Flusssäure und Wasser ist.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei der zweite Nassätzprozess unter Verwendung einer Chemikalie umfassend eine Säure und ein Oxidationsmittel durchgeführt wird.
  6. Verfahren nach Anspruch 5, wobei die Säure Chlorwasserstoff ist und das Oxidationsmittel Ozon oder Wasserstoffperoxid ist.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei der zweite Nassätzprozess unter Verwendung einer Chemikalie durchgeführt wird, die eine Base und ein Oxidationsmittel enthält.
  8. Verfahren nach Anspruch 7, wobei die Base Ammoniumhydroxid ist und das Oxidationsmittel Ozon oder Wasserstoffperoxid ist.
  9. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Entfernen der strukturierten Maskenschicht nach dem zweiten Nassätzprozess zum Freilegen der Deckschicht in der zweiten Vertiefung; Bilden einer Klebstoffschicht in der ersten Vertiefung und in der zweiten Vertiefung, wobei sich die Klebstoffschicht in der ersten Vertiefung entlang und in physischem Kontakt mit der Gatedielektrikumschicht erstreckt, und sich die Klebstoffschicht in der zweiten Vertiefung entlang und in physischem Kontakt mit der Deckschicht erstreckt; und Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem elektrisch leitfähigen Material nach dem Bilden der Klebstoffschicht.
  10. Verfahren nach einem der vorstehenden Ansprüche, wobei die Deckschicht aus Titannitrid gebildet wird.
  11. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Bilden einer dritten Dummy-Gatestruktur und einer vierten Dummy-Gatestruktur über der Finne, wobei die dielektrische Schicht die dritte Dummy-Gatestruktur und die vierte Dummy-Gatestruktur umgibt; Entfernen der dritten Dummy-Gatestruktur und der vierten Dummy-Gatestruktur zum Bilden einer dritten Vertiefung und einer vierten Vertiefung in der dielektrischen Schicht; Bilden einer Gatedielektrikumschicht, einer ersten P-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander in der dritten Vertiefung; Bilden der Gatedielektrikumschicht, einer zweiten P-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander in der vierten Vertiefung; und nach dem Entfernen der strukturierten Maskenschicht, Füllen der dritten Vertiefung und der vierten Vertiefung mit dem elektrisch leitfähigen Material.
  12. Verfahren nach Anspruch 11, wobei das elektrisch leitfähige Material in der dritten Vertiefung und in der vierten Vertiefung in physischem Kontakt mit der Deckschicht ist.
  13. Verfahren zum Bilden einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer ersten Dummy-Gatestruktur und einer zweiten Dummy-Gatestruktur über einer Finne, welche über einem Substrat ragt, wobei die erste Dummy-Gatestruktur und die zweite Dummy-Gatestruktur von einer dielektrischen Schicht umgeben sind; und Ersetzen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur durch ein erstes Metall-Gate und ein zweites Metall-Gate, wobei das Ersetzen umfasst: - Entfernen der ersten Dummy-Gatestruktur und der zweiten Dummy-Gatestruktur zum Bilden einer ersten Vertiefung und einer zweiten Vertiefung in der dielektrischen Schicht; - Bilden einer Gatedielektrikumschicht in der ersten Vertiefung und in der zweiten Vertiefung; - Bilden einer N-Typ-Austrittsarbeitsschicht und einer Deckschicht nacheinander über der Gatedielektrikumschicht in der zweiten Vertiefung und nicht in der ersten Vertiefung; und - Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem elektrisch leitfähigen Material.
  14. Verfahren nach Anspruch 13, wobei das Bilden der N-Typ-Austrittsarbeitsschicht und der Deckschicht umfasst: Bilden der N-Typ-Austrittsarbeitsschicht und der Deckschicht nacheinander in der ersten Vertiefung und der zweiten Vertiefung über der Gatedielektrikumschicht; Bilden einer strukturierten Maskenschicht über der Deckschicht, wobei die strukturierte Maskenschicht eine Öffnung aufweist, welche die Deckschicht in der ersten Vertiefung freilegt; selektives Entfernen der Deckschicht in der ersten Vertiefung unter Verwendung eines ersten Nassätzprozesses; und nach dem ersten Nassätzprozess, selektives Entfernen der N-Typ-Austrittsarbeitsschicht in der ersten Vertiefung unter Verwendung eines zweiten Nassätzprozesses, der sich vom ersten Nassätzprozess unterscheidet.
  15. Verfahren nach Anspruch 14, wobei der erste Nassätzprozess unter Verwendung einer fluoridhaltigen Chemikalie durchgeführt wird.
  16. Verfahren nach Anspruch 14 oder 15, wobei der zweite Nassätzprozess unter Verwendung einer Mischung einer Säure und eines Oxidationsmittels oder unter Verwendung einer Mischung einer Base und eines Oxidationsmittels durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend: vor dem Füllen der ersten Vertiefung und der zweiten Vertiefung, Bilden einer Klebstoffschicht in der ersten Vertiefung auf der Gatedielektrikumschicht und in der zweiten Vertiefung auf der Deckschicht.
  18. Halbleitervorrichtung aufweisend: eine Finne über einem Substrat; ein erstes Metall-Gate über der Finne, wobei das erste Metall-Gate eine Gatedielektrikumschicht über der Finne, eine Klebstoffschicht über und in Kontakt mit der Gatedielektrikumschicht und ein Füllmetall über und in Kontakt mit der Klebstoffschicht aufweist; und ein zweites Metall-Gate über der Finne und benachbart zu dem ersten Metall-Gate, wobei das zweite Metall-Gate die Gatedielektrikumschicht über der Finne, eine N-Typ-Austrittsarbeitsschicht über und in Kontakt mit der Gatedielektrikumschicht, eine Deckschicht über und in Kontakt mit der N-Typ-Austrittsarbeitsschicht, die Klebstoffschicht über und in Kontakt mit der Deckschicht und das Füllmetall über und in Kontakt mit der Klebstoffschicht aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei das erste Metall-Gate und das zweite Metall-Gate in einem N-Typ-Bauelementbereich der Finne angeordnet sind.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, ferner aufweisend: einen Source-/Drain-Bereich zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate; eine erste dielektrische Schicht über dem Substrat, wobei die erste dielektrische Schicht das erste Metall-Gate und das zweite Metall-Gate umgibt; und einen Kontaktanschluss, der sich in die erste dielektrischen Schicht erstreckt und mit dem Source-/Drain-Bereich elektrisch verbunden ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
TWI791064B (zh) 2018-11-06 2023-02-01 聯華電子股份有限公司 閘極結構及其製作方法
CN113078058B (zh) * 2021-03-25 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法
US20220367187A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Manufacture
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130299922A1 (en) * 2012-05-09 2013-11-14 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
US20190088555A1 (en) * 2017-09-18 2019-03-21 Asm Ip Holding B.V. Method for forming a semiconductor device structure and related semiconductor device structures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8389359B2 (en) * 2010-02-08 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming low resistance and uniform metal gate
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102056582B1 (ko) 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101996244B1 (ko) 2013-06-27 2019-07-05 삼성전자 주식회사 반도체 소자 제조 방법
KR102218547B1 (ko) 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20160054830A (ko) * 2014-11-07 2016-05-17 삼성전자주식회사 반도체 소자의 제조 방법
US9548388B1 (en) * 2015-08-04 2017-01-17 International Business Machines Corporation Forming field effect transistor device spacers
KR102354369B1 (ko) 2015-11-20 2022-01-21 삼성전자주식회사 반도체 소자
US9806161B1 (en) * 2016-04-07 2017-10-31 Globalfoundries Inc. Integrated circuit structure having thin gate dielectric device and thick gate dielectric device
CN107546179B (zh) * 2016-06-29 2020-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10622454B2 (en) * 2016-06-30 2020-04-14 International Business Machines Corporation Formation of a semiconductor device with RIE-free spacers
US9929091B2 (en) * 2016-08-25 2018-03-27 International Business Machines Corporation Vertical fuse structures
US10236220B1 (en) * 2017-08-31 2019-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US10325912B2 (en) * 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130299922A1 (en) * 2012-05-09 2013-11-14 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
US20190088555A1 (en) * 2017-09-18 2019-03-21 Asm Ip Holding B.V. Method for forming a semiconductor device structure and related semiconductor device structures

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