CN112420500A - 鳍式场效应晶体管器件及其形成方法 - Google Patents

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Abstract

本公开涉及鳍式场效应晶体管器件及其形成方法。一种形成半导体器件的方法，包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构，其中，第一虚设栅极结构和第二虚设栅极结构被电介质层围绕；分别用第一金属栅极和第二金属栅极替代第一虚设栅极结构和第二虚设栅极结构，其中，替代包括：移除第一虚设栅极结构和第二虚设栅极结构以在电介质层中分别形成第一凹槽和第二凹槽；在第一凹槽和第二凹槽中形成栅极电介质层；在第二凹槽中的栅极电介质层上方依次形成N型功函数层和帽盖层，而不在第一凹槽中形成；以及用导电材料填充第一凹槽和第二凹槽。

Description

鳍式场效应晶体管器件及其形成方法
技术领域
本公开涉及鳍式场效应晶体管器件及其形成方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体工业经历了快速增长。在大部分情况下，集成密度的这种提高来自最小特征尺寸的重复减少，这允许将更多元件集成到给定区域中。
鳍式场效应晶体管(FinFET)器件正变得普遍用于集成电路中。FinFET器件具有三维结构，其包括从衬底突出的半导体鳍。被配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构环绕半导体鳍。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧面，从而在半导体鳍的三个侧面上形成导电沟道。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构；在所述第一虚设栅极结构和所述第二虚设栅极结构周围形成电介质层；移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中依次形成栅极电介质层、N型功函数层和帽盖层；在所述帽盖层上方形成经图案化的掩模层，其中，所述经图案化的掩模层的开口暴露所述第一凹槽中的所述帽盖层；使用第一湿法蚀刻工艺选择性地移除所述第一凹槽中的所述帽盖层以暴露所述第一凹槽中的所述N型功函数层；以及使用与所述第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除所述第一凹槽中的所述N型功函数层以暴露所述第一凹槽中的所述栅极电介质层。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构，其中，所述第一虚设栅极结构和所述第二虚设栅极结构被电介质层围绕；以及分别用第一金属栅极和第二金属栅极替代所述第一虚设栅极结构和所述第二虚设栅极结构，其中，所述替代包括：移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中形成栅极电介质层；在所述第二凹槽中的所述栅极电介质层上方依次形成N型功函数层和帽盖层，而不在所述第一凹槽中形成；以及用导电材料填充所述第一凹槽和所述第二凹槽。
根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，位于衬底上方；第一金属栅极，位于所述鳍上方，其中，所述第一金属栅极包括：位于所述鳍上方的栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的胶层、以及位于所述胶层上方并且与所述胶层接触的填充金属；以及第二金属栅极，位于所述鳍上方并且与所述第一金属栅极相邻，其中，所述第二金属栅极包括：位于所述鳍上方的所述栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的N型功函数层、位于所述N型功函数层上方并且与所述N型功函数层接触的帽盖层、位于所述帽盖层上方并且与所述帽盖层接触的所述胶层、以及位于所述胶层上方并且与所述胶层接触的所述填充金属。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)器件的透视图。
图2-图6和图7A示出了根据实施例的在各个制造阶段的FinFET器件的横截面视图。
图7B和图7C示出了在一些实施例中的图7A所示的半导体器件的各种横截面视图。
图8-图19示出了根据实施例的在附加制造阶段的图7A的FinFET器件的横截面视图。
图20-图26示出了在实施例中的在各个制造阶段的半导体器件的横截面视图。
图27-图29示出了在实施例中的在各个制造阶段的半导体器件的横截面视图。
图30示出了在实施例中的半导体器件的横截面视图。
图31示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括其中第一和第二特征以直接接触被形成的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征，使得第一和第二特征可能不直接接触的实施例。
此外，本文可以使用空间相对术语(例如，“下”、“之下”、“下方”、“之上”、“上方”等)以便于描述，以描述一个元件或特征与如图所示的另一个(或多个)元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的设备的不同取向。装置可以以其他方式来定向(旋转90度或在其他取向上)，并且同样可以相应地解释本文所使用的空间相对描述符。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似附图标记指代通过相同或相似形成方法形成的相同或相似组件。
在形成FinFET器件的背景下讨论本公开的实施例，并且具体地，在形成FinFET器件的功函数层的背景下讨论本公开的实施例。尽管使用FinFET器件作为示例讨论了所公开的实施例，但所公开的方法还可以用于其他类型的器件，例如，平面器件。
图1以透视图示出了FinFET 30的示例。FinFET 30包括衬底50和在衬底50上方突出的鳍64。在鳍64的相对侧上形成隔离区域62，并且鳍64在隔离区域62上方突出。栅极电介质66沿着鳍64的侧壁并且在鳍64的顶表面上方，并且栅极68在栅极电介质66上方。源极/漏极区域80在鳍64中并且在栅极电介质66和栅极68的相对侧上。图1进一步示出了在后面的图中使用的参考横截面。横截面B-B沿着FinFET 30的栅极68的纵向轴线延伸。横截面A-A垂直于横截面B-B并且沿着鳍64的纵向轴线，并且在例如源极/漏极区域80之间的电流流动的方向上。截面C-C平行于截面B-B并且跨源极/漏极区域80。为清楚起见，后续附图参考这些参考截面。
图2-图6、图7A、图8-图19是根据实施例的处于各个制造阶段的FinFET器件100的横截面视图。FinFET器件100类似于图1中的FinFET30，但是具有多个鳍和多个栅极结构。图2-图5示出了沿着横截面B-B的FinFET器件100的横截面视图。图6、图7A和图8-图19示出了沿着横截面A-A的FinFET器件100的横截面视图。图7B和图7C示出了沿着横截面C-C的图7A的FinFET器件100的各种实施例截面图。
图2示出了衬底50的截面图。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用P型或N型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
参考图3，使用例如光刻和蚀刻技术图对2中所示的衬底50进行案化图。例如，在衬底50上方形成掩模层，例如，衬垫氧化物层52和覆盖衬垫氮化物层56。衬垫氧化物层52可以是例如使用热氧化工艺形成的包括氧化硅的薄膜。衬垫氧化物层52可以用作衬底50和覆盖衬垫氮化物层56之间的粘附层。在一些实施例中，衬垫氮化物层56由氮化硅、氮氧化硅、碳氮化硅等、或其组合形成，并且可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成，作为示例。
可以使用光刻技术将掩模层图案化。通常，光刻技术利用光致抗蚀剂材料，其被沉积、照射(曝光)并显影以移除一部分光致抗蚀剂材料。剩余的光致抗蚀剂材料保护下面的材料(例如，本例中的掩模层)免受后续工艺步骤，例如，蚀刻。在该示例中，光致抗蚀剂材料被用于图案化衬垫氧化物层52和衬垫氮化物层56以形成图案化掩模58，如图3所示。
随后使用图案化掩模58来图案化衬底50的暴露部分以形成沟槽61，从而在相邻的沟槽61之间限定半导体鳍64(例如，64A和64B)，如图3所示。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合在衬底50中蚀刻沟槽来形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行的条带(从顶部看)，并且相对于彼此紧密间隔。在一些实施例中，沟槽61可以是连续的并围绕半导体鳍64。半导体鳍64在下文中也可以称为鳍64。
可以通过任意适当的方法图案化鳍64。例如，可以使用一个或多个光刻工艺来图案化鳍64，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后移除牺牲层，并然后可以使用剩余的间隔件或心轴来图案化鳍。
图4示出了在相邻的半导体鳍64之间形成绝缘材料以形成隔离区域62。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一材料，例如，氧化物))等、或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。诸如化学机械抛光(CMP)之类的平坦化工艺可以移除任何多余的绝缘材料，并形成共面的隔离区域62的顶表面和半导体鳍64的顶表面(未示出)。还可以通过平坦化工艺移除图案化掩模58(参见图3)。
在一些实施例中，隔离区域62包括在隔离区域62与衬底50/半导体鳍64之间的界面处的衬垫，例如，衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物以减少衬底50和隔离区域62之间的界面处的晶体缺陷。类似地，衬垫氧化物还可以用于减少半导体鳍64和隔离区域62之间的界面处的晶体缺陷。衬垫氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化形成的热氧化物，但也可以使用其他合适的方法来形成衬垫氧化物。
接下来，凹陷隔离区域62以形成浅沟槽隔离(STI)区域62。隔离区域62被凹陷，使得半导体鳍64的上部从相邻的STI区域62之间突出。STI区域62的顶表面可以具有平坦表面(如图所示)、凸起表面、凹入表面(例如，凹槽)或其组合。通过适当的蚀刻，STI区域62的顶表面可以形成为平坦的、凸出的和/或凹入的。隔离区域62可以使用可接受的蚀刻工艺来进行凹陷，例如，对隔离区域62的材料具有选择性的蚀刻工艺。例如，可以执行干法蚀刻或使用稀氢氟酸(dHF)酸的湿法蚀刻来凹陷隔离区域62。
图2至图4示出了形成鳍64的实施例，但可以以各种不同的工艺形成鳍。例如，衬底50的顶部可以用合适的材料代替，例如，适合于要形成的预期类型(例如，N型或P型)半导体器件的外延材料。此后，将顶部具有外延材料的衬底50图案化以形成包括外延材料的半导体鳍64。
作为另一示例，可以在衬底的顶表面上方形成电介质层；可以通过电介质层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以凹陷电介质层，使得同质外延结构从电介质层突出以形成鳍。
在又一示例中，可以在衬底的顶表面上方形成电介质层；可以通过电介质层蚀刻沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外延结构；并且可以凹陷电介质层，使得异质外延结构从电介质层突出以形成鳍。
在生长(一种或多种)外延材料或外延结构(例如，异质外延结构或同质外延结构)的实施例中，所生长的(一种或多种)材料或结构可在生长期间进行原位掺杂，这可以避免之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。此外，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各种实施例中，鳍64可包括硅锗(SixGe1-x，其中，x可以在0和1之间)、碳化硅、纯或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出了在半导体鳍64上方形成虚设栅极结构75。在一些实施例中，虚设栅极结构75包括栅极电介质66和栅极电极68。可以在虚设栅极结构75上方形成掩模70。为了形成虚设栅极结构75，在半导体鳍64上形成电介质层。电介质层可以是例如氧化硅、氮化硅、其多个层等，并且可以进行沉积或热生长。
在电介质层上方形成栅极层，并在栅极层上方形成掩模层。栅极层可以被沉积在电介质层上方，并然后例如通过CMP进行平坦化。掩模层可以被沉积在栅极层上方。栅极层可以由例如多晶硅形成，但也可以使用其他材料。掩模层可以由例如氮化硅等形成。
在形成层(例如，电介质层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术将掩模层图案化以形成掩模70。然后掩模70的图案可以通过可接受的蚀刻技术被转移到栅极层和电介质层，以分别形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的各个沟道区域。栅极68还可以具有基本垂直于各个半导体鳍64的长度方向的长度方向。
在图5的示例中，栅极电介质66被示出为形成在鳍64上方(例如，鳍64的顶表面和侧壁上方)和STI区域62上方。在其他实施例中，栅极电介质66可以通过例如鳍64的材料的热氧化来形成，并且因此，栅极电介质66可以形成在鳍64上方但不在STI区域62上方。这些和其他变化完全旨在包括在本公开的范围内。
图6、图7A和图8-图19示出了沿着横截面A-A(沿着鳍64的纵向轴线)的FinFET器件100的进一步工艺的横截面视图。图7B和图7C示出了沿着横截面C-C的图7A的FinFET器件100的各种实施例横截面视图。注意，在图6、图7A和图8中，在鳍64上方形成了四个虚设栅极结构75(例如，75A、75B、75C和75D)。本领域技术人员将理解，可以在鳍64上方形成多于或少于四个栅极结构，这些和其他变化完全旨在包括在本公开的范围内。
如图6所示，在鳍64中形成轻微掺杂漏极(LDD)区域65。可以通过等离子体掺杂工艺来形成LDD区域65。等离子体掺杂工艺可以包括形成并图案化掩模(例如，光致抗蚀剂)以覆盖要保护免受等离子体掺杂工艺的FinFET区域。等离子体掺杂工艺可以在鳍64中注入N型或P型杂质以形成LDD区域65。例如，可以在鳍64中注入诸如硼之类的P型杂质以形成LDD区域65以用于P型器件。作为另一示例，可以在鳍64中注入诸如磷之类的N型杂质以形成LDD区域65以用于N型器件。在一些实施例中，LDD区域65邻接FinFET器件100的沟道区域。LDD区域65的部分可以在栅极68下方延伸并进入FinFET器件100的沟道区域。图6示出了LDD区域65的非限制性示例。LDD区域65的其他配置、形状和形成方法也是可能的，并且完全旨在包括在本公开的范围内。例如，可以在形成栅极间隔件76之后形成LDD区域65。在一些实施例中，省略了LDD区域65。
仍然参考图6，在形成LDD区域65之后，在栅极结构上形成栅极间隔件76。栅极间隔件76可以包括第一栅极间隔件72和第二栅极间隔件74。例如，第一栅极间隔件72可以是栅极密封间隔件，并且被形成在栅极68的相对侧壁上和栅极电介质66的相对侧壁上。第二栅极间隔件74被形成在第一栅极间隔件72上。第一栅极间隔件72可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或其组合形成，并且可以使用例如热氧化、化学气相沉积(CVD)、或其他合适的沉积工艺形成。第二栅极间隔件74可以使用适当的沉积方法由氮化硅、碳氮化硅、其组合等形成。
在示例实施例中，通过首先在FinFET器件100上方共形地沉积第一栅极间隔件层，并然后在所沉积的第一栅极间隔件层上方共形地沉积第二栅极间隔件层，来形成栅极间隔件76。接下来，执行各向异性蚀刻工艺，例如，干法蚀刻工艺，以移除第二栅极间隔件层的设置在FinFET器件100的上表面(例如，掩模70的上表面)上的第一部分，同时保持第二栅极间隔件层的沿着虚设栅极结构75的侧壁设置的第二部分。第二栅极间隔件层的在各向异性蚀刻工艺之后剩余的第二部分形成第二栅极间隔件74。各向异性蚀刻工艺还移除第一栅极间隔件层的设置在第二栅极间隔件74的侧壁外部的部分，并且第一栅极间隔件层的剩余部分形成第一栅极间隔件72。
如图6中所示的栅极间隔件76的形状和形成方法仅是非限制性示例，并且其他形状和形成方法是可能的。这些和其他变化完全旨在包括在本公开的范围内。
接下来，如图7A所示，形成源极/漏极区域80。通过(例如，在LDD区域65中)蚀刻鳍64以形成凹槽，并且使用适当的方法(例如，金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合)在凹槽中外延生长材料，来形成源极/漏极区域80。
如图7A所示，外延源极/漏极区域80可以具有从鳍64的相应表面凸起(例如，在鳍64的非凹陷部分上方凸起)的表面，并且可以具有小平面。相邻鳍64的源极/漏极区域80可以合并以形成连续的外延源极/漏极区域80(参见图7B)。在一些实施例中，相邻鳍64的源极/漏极区域80不会合并在一起，并且保持为单独的源极/漏极区域80(参见图7C)。图7A和7B还示出了沿着鳍64的相对侧壁的间隔件76’，该间隔件76’可以具有与栅极间隔件76相同或相似的结构，并且可以在与栅极间隔件76相同的(一个或多个)加工步骤中形成。
可以用掺杂剂注入外延源极/漏极区域80以形成源极/漏极区域80，然后进行退火工艺。注入工艺可以包括形成和图案化掩模(例如，光致抗蚀剂)以覆盖FinFET的要保护免受注入工艺影响的区域。源极/漏极区域80可以具有约1E19 cm-3至约1E21 cm-3范围内的杂质(例如，掺杂剂)浓度。可以在P型晶体管的源极/漏极区域80中注入P型杂质(例如，硼或铟)。可以在N型晶体管的源极/漏极区域80中注入N型杂质(例如，磷或砷化物)。在一些实施例中，外延源极/漏极区域可以在生长期间进行原位掺杂。
接下来，在图8中，在衬底50上方和虚设栅极结构75(例如75A、75B、75C和75D)上方形成第一层间电介质(ILD)90。在一些实施例中，第一ILD 90是由电介质材料(例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等)形成，并且可以通过任意适当的方法(例如，CVD、PECVD或FCVD)来沉积。可以执行平坦化工艺(例如，CMP工艺)以移除掩模70(参见图7A)。在平坦化工艺之后，第一ILD90的顶表面与栅极68的顶表面齐平。
随后执行实施例后栅极工艺(gate-last process)(有时称为替换栅工艺)以用有源栅极(也可以称为替换栅极或金属栅极)和(一个或多个)有源栅极电介质材料来替换栅极68和栅极电介质66。在一些实施例中，有源栅极可以是金属栅极。因此，在后栅极工艺中，栅极68和栅极电介质66被认为是虚设栅极结构。
参考图9，移除虚设栅极结构75A、75B、75C和75D以在第一ILD 90中分别形成凹槽69A、69B、69C和69D。根据一些实施例，在(一个或多个)蚀刻步骤中移除栅极68和位于栅极68直接下方的栅极电介质66，从而在栅极间隔件76之间形成凹槽69(例如，69A、69B、69C和69D)。每个凹槽69暴露相应鳍64的沟道区域。在虚设栅极移除期间，当虚设栅极68被蚀刻时，虚设栅极电介质66可以用作蚀刻停止层。然后可以在移除虚设栅极68之后移除虚设栅极电介质66。由于在凹槽69中形成替换栅极，因此凹槽69也称为栅极沟槽69。
接着，在图10中，在凹槽69中(例如，在鳍64的顶表面和侧壁上、在栅极间隔件76的侧壁上、以及在第一ILD 90的顶表面上)共形地沉积栅极电介质层82。根据一些实施例，栅极电介质层82包括氧化硅、氮化硅、或其多层。在其他实施例中，栅极电介质层82包括高k电介质材料，并且在这些实施例中，栅极电介质层82可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合的金属氧化物或硅酸盐。栅极电介质层82的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
在图10的示例中，鳍64具有区域200(例如，N型器件区域)和区域300(例如，P型器件区域)，用于形成不同类型的器件(例如，N型晶体管或P型晶体管)。如图10所示，在区域200和300中共形地形成栅极电介质层82之后，在区域300中形成第一P型功函数层83A和第二P型功函数层83B。具体地，在凹槽69C中并且在第一ILD 90的上表面的与凹槽69C相邻的部分上方共形地形成第一P型功函数层83A。在凹槽69D中并且在第一ILD 90的上表面的与凹槽69D相邻的部分上方共形地形成第二P型功函数层83B。在本文的讨论中，P型功函数层也可以称为P型功函数金属，并且N型功函数层也可以称为N型功函数金属。在图示的实施例中，第二P型功函数层83B由与第一P型功函数层83A的材料不同的材料(例如，P型功函数金属)形成。
示例P型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的P型功函数材料、或其组合。示例N型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料、或其组合。功函数值与功函数层的材料组成相关联，因此，选择功函数层的材料以调节其功函数值，从而在要形成的器件中实现目标阈值电压Vt。可以通过CVD、物理气相沉积(PVD)、和/或其他合适的工艺来沉积(一个或多个)功函数层。
图10中的第一P型功函数层83A和第二P型功函数层83B中的每一个可以通过沉积功函数金属并且图案化所沉积的功函数金属来形成。例如，第一P型功函数层83A可以通过以下操作来形成：在(例如，区域200和300中的)栅极电介质层82上方共形地沉积P型功函数金属，形成经图案化的掩模层以暴露P型功函数金属的要移除的部分，执行蚀刻工艺以移除经暴露的P型功函数金属，并且移除经图案化的掩模层。在移除经图案化的掩模层之后，剩余的P型功函数金属形成第一P型功函数层83A。可以执行类似的工艺以形成第二P型功函数层83B。
接下来，在图11中，在区域200和区域300中(例如，共形地)形成N型功函数层84。N型功函数层84可以由任意适当的N型功函数材料(例如，钛铝碳(TiAlC))形成。可以使用任意适当的形成方法(例如，CVD、PVD、ALD等、或其组合)来形成N型功函数层84。在图11中，N型功函数层84沿着区域200中的栅极电介质层82延伸并且与区域200中的栅极电介质层82实体接触，并且沿着区域300中的第一P型功函数层83A和第二P型功函数层83B延伸并且与区域300中的第一P型功函数层83A和第二P型功函数层83B实体接触。由于区域300中的下面的第一P型功函数层83A和第二P型功函数层83B，N型功函数层84的位于区域200中的上表面与N型功函数层84的位于区域300中的上表面相比可以更低(例如，更靠近衬底50)。
接下来，在区域200和300中的N型功函数层84上方共形地形成帽盖层85。在一些实施例中，帽盖层85是使用适当的形成方法(例如，PVD、CVD、ALD、其组合等)由氮化钛、硅、氧化硅、氧氮化硅、或其组合形成的。帽盖层85保护下面的功函数层(例如，84、83A、83B)免受环境中的氧气的氧化。另外，在后续热驱入工艺(thermal drive-in process)中，帽盖层85有助于将功函数金属驱入栅极电介质层82中，从而提高了热驱入工艺的效率。
接下来，在图12中，在图11的FinFET器件100上方形成三层光致抗蚀剂，包括底部抗反射涂层(BARC)层86、中间层87(例如，掩模层)、和顶部光致抗蚀剂88。在被形成在帽盖层85上方之后，三层光致抗蚀剂还可以填充凹槽69。三层光致抗蚀剂的顶部光致抗蚀剂88接下来被图案化以形成开口89，该开口89位于区域200中的凹槽69B(参见图11)上方(例如，直接上方)。在实施例中，通过将顶部光致抗蚀剂88暴露于穿过例如掩模版(reticle)的经图案化的能量源(例如，光)，从而对顶部光致抗蚀剂88进行图案化。能量的影响将在感光材料的受经图案化的能量源影响的那些部分中引起化学反应，从而改变光致抗蚀剂的经曝光部分的物理属性，使得顶部光致抗蚀剂88的经曝光部分的物理属性不同于顶部光致抗蚀剂88的未曝光部分的物理属性。然后可以用例如显影剂对顶部光致抗蚀剂88进行显影，以将顶部光致抗蚀剂88的经曝光部分与顶部光致抗蚀剂88的未曝光部分分开。
接下来，在图13中，顶部光致抗蚀剂88中的开口89被延伸穿过中间层87和BARC层86，例如，使用蚀刻工艺。蚀刻工艺可以使用经图案化的顶部光致抗蚀剂88作为蚀刻掩模。可以使用适当的蚀刻工艺(例如，干法蚀刻)来将顶部光致抗蚀剂88的图案转移到中间层87和BARC层86。在蚀刻工艺中使用的蚀刻剂可以是对中间层87和BARC层86的材料具有选择性的(例如，具有更高的蚀刻速率)，使得中间层87和BARC层86的位于开口89下方的部分被移除，而基本上不侵蚀帽盖层85。在蚀刻工艺之后，帽盖层85的设置在凹槽69B(见图11)中以及设置在第一ILD 90的上表面的与凹槽69B相邻的部分上方的部分被暴露。可以在蚀刻工艺之后通过例如灰化工艺来移除顶部光致抗蚀剂88。
接下来，在图14中，执行第一蚀刻工艺以选择性地移除帽盖层85的由开口89暴露的部分。在一些实施例中，第一蚀刻工艺是使用如下化学物质执行的第一湿法蚀刻工艺，该化学物质对帽盖层85的材料具有选择性(例如，具有更高的蚀刻速率)，使得帽盖层85被移除，而基本上不侵蚀下面的N型功函数层84。在一些实施例中，N型功函数层84在第一蚀刻工艺之后被暴露。在示例实施例中，通过第一湿法蚀刻工艺使用含氟化物的化学物质来移除帽盖层85。在一些实施例中，含氟化物的化学物质是氢氟酸(HF)和水(例如，去离子水(DIW))的混合物。作为示例，含氟化物的化学物质的HF酸的体积与DIW的体积之间的混合比在约1:00至约1:500之间。
在一些实施例中，第一湿法刻蚀工艺是在约20℃与约25℃之间的温度下(例如，在室温下)执行的，并且持续可以例如在约1分钟至约3分钟之间的预定持续时间，取决于帽盖层85的厚度。高于上述公开范围的蚀刻温度可能导致帽盖层85的过度蚀刻(例如，蚀刻掉N型功函数层84的部分)，并且可能导致选择性蚀刻工艺的控制失败。低于上述公开范围的蚀刻温度可能不会在预定持续时间内移除帽盖层85的目标量(例如，目标厚度)。
接下来，在图15中，执行第二蚀刻工艺以选择性地移除N型功函数层84的由开口89暴露的部分。在一些实施例中，第二蚀刻工艺是使用如下化学物质执行的第二湿法蚀刻工艺，该化学物质对N型功函数层84的材料具有选择性，使得N型功函数层84被移除，而基本上不侵蚀下面的栅极电介质层82。在一些实施例中，栅极电介质层82在第二蚀刻工艺之后被暴露。
在实施例中，通过使用包括酸(例如，氯化氢(HCl))和氧化剂(例如，过氧化氢(H2O2)、或臭氧(O3)的化学物质的第二湿法蚀刻工艺来移除N型功函数层84。例如，化学物质可以是酸(例如，HCl)、氧化剂(例如，H2O2或O3)和DIW的混合物。混合物中酸的体积百分比可以在约1％至约10％之间，混合物中氧化剂的体积百分比可以在约1％至约10％之间，并且混合物中DIW的体积百分比可以在约80％至约98％之间。
在另一实施例中，通过使用包括碱(例如，氨(例如，NH4OH))和氧化剂(例如，过氧化氢(H2O2)、或臭氧(O3))的化学物质的第二湿法蚀刻工艺来移除N型功函数层84。例如，化学物质可以是碱(例如，NH4OH)、氧化剂(例如，H2O2或O3)和DIW的混合物。混合物中碱的体积百分比可以在约1％至约10％之间，混合物中氧化剂的体积百分比可以在约1％至约10％之间，并且混合物中DIW的体积百分比可以在约80％至约98％之间。
在一些实施例中，第二湿法蚀刻工艺是在约50℃至约70℃之间的温度下执行的，并且持续可以例如在约3分钟至约5分钟之间的预定持续时间，取决于N型功函数层84的厚度。高于上述公开的范围的蚀刻温度可能导致N型功函数层84的过度蚀刻，并且可能损坏下面的栅极电介质层82。低于上述公开范围的蚀刻温度可能不会在预定持续时间内移除经暴露的N型功函数层84的目标量(例如，目标厚度)。可以在第二湿法蚀刻工艺之后通过适当方法(例如，CMP、和/或对中间层87的材料具有选择性的选择性蚀刻)来移除三层光致抗蚀剂的中间层87。
在图14和图15的示例中，通过一次执行第一湿法蚀刻工艺来移除帽盖层85，并且接下来通过一次执行第二湿法蚀刻工艺来移除N型功函数层84。在其他实施例中，通过执行多个蚀刻循环来移除帽盖层85和N型功函数层84，其中每个蚀刻循环包括第一湿法蚀刻工艺并且其后跟随着第二湿法蚀刻工艺，其中，第一湿法蚀刻工艺和第二湿法蚀刻工艺在上面分别参考图14和图15被讨论。图20-图26示出了其中通过执行例如三个蚀刻循环来移除帽盖层85和N型功函数层84的实施例。
临时参考图20-图26，图20-图26示出了在实施例中的在蚀刻循环的各个阶段的半导体器件100的一部分的横截面视图。为了简单起见，图20-图26仅示出了半导体器件100的位于栅极沟槽69B周围的一部分，并且未示出半导体器件100的所有组件。例如，图20-图26仅示出了在对应于图13-图15(例如，第一蚀刻工艺和第二蚀刻工艺)的处理步骤期间的栅极电介质层82、N型功函数层84、和帽盖层85。换句话说，在实施例中，图20-图26所示的处理可以替换图13-图15所示的处理。
图20示出了帽盖层85的由光致抗蚀剂中的开口89(参见图13)暴露的部分以及位于帽盖层85的该部分的直接下方的层(例如84、82)。接下来，在图21中，第一蚀刻循环中的第一湿法蚀刻工艺被执行以选择性地移除帽盖层85。如图21所示，在第一湿法蚀刻工艺之后减小了帽盖层85的厚度。图21还示出了帽盖层85的沿着栅极沟槽69B的侧壁设置的剩余部分的不均匀厚度。由于蚀刻化学物质难以进入小间隙，因此第一湿法蚀刻工艺在小间隙(例如，栅极沟槽69B)中的降低的效率可能导致帽盖层85的不均匀厚度。如图21所示，帽盖层85的位于栅极沟槽69B中的底部部分具有与帽盖层85的上部部分相比更大的厚度。注意，在图21的示例中，帽盖层85的部分在第一蚀刻循环的第一湿法蚀刻工艺之后保留。
接下来，在图22中，执行第一蚀刻循环的第二湿法蚀刻工艺。然而，由于第二湿法蚀刻工艺的化学物质对N型功函数层84的材料具有选择性，并且由于帽盖层85的剩余部分被设置在(例如，覆盖)N型功函数层84上方，第二湿法蚀刻工艺几乎没有移除帽盖层85的剩余部分(如果有的话)。
接下来，在图23中，执行第二蚀刻循环的第一湿法蚀刻工艺，其移除帽盖层85的剩余部分。接下来，在图24中，执行第二蚀刻循环的第二湿法蚀刻工艺。如图24所示，减小了N型功函数层84的厚度，并且栅极沟槽69B中的N型功函数层84的剩余部分具有不均匀厚度。
接下来，在图25中，执行第三蚀刻循环的第一湿法蚀刻工艺，其几乎没有移除N型功函数层84的剩余部分(如果有的话)。接下来，在图26中，执行第三蚀刻循环的第二湿法蚀刻工艺，其移除了N型功函数层84的剩余部分并且暴露下面的栅极电介质层82。虽然在所示的示例中使用了三个蚀刻循环，但是可以使用任意数量的蚀刻循环来移除帽盖层85和N型功函数层84。
本文公开的第一湿法蚀刻工艺和第二湿法蚀刻工艺实现了对蚀刻工艺的精确控制和优异蚀刻选择性。例如，第一湿法蚀刻工艺选择性地移除经暴露的帽盖层85而基本上不侵蚀下面的N型功函数层84，并且第二湿法蚀刻工艺选择性地移除经暴露的N型功函数层84而基本上不侵蚀下面的栅极电介质层82。与使用干法蚀刻工艺(例如，等离子体蚀刻工艺)来移除帽盖层85和N型功函数层84的参考方法相比，避免了或减少了与干法蚀刻工艺有关的问题，例如，对栅极电介质层82的损坏、对开口的侧壁轮廓的损坏、和对鳍64的损坏和/或鳍64的临界尺寸(CD)的损失。
接下来，再次参考图16，例如通过适当的移除工艺(例如，灰化)来移除BARC层86。在移除BARC层86之后，(例如，区域200和300中的)帽盖层85的剩余部分被暴露，并且凹槽69B中/周围的栅极电介质层82的部分也被暴露。
接下来参考图17，在区域200中的图16的FinFET器件100上方例如共形地形成胶层91。经图案化的掩模层可以被形成以覆盖区域300，而胶层91被形成在区域200中。在形成胶层91之后，经图案化的掩模层被移除。如图17所示，胶层91被形成在凹槽69A(参见图16)中/周围的帽盖层85上方并且与其实体接触，并且被形成在凹槽69B(请参见图16)中/周围的栅极电介质层82上方并且与其实体接触。胶层91可以用作下面的层(例如85、82)和后续形成的导电材料(例如，93)之间的粘合层，并且可以由适当的材料(例如，氮化钛)形成。胶层91还可以用作要在凹槽69B中形成的金属栅极(参见图18中的97B)的功函数层，在这种情况下，胶层91可以包括适合作为N型功函数材料的材料。适当的形成方法(例如，CVD、PVD、ALD、其组合等)可以被用于形成胶层91。
在形成胶层91之后，在区域200中的胶层91上方并且在区域300中的帽盖层85上方(例如，与其实体接触)形成导电材料93(也称为填充金属)。导电材料93填充凹槽69的剩余部分并且形成金属栅极(参见图18中的97A、97B、97C和97D)的栅极电极。在实施例中，导电材料93是钨，尽管也可以使用其他适当的导电材料，例如，钴、金、铜、铝、其组合等。适当的形成方法(例如，CVD、PVD、ALD等)可以被用来形成导电材料93。
接下来参考图18，可以执行平坦化工艺(例如，CMP)以移除设置在第一ILD 90的上表面上方的不同层(例如，82、83A、83B、84、85、91和93)的多余部分。在平坦化工艺之后，形成金属栅极97(例如，97A、97B、97C和97D)。接下来，可以在约300℃和约500℃之间的温度下执行热驱入工艺，以将功函数层的材料驱入至金属栅极97的栅极电介质层82中。
在图18的实施例中，每个金属栅极97具有不同的结构。例如，金属栅极97A包括沿着相应栅极间隔件76的侧壁并且沿着鳍64的侧壁和顶表面设置的栅极电介质层82。在金属栅极97A的栅极电介质层82上方依次形成N型功函数层84、帽盖层85、胶层91、和填充金属93。金属栅极97B包括沿着相应栅极间隔件76的侧壁并且沿着鳍64的侧壁和顶表面设置的栅极电介质层82。在金属栅极97B的栅极电介质层82上方依次形成胶层91和填充金属93。金属栅极97C包括沿着相应栅极间隔件76的侧壁并且沿着鳍64的侧壁和顶表面设置的栅极电介质层82。在金属栅极97C的栅极电介质层82上方依次形成第一P型功函数层83A、N型功函数层84、帽盖层85、和填充金属93。金属栅极97D包括沿着相应栅极间隔件76的侧壁并且沿着鳍64的侧壁和顶表面设置的栅极电介质层82。在金属栅极97D的栅极电介质层82上方依次形成第二P型功函数层83B、N型功函数层84、帽盖层85、和填充金属93。
在图18的示例中，每个金属栅极97具有拥有(一个或多个)不同功函数层的不同栅极结构。这允许在调节金属栅极97的阈值电压时具有很大的灵活性，从而改善了所形成的FinFET器件100的性能、功能和应用。
接下来参考图19，在第一ILD 90上方形成第二ILD 92。穿过第二ILD 92形成接触开口以暴露金属栅97(例如，97A、97B、97C和97D)。还穿过第一ILD 90和第二ILD 92形成接触开口以暴露源极/漏极区域80。
在实施例中，第二ILD 92是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 92是由诸如PSG、BSG、BPSG、USG等的电介质材料形成的，并且可以通过诸如CVD和PECVD之类的任意适当的方法来沉积。可以使用光刻和蚀刻来形成接触开口。
在形成接触开口之后，在源极/漏极区域80上方形成硅化物区域95。在一些实施例中，硅化物区域95是通过以下操作形成的：首先沉积能够与半导体材料(例如，硅、锗)进行反应以在源极/漏极区域80的经暴露的部分上方形成硅化物或锗化物区域的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金；然后执行热退火工艺以形成硅化物区域95。然后，例如通过蚀刻工艺来移除沉积的金属的未反应部分。虽然区域95被称为硅化物区域，但是区域95也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。
接下来，在触点开口中形成触点102(例如，102A或102B，也称为触点插塞)。在所示的实施例中，每个接触102包括阻挡层101、种子层103和导电材料105，并且被电连接到下面的导电特征(例如，金属栅极97或硅化物区域95)。电耦合到金属栅极97的接触102A可以被称为栅极接触，并且电耦合到硅化物区域95的接触102B可以被称为源极/漏极接触。
在一些实施例中，沿着接触开口的侧壁和底部共形地形成阻挡层101。阻挡层101可以包括诸如氮化钛之类的导电材料，尽管可以替代地使用诸如氮化钽、钛、钽等的其他材料。可以使用诸如PECVD之类的CVD工艺来形成阻挡层101。但是，可以替代地使用其他替代方法，例如，溅射、金属有机化学气相沉积(MOCVD)、或ALD。
接下来，在阻挡层101上方共形地形成种子层103。种子层103可以包括铜、钛、钽、氮化钛、氮化钽等、或其组合，并且可以通过ALD、溅射、PVD等沉积。在一些实施例中，种子层是金属层，其可以是单个层或包括由不同材料形成的多个子层的复合层。例如，种子层103可以包括钛层和位于钛层上方的铜层。
接下来，导电材料105被沉积在种子层103上方，并且填充接触开口的剩余部分。导电材料105可以由诸如金、铝、钨等、其组合、或其多层之类的含金属材料制成，并且可以通过例如电镀、化学镀、或其他适当的方法来形成。在形成导电材料105之后，可以执行诸如CMP之类的平坦化工艺以移除阻挡层101、种子层103、和导电材料105的多余部分，这些多余部分位于第二ILD 92的顶表面上方。阻挡层101、种子层103、和导电材料105的所得剩余部分因此形成所得FinFET器件100的接触102。
作为示例，FinFET器件100的栅极沟槽69被示出为具有U形横截面。栅极沟槽69可以具有其他形状的横截面。图27-图29示出了在实施例中的在各个制造阶段的半导体器件100A的具有Y形栅极沟槽(例如，69B)的部分的横截面视图。半导体器件100A类似于FinFET器件100，但是具有针对栅极沟槽69的Y形横截面。为简单起见，图27-图29仅示出了半导体器件100A在栅极沟槽69B周围的部分，而没有示出半导体器件100A的所有组件。例如，图27-图29仅示出了在与图13-图15(例如，第一蚀刻工艺和第二蚀刻工艺)相对应的处理步骤期间的栅极电介质层82、N型功函数层84和帽盖层85。换句话说，图27-图29所示的处理分别对应于图13-15所示的处理。普通技术人员将容易理解，通过用Y形栅极沟槽替换FinFET器件100的栅极沟槽69，图2-图19所示的处理步骤示出了用于形成半导体器件100A(该半导体器件100A具有拥有Y形横截面的金属栅极97)的顺序处理步骤。
可以通过例如形成具有与图27所示的栅极电介质层82的外侧壁的形状相对应的非直线侧壁的栅极间隔件76，来形成Y形栅极沟槽。可以通过例如形成具有非直线侧壁的虚设栅极结构75并且沿着虚设栅极结构75的侧壁形成栅极间隔件，来形成具有非直线侧壁的栅极间隔件76。分别如图28和29所示，通过第一蚀刻工艺(例如，第一湿法蚀刻工艺)选择性地移除帽盖层85，并且通过第二蚀刻工艺(例如，第二湿法蚀刻工艺)选择性地移除N型功函数层84，其中，第一蚀刻工艺和第二蚀刻工艺在上面分别参考图14和15被讨论。
如果没有当前公开的方法，由于栅极沟槽的狭窄下部，可能很难为Y形栅极沟槽精确地移除帽盖层85和N型功函数层84。然而，当前公开的方法实现了对帽盖层85和N型功函数层84的精确且容易地选择性移除。避免或减少了对栅极电介质层82的损坏，并且实现了栅极电介质层82的基本均匀厚度。
图30示出了在实施例中的在制造阶段的半导体器件100B的横截面视图。图30中的半导体器件100B类似于图13中的半导体器件100，但是具有一些修改。例如，图30左侧的两个金属栅极97A/97B位于P型器件区域300中，而图30右侧的两个金属栅极97C/97D位于N型器件区域200中。因此，分别在金属栅极97C和97D的栅极沟槽中的栅极电介质层82上方形成第一N型功函数层84A和第二N型功函数层84B。图30还示出了设置在N型器件区域200和P型器件区域300两者中的P型功函数层83和帽盖层85。图30还示出了具有开口89的经图案化的光致抗蚀剂(例如，86和87)。
在一些实施例中，执行类似于图14和15所示的两步蚀刻工艺以移除位于开口89下方的帽盖层85和P型功函数层83。例如，执行使用对帽盖层85的材料具有选择性的第一化学物质的第一蚀刻工艺以选择性地移除帽盖层85。接下来，执行使用对P型功函数层83的材料具有选择性的化学物质的第二蚀刻工艺以选择性地移除P型功函数层83并且暴露栅极电介质层82。在其他实施例中，执行多个蚀刻循环以移除帽盖层85和P型功函数层83，其中，每个蚀刻循环包括第一蚀刻工艺，其后跟随着第二蚀刻工艺。在暴露金属栅极97B的栅极电介质层82之后，可以执行类似于图16-19中所示的那些处理步骤以形成半导体器件100B。
对所公开的实施例的变型是可能的，并且完全旨在被包括在本公开的范围内。例如，FinFET器件中的鳍的数量和/或栅极结构的数量可以从示出的示例改变，而不背离本公开的精神。作为另一示例，虽然将栅极沟槽69(例如，69A、69B、69C和69D)示出为被设置在相同鳍上方沿着相同横截面，但是每个栅极沟槽69可以被设置在不同鳍上方并且沿着不同横截面，取决于FinFET器件的设计。
图31示出了根据一些实施例的制造半导体结构的方法的流程图。应该理解，图31所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置、和重复如图31所示的各个步骤。
参考图31，在步骤1010处，在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构。在步骤1020处，在第一虚设栅极结构和第二虚设栅极结构周围形成电介质层。在步骤1030处，移除第一虚设栅极结构和第二虚设栅极结构以在电介质层中分别形成第一凹槽和第二凹槽。在步骤1040处，在第一凹槽和第二凹槽中依次形成栅极电介质层、N型功函数层、和帽盖层。在步骤1050处，在帽盖层上方形成经图案化的掩模层，其中，经图案化的掩模层的开口暴露第一凹槽中的帽盖层。在步骤1060处，使用第一湿法蚀刻工艺选择性地移除第一凹槽中的帽盖层以暴露第一凹槽中的N型功函数层。在步骤1070处，使用与第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除第一凹槽中的N型功函数层以暴露第一凹槽中的栅极电介质层。
实施例可以实现优点。本文公开的第一湿法蚀刻工艺和第二湿法蚀刻工艺实现了针对蚀刻工艺的精确控制和优异蚀刻选择性。例如，第一湿法蚀刻工艺选择性地移除经暴露的帽盖层85而不侵蚀下面的N型功函数层84，并且第二湿法蚀刻工艺选择性地移除经暴露的N型功函数层84而不侵蚀下面的栅极电介质层82。通过使用所公开的方法，避免或减少了诸如对栅极电介质层82的损坏、对开口的侧壁轮廓的损坏、以及对鳍64的损坏和/或鳍64的临界尺寸(CD)的损失之类的问题。另外，所公开的方法允许增加金属栅极的结构的灵活性，例如允许在不同的金属栅极中选择和调整不同的功函数层(因此具有不同的阈值电压)，从而改善了所形成的半导体器件的性能、功能和应用。
在实施例中，一种形成半导体器件的方法包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构；在第一虚设栅极结构和第二虚设栅极结构周围形成电介质层；移除第一虚设栅极结构和第二虚设栅极结构以在电介质层中分别形成第一凹槽和第二凹槽；在第一凹槽和第二凹槽中依次形成栅极电介质层、N型功函数层和帽盖层；在帽盖层上方形成经图案化的掩模层，其中，经图案化的掩模层的开口暴露第一凹槽中的帽盖层；使用第一湿法蚀刻工艺选择性地移除第一凹槽中的帽盖层以暴露第一凹槽中的N型功函数层；使用与第一湿法刻蚀工艺不同的第二湿法刻蚀工艺选择性地移除第一凹槽中的N型功函数层以暴露第一凹槽中的栅极电介质层。在实施例中，栅极电介质层是由高K电介质材料形成的，N型功函数层是由钛铝碳形成的，并且帽盖层是使用氮化钛、硅、氧化硅、氮氧化硅、或其组合形成的。在实施例中，第一湿法蚀刻工艺是使用含氟化物的化学物质执行的。在实施例中，含氟化物的化学物质是氢氟酸和水的混合物。在实施例中，第二湿法蚀刻工艺是使用包括酸和氧化剂的化学物质执行的。在实施例中，酸是氯化氢，并且氧化剂是臭氧或过氧化氢。在实施例中，第二湿法蚀刻工艺是使用包括碱和氧化剂的化学物质执行的。在实施例中，碱是氢氧化氨，并且氧化剂是臭氧或过氧化氢。在实施例中，方法还包括：在第二湿法蚀刻工艺之后移除经图案化的掩模层以暴露第二凹槽中的帽盖层；在第一凹槽和第二凹槽中形成胶层，其中，第一凹槽中的胶层沿着栅极电介质层延伸并且与其实体接触，第二凹槽中的胶层沿着帽盖层延伸并且与其实体接触；以及在形成胶层之后，用导电材料填充第一凹槽和第二凹槽。在实施例中，帽盖层是由氮化钛形成的。在实施例中，方法还包括：在鳍上方形成第三虚设栅极结构和第四虚设栅极结构，其中，电介质层围绕第三虚设栅极结构和第四虚设栅极结构；移除第三虚设栅极结构和第四虚设栅极结构以在电介质层中分别形成第三凹槽和第四凹槽；在第三凹槽中依次形成栅极电介质层、第一P型功函数层、和帽盖层；在第四凹槽中依次形成栅极电介质层、第二P型功函数层、和帽盖层；以及在移除经图案化的掩模层之后，用导电材料填充第三凹槽和第四凹槽。在实施例中，第三凹槽和第四凹槽中的导电材料与帽盖层实体接触。
在实施例中，一种形成半导体器件的方法，包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构，其中，第一虚设栅极结构和第二虚设栅极结构被电介质层围绕；以及分别用第一金属栅和第二金属栅替代第一虚设栅极结构和第二虚设栅极结构，其中，替代包括：移除第一虚设栅极结构和第二虚设栅极结构以在电介质层中分别形成第一凹槽和第二凹槽；在第一凹槽和第二凹槽中形成栅极电介质层；在第二凹槽中的栅极电介质层上方依次形成N型功函数层和帽盖层，而不在第一凹槽中形成；以及用导电材料填充第一凹槽和第二凹槽。在实施例中，形成N型功函数层和帽盖层包括：在第一凹槽和第二凹槽中，在栅极电介质层上方依次形成N型功函数层和帽盖层；在帽盖层上方形成经图案化的掩模层，其中，经图案化的掩模层具有开口，该开口暴露第一凹槽中的帽盖层；使用第一湿法蚀刻工艺选择性地移除第一凹槽中的帽盖层；在第一湿法蚀刻工艺之后，使用与第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除第一凹槽中的N型功函数层。在实施例中，第一湿法蚀刻工艺是使用含氟化物的化学物质执行的。在实施例中，第二湿法蚀刻工艺是使用酸和氧化剂的混合物、或使用碱和氧化剂的混合物执行的。在实施例中，方法还包括：在填充第一凹槽和第二凹槽之前，在第一凹槽中在栅极电介质层上并且在第二凹槽中在帽盖层上形成胶层。
在实施例中，一种半导体器件，包括：鳍，位于衬底上方；第一金属栅极，位于鳍上方，其中，第一金属栅极包括：位于鳍上方的栅极电介质层、位于栅极电介质层上方并且与其接触的胶层、以及位于胶层上方并且与其接触的填充金属；以及第二金属栅极，位于鳍上方并且与第一金属栅相邻的，其中，第二金属栅包括：位于鳍上方的栅极电介质层、位于栅极电介质层上方并且与其接触的N型功函数层、位于N型功函数层上方并且与其接触的帽盖层、位于帽盖层上方并且与其接触的胶层、以及位于胶层上方并且与其接触的填充金属。在实施例中，第一金属栅极和第二金属栅极位于鳍的N型器件区域中。在实施例中，半导体器件还包括：源极/漏极区域，位于第一金属栅极和第二金属栅极之间；第一电介质层，位于衬底上方，其中，第一电介质层围绕第一金属栅极和第二金属栅极；以及接触插塞，延伸到第一电介质层中并且被电耦合到源极/漏极区域。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构；在所述第一虚设栅极结构和所述第二虚设栅极结构周围形成电介质层；移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中依次形成栅极电介质层、N型功函数层和帽盖层；在所述帽盖层上方形成经图案化的掩模层，其中，所述经图案化的掩模层的开口暴露所述第一凹槽中的所述帽盖层；使用第一湿法蚀刻工艺选择性地移除所述第一凹槽中的所述帽盖层以暴露所述第一凹槽中的所述N型功函数层；以及使用与所述第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除所述第一凹槽中的所述N型功函数层以暴露所述第一凹槽中的所述栅极电介质层。
示例2.根据示例1所述的方法，其中，所述栅极电介质层是由高K电介质材料形成的，所述N型功函数层是由钛铝碳形成的，并且所述帽盖层是使用氮化钛、硅、氧化硅、氧氮化硅、或其组合形成的。
示例3.根据示例1所述的方法，其中，所述第一湿法蚀刻工艺是使用含氟化物的化学物质执行的。
示例4.根据示例3所述的方法，其中，所述含氟化物的化学物质是氢氟酸和水的混合物。
示例5.根据示例3所述的方法，其中，所述第二湿法蚀刻工艺是使用包括酸和氧化剂的化学物质执行的。
示例6.根据示例5的方法，其中，所述酸是氯化氢，并且所述氧化剂是臭氧或过氧化氢。
示例7.根据示例3所述的方法，其中，所述第二湿法蚀刻工艺是使用包括碱和氧化剂的化学物质执行的。
示例8.根据示例7所述的方法，其中，所述碱是氢氧化氨，并且所述氧化剂是臭氧或过氧化氢。
示例9.根据示例1所述的方法，还包括：在所述第二湿法蚀刻工艺之后移除所述经图案化的掩模层以暴露所述第二凹槽中的所述帽盖层；在所述第一凹槽和所述第二凹槽中形成胶层，其中，所述第一凹槽中的所述胶层沿着所述栅极电介质层延伸并且与所述栅极电介质层实体接触，并且所述第二凹槽中的所述胶层沿着所述帽盖层延伸并且与所述帽盖层实体接触；以及在形成所述胶层之后，用导电材料填充所述第一凹槽和所述第二凹槽。
示例10.根据示例9所述的方法，其中，所述帽盖层是由氮化钛形成的。
示例11.根据示例9所述的方法，还包括：在所述鳍上方形成第三虚设栅极结构和第四虚设栅极结构，其中，所述电介质层围绕所述第三虚设栅极结构和所述第四虚设栅极结构；移除所述第三虚设栅极结构和所述第四虚设栅极结构以在所述电介质层中分别形成第三凹槽和第四凹槽；在所述第三凹槽中依次形成所述栅极电介质层、第一P型功函数层、和所述帽盖层；在所述第四凹槽中依次形成所述栅极电介质层、第二P型功函数层、和所述帽盖层；以及在移除所述经图案化的掩模层之后，用所述导电材料填充所述第三凹槽和所述第四凹槽。
示例12.根据示例11所述的方法，其中，所述第三凹槽和所述第四凹槽中的所述导电材料与所述帽盖层实体接触。
示例13.一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构，其中，所述第一虚设栅极结构和所述第二虚设栅极结构被电介质层围绕；以及分别用第一金属栅极和第二金属栅极替代所述第一虚设栅极结构和所述第二虚设栅极结构，其中，所述替代包括：移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中形成栅极电介质层；在所述第二凹槽中的所述栅极电介质层上方依次形成N型功函数层和帽盖层，而不在所述第一凹槽中形成；以及用导电材料填充所述第一凹槽和所述第二凹槽。
示例14.根据示例13所述的方法，其中，形成所述N型功函数层和所述帽盖层包括：在所述第一凹槽和所述第二凹槽中，在所述栅极电介质层上方依次形成所述N型功函数层和所述帽盖层；在所述帽盖层上方形成经图案化的掩模层，其中，所述经图案化的掩模层具有开口，所述开口暴露所述第一凹槽中的所述帽盖层；使用第一湿法蚀刻工艺选择性地移除所述第一凹槽中的所述帽盖层；以及在所述第一湿法蚀刻工艺之后，使用与所述第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除所述第一凹槽中的所述N型功函数层。
示例15.根据示例14所述的方法，其中，所述第一湿法蚀刻工艺是使用含氟化物的化学物质执行的。
示例16.根据示例15所述的方法，其中，所述第二湿法蚀刻工艺是使用酸和氧化剂的混合物、或使用碱和氧化剂的混合物执行的。
示例17.根据示例13所述的方法，还包括：在填充所述第一凹槽和所述第二凹槽之前，在所述第一凹槽中在所述栅极电介质层上并且在所述第二凹槽中在所述帽盖层上形成胶层。
示例18.一种半导体器件，包括：鳍，位于衬底上方；第一金属栅极，位于所述鳍上方，其中，所述第一金属栅极包括：位于所述鳍上方的栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的胶层、以及位于所述胶层上方并且与所述胶层接触的填充金属；以及第二金属栅极，位于所述鳍上方并且与所述第一金属栅极相邻，其中，所述第二金属栅极包括：位于所述鳍上方的所述栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的N型功函数层、位于所述N型功函数层上方并且与所述N型功函数层接触的帽盖层、位于所述帽盖层上方并且与所述帽盖层接触的所述胶层、以及位于所述胶层上方并且与所述胶层接触的所述填充金属。
示例19.根据示例18所述的半导体器件，其中，所述第一金属栅极和所述第二金属栅极位于所述鳍的N型器件区域中。
示例20.根据示例18所述的半导体器件，还包括：源极/漏极区域，位于所述第一金属栅极和所述第二金属栅极之间；第一电介质层，位于所述衬底上方，其中，所述第一电介质层围绕所述第一金属栅极和所述第二金属栅极；以及接触插塞，延伸到所述第一电介质层中并且被电耦合至所述源极/漏极区域。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构；
在所述第一虚设栅极结构和所述第二虚设栅极结构周围形成电介质层；
移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；
在所述第一凹槽和所述第二凹槽中依次形成栅极电介质层、N型功函数层和帽盖层；
在所述帽盖层上方形成经图案化的掩模层，其中，所述经图案化的掩模层的开口暴露所述第一凹槽中的所述帽盖层；
使用第一湿法蚀刻工艺选择性地移除所述第一凹槽中的所述帽盖层以暴露所述第一凹槽中的所述N型功函数层；以及
使用与所述第一湿法蚀刻工艺不同的第二湿法蚀刻工艺选择性地移除所述第一凹槽中的所述N型功函数层以暴露所述第一凹槽中的所述栅极电介质层。
2.根据权利要求1所述的方法，其中，所述栅极电介质层是由高K电介质材料形成的，所述N型功函数层是由钛铝碳形成的，并且所述帽盖层是使用氮化钛、硅、氧化硅、氧氮化硅、或其组合形成的。
3.根据权利要求1所述的方法，其中，所述第一湿法蚀刻工艺是使用含氟化物的化学物质执行的。
4.根据权利要求3所述的方法，其中，所述含氟化物的化学物质是氢氟酸和水的混合物。
5.根据权利要求3所述的方法，其中，所述第二湿法蚀刻工艺是使用包括酸和氧化剂的化学物质执行的。
6.根据权利要求5的方法，其中，所述酸是氯化氢，并且所述氧化剂是臭氧或过氧化氢。
7.根据权利要求3所述的方法，其中，所述第二湿法蚀刻工艺是使用包括碱和氧化剂的化学物质执行的。
8.根据权利要求7所述的方法，其中，所述碱是氢氧化氨，并且所述氧化剂是臭氧或过氧化氢。
9.一种形成半导体器件的方法，所述方法包括：
在突出于衬底上方的鳍上方形成第一虚设栅极结构和第二虚设栅极结构，其中，所述第一虚设栅极结构和所述第二虚设栅极结构被电介质层围绕；以及
分别用第一金属栅极和第二金属栅极替代所述第一虚设栅极结构和所述第二虚设栅极结构，其中，所述替代包括：
移除所述第一虚设栅极结构和所述第二虚设栅极结构以在所述电介质层中分别形成第一凹槽和第二凹槽；
在所述第一凹槽和所述第二凹槽中形成栅极电介质层；
在所述第二凹槽中的所述栅极电介质层上方依次形成N型功函数层和帽盖层，而不在所述第一凹槽中形成；以及
用导电材料填充所述第一凹槽和所述第二凹槽。
10.一种半导体器件，包括：
鳍，位于衬底上方；
第一金属栅极，位于所述鳍上方，其中，所述第一金属栅极包括：位于所述鳍上方的栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的胶层、以及位于所述胶层上方并且与所述胶层接触的填充金属；以及
第二金属栅极，位于所述鳍上方并且与所述第一金属栅极相邻，其中，所述第二金属栅极包括：位于所述鳍上方的所述栅极电介质层、位于所述栅极电介质层上方并且与所述栅极电介质层接触的N型功函数层、位于所述N型功函数层上方并且与所述N型功函数层接触的帽盖层、位于所述帽盖层上方并且与所述帽盖层接触的所述胶层、以及位于所述胶层上方并且与所述胶层接触的所述填充金属。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
TWI791064B (zh) * 2018-11-06 2023-02-01 聯華電子股份有限公司 閘極結構及其製作方法
CN113078058B (zh) * 2021-03-25 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法
US20220367187A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Manufacture
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same
US11715670B2 (en) * 2021-07-09 2023-08-01 Taiwan Semiconductor Manufacturing Company Limited FIN field-effect transistor and method of forming the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195557A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufactring Company, Ltd. Method for forming low resistance and uniform metal gate
US20160133472A1 (en) * 2014-11-07 2016-05-12 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
US9548388B1 (en) * 2015-08-04 2017-01-17 International Business Machines Corporation Forming field effect transistor device spacers
US20180006030A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Formation of a semiconductor device with rie-free spacers
CN107546179A (zh) * 2016-06-29 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20180061759A1 (en) * 2016-08-25 2018-03-01 International Business Machines Corporation Vertical fuse structures
DE102017123359A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-feldeffekttransistor-bauelement und verfahren
US20190131297A1 (en) * 2017-10-30 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Structure Cutting Process and Structures Formed Thereby
TW201933543A (zh) * 2017-09-18 2019-08-16 荷蘭商Ａｓｍ智慧財產控股公司 形成半導體裝置結構之方法及相關的半導體裝置結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8987126B2 (en) 2012-05-09 2015-03-24 GlobalFoundries, Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102056582B1 (ko) 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101996244B1 (ko) 2013-06-27 2019-07-05 삼성전자 주식회사 반도체 소자 제조 방법
US20150061042A1 (en) 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
KR102218547B1 (ko) 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102354369B1 (ko) 2015-11-20 2022-01-21 삼성전자주식회사 반도체 소자
US9806161B1 (en) * 2016-04-07 2017-10-31 Globalfoundries Inc. Integrated circuit structure having thin gate dielectric device and thick gate dielectric device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195557A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufactring Company, Ltd. Method for forming low resistance and uniform metal gate
US20160133472A1 (en) * 2014-11-07 2016-05-12 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
US9548388B1 (en) * 2015-08-04 2017-01-17 International Business Machines Corporation Forming field effect transistor device spacers
CN107546179A (zh) * 2016-06-29 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20180006030A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Formation of a semiconductor device with rie-free spacers
US20180061759A1 (en) * 2016-08-25 2018-03-01 International Business Machines Corporation Vertical fuse structures
DE102017123359A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-feldeffekttransistor-bauelement und verfahren
TW201933543A (zh) * 2017-09-18 2019-08-16 荷蘭商Ａｓｍ智慧財產控股公司 形成半導體裝置結構之方法及相關的半導體裝置結構
US20190131297A1 (en) * 2017-10-30 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Structure Cutting Process and Structures Formed Thereby

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