CN107546179A

CN107546179A - 一种半导体器件及其制造方法

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Publication number: CN107546179A
Application number: CN201610490291.6A
Authority: CN
Inventors: 李勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-06-29
Filing date: 2016-06-29
Publication date: 2018-01-05
Anticipated expiration: 2036-06-29
Also published as: CN107546179B

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。包括：提供半导体衬底，并分别在第一器件类型区域和第二器件类型区域的半导体衬底上形成第一栅极沟槽和第二栅极沟槽；在第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成高k介电层；在第二栅极沟槽内填充牺牲材料层；在所述第一栅极沟槽的底部和侧壁上形成第一功函数层，并填充第一金属栅极层；完全去除牺牲材料层；在第二栅极沟槽内依次形成第二功函数层和第一阻挡层并填充第二金属栅极层，所述第一金属栅极层和所述第二金属栅极层为不同的金属材质。本发明的方法可以提高PMOS区域的金属栅极的填充性能，有利于改善NMOS的不匹配特性，进而提高了器件的性能和良率。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

在下一代集成电路的制造工艺中，对于金属氧化物半导体(MOS)的栅极的制作，通常采用高k-金属栅极工艺。

无论是先金属栅极还是后金属栅极，铝扩散一直是影响器件可靠性和性能的主要问题之一，例如对与时间相关电介质击穿(TimeDependent Dielectric Breakdown，简称TDDB)、负偏压温度不稳定性(Negative Bias Temperature Instability，简称NBTI)，正偏压温度不稳定性(Positive Bias Temperature Instability，简称PBTI)等可靠性造成负面影响，同时铝扩散还会影响载流子的迁移率，降低器件的性能。为了避免铝的扩散问题，先沉积形成PMOS的功函数层再形成NMOS的功函数层是通常的做法。

但是对于后栅极工艺中的采用金属钨作为金属栅极材料，就完全不会存在Al扩散问题的影响。而对于SRAM器件来说，下拉晶体管PD和上拉晶体管PG的性能不匹配问题，占据了SRAM良率的主导地位。而对于PMOS器件，其金属栅极材料的间隙填充能力也受到很大的挑战。

因此，有必要提出一种新的制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制造方法，包括：

提供具有第一器件类型区域和第二器件类型区域的半导体衬底，并分别在所述第一器件类型区域和第二器件类型区域的所述半导体衬底上形成有第一伪栅极结构和第二伪栅极结构；

去除所述第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极沟槽和第二栅极沟槽；

在所述第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成高k介电层；

在所述第二栅极沟槽内填充牺牲材料层；

在所述第一栅极沟槽的底部和侧壁上形成第一功函数层，并在所述第一栅极沟槽内填充第一金属栅极层；

完全去除所述牺牲材料层；

在所述第二栅极沟槽内的所述高k介电层上依次形成第二功函数层和第一阻挡层；

在所述第二栅极沟槽内填充第二金属栅极层，其中，所述第一金属栅极层和所述第二金属栅极层为不同的金属材质。

进一步，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域。

进一步，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和所述第二栅极沟槽底部形成界面层的步骤。

进一步，在形成所述高k介电层之后形成所述牺牲材料层之前，还包括在所述第一栅极沟槽和第二栅极沟槽的底部和侧壁上依次形成覆盖层和第二阻挡层的步骤。

进一步，所述牺牲材料层的材料包括底部抗反射涂层、无定型硅、无定型碳或者深紫外线吸收氧化层中的一种或几种。

进一步，所述第一功函数层为P型功函数层，所述第二功函数层为N型功函数层。

进一步，所述第二功函数层的材料包括TiAlC。

进一步，所述第一金属栅极层的材料包括TiAl，所述第二金属栅极层的材料包括钨。

进一步，形成所述第一金属栅极层的方法包括以下步骤：

沉积第一金属栅极层填充所述第一栅极沟槽，并溢出；

对所述第一金属栅极层进行平坦化工艺，以去除所述第一栅极沟槽顶部以外多余的所述第一金属栅极层。

进一步，所述平坦化工艺使用化学机械研磨或全面性回蚀刻制程。

进一步，在去除所述第一伪栅极结构和第二伪栅极结构之前，还包括下述步骤：在所述半导体衬底上形成覆盖所述第一伪栅极结构和第二伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述第一伪栅极结构和第二伪栅极结构的顶部。

进一步，所述第一阻挡层的材料包括TiN，所述第二阻挡层的材料包括TaN。

本发明另一方面还提供一种采用前述的制造方法形成的半导体器件。

综上所述，本发明的制造方法可以提高PMOS区域的金属栅极的填充性能，同时有利于改善NMOS的不匹配特性，进而提高了器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1D示出了根据本发明的制造方法依次实施步骤形成的器件的剖面示意图；

图2示出了根据本发明的制作方法依次实施步骤的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

为了解决现有技术存在的问题，本发明提供一种半导体器件的制造方法，如图2所示，其包括以下主要步骤：

在步骤S201中，提供具有第一器件类型区域和第二器件类型区域的半导体衬底，并分别在所述第一器件类型区域和第二器件类型区域的所述半导体衬底上形成有第一伪栅极结构和第二伪栅极结构；

在步骤S202中，去除所述第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极沟槽和第二栅极沟槽；

在步骤S203中，在所述第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成高k介电层；

在步骤S204中，在所述第二栅极沟槽内填充牺牲材料层；

在步骤S205中，在所述第一栅极沟槽的底部和侧壁上形成第一功函数层，并在所述第一栅极沟槽内填充第一金属栅极层；

在步骤S206中，完全去除所述牺牲材料层；

在步骤S207中，在所述第二栅极沟槽内的所述高k介电层上依次形成第二功函数层和第一阻挡层；

在步骤S208中，在所述第二栅极沟槽内填充第二金属栅极层，其中，所述第一金属栅极层和所述第二金属栅极层为不同的金属材质。

下面，将参照图1A-1D对本发明的半导体器件的制造方法做详细描述。其中，图1A-1D示出了根据本发明的制造方法依次实施步骤形成的器件的剖面示意图。

首先，提供具有第一器件类型区域和第二器件类型区域的半导体衬底，并分别在所述第一器件类型区域和第二器件类型区域的所述半导体衬底上形成有第一伪栅极结构和第二伪栅极结构。

其中，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域，或者，所述第一区域为NMOS区域，所述第二区域为PMOS区域。以下，主要以第一器件类型区域为PMOS区域，第二器件类型区域为NMOS区域的情况对本发明的制造方法进行阐述。

如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底100的构成材料选用单晶硅。

在半导体衬底100中形成有隔离结构101，隔离结构101可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。如图1A所示，隔离结构101可将半导体衬底100分为NFET区和PFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述半导体器件100可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片(未示出)。

分别在PMOS区域和NMOS区域的所述半导体衬底上形成有第一伪栅极结构和第二伪栅极结构。第一伪栅极结构和第二伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。牺牲栅介电层的材料较佳地为氧化物，例如二氧化硅。牺牲栅电极层的材料包括多晶硅或无定形碳，较佳地是多晶硅。牺牲栅介电层和牺牲栅电极层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

在一个示例中，形成第一伪栅极结构和第二伪栅极结构的方法为：依次在半导体衬底上沉积形成牺牲栅介电层和牺牲栅电极层，在所述牺牲栅电极层上形成图案化的光刻胶层，所述光刻胶层定义了第一伪栅极结构和第二伪栅极结构的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻牺牲栅电极层以及牺牲栅介电层，形成第一伪栅极结构和第二伪栅极结构。然后去除所述光刻胶层。上述第一伪栅极结构和第二伪栅极结构的形成方法仅是示例性地，其他任何形成伪栅极结构的方法均可适用于本发明。

分别在第一伪栅极结构和第二伪栅极结构的两侧壁上形成有紧靠伪栅极结构的偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。在本实施例中，偏移侧墙为氧化物和氮化物的叠层。在第一伪栅极结构和第二伪栅极结构两侧形成偏移侧墙的工艺可以为本领域技术人员熟知的任何工艺，例如化学气相沉积。

还包括步骤：在第一伪栅极结构和第二伪栅极结构两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。

作为优选，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。

在一个示例中，还包括步骤：在所述半导体衬底100上形成覆盖所述第一伪栅极结构和第二伪栅极结构的接触孔蚀刻停止层102；在所述接触孔蚀刻停止层102上形成层间介电层103；执行化学机械研磨依次研磨所述层间介电层103和所述接触孔蚀刻停止层102，直至露出所述第一伪栅极结构和第二伪栅极结构的顶部。所述层间介电层103可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。采用共形沉积工艺形成接触孔蚀刻停止层102，以使形成的接触孔蚀刻停止层102具有良好的阶梯覆盖特性，接触孔蚀刻停止层102的材料优选氮化硅。

接着，继续参考图1A，去除所述第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极沟槽104p和第二栅极沟槽104n。

具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的第一伪栅极结构和NMOS区域中的第二伪栅极结构以分别形成第一栅极沟槽104p和第二栅极沟槽104n。其中，在采用干法刻蚀去除牺牲栅电极层，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体(remote plasma)工艺或者微波(microwave)工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。

当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50％的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。再采用本领域技术人员熟知的任何方法去除牺牲栅介电层。

接着，如图1B所示，在所述第一栅极沟槽104p和第二栅极沟槽104n的底部和侧壁上依次形成高k介电层106和阻挡层107。

在一个示例中，参考图1B，首先，在所述第一栅极沟槽104p和所述第二栅极沟槽104n底部分别形成界面层105，再在所述第一栅极沟槽104p和第二栅极沟槽104n的底部和侧壁上依次形成高k介电层106，其中在层间介电层103的表面上也同时形成了高k介电层106。

界面(IL)层105的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层106与半导体衬底100之间的界面特性。IL层105的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、CVD、ALD或者PVD等适合的工艺形成界面层105。界面层105的厚度范围为5埃至10埃。

高k介电层106的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层106的厚度范围为10埃至30埃。

阻挡层107的材料包括但不限于钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、钽铝(TaAl)或者其他适合的薄膜层，可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层107，本实施例中，阻挡层107较佳地包括氮化钽。阻挡层107的厚度范围为5埃至40埃。

其中，阻挡层107还可选择性地形成于第一栅极沟槽104p中，也即阻挡层107可只形成于第二栅极沟槽104n中。

在一个示例中，在形成所述高k介电层106之后，形成所述阻挡层107之前，还包括在所述第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成覆盖层(未示出)的步骤，覆盖层的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。本实施例中，较佳地所述覆盖层的材料包括TiN。

在一个示例中，在形成阻挡层107之前，还包括对覆盖层进行退火处理的步骤。退火处理可以采用炉管退火、快速退火、激光退火等工艺，热退火的温度可以为400至1000摄氏度。

之后，还可选择性地执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，采用CMP工艺去除多余的阻挡层107、覆盖层和高k介电层106，以露出层间介电层103。还可以采用回刻蚀工艺去除多余的阻挡层107、覆盖层和高k介电层106，以露出层间介电层103。

参考图1C，在所述第二栅极沟槽104n内填充牺牲材料层108。牺牲材料层108的材料可以选择为但不限于底部抗反射涂层、无定型硅、无定型碳或者有机材料(例如DUO，DUV Light AbsorbingOxide，深紫外线吸收氧化材料)或者其他适合的材料，所述牺牲材料层108的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。在半导体衬底100上沉积形成牺牲材料层108之后，执行平坦化工艺以露出层间介电层103，可以采用干法刻蚀或者化学机械研磨执行所述平坦化工艺。

该平坦化工艺可以去除层间介电层103表面以上所有的多余的膜层。

接着，继续参考图1C，在所述第一栅极沟槽104p内的阻挡层107上形成第一功函数层109，并在所述第一栅极沟槽104p内填充第一金属栅极层110。

在PMOS区域内的阻挡层107上形成第一功函数层109，第一功函数层109为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第一功函数层109较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃。

所述第一金属栅极层110的材料较佳地包括TiAl。还可以为其它具有非常好的间隙填充能力的适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成第一金属栅极层110。由于TiAl具有非常好的间隙填充能力，在采用上述工艺形成第一金属栅极层110中没有空洞的形成。

在一个示例中，形成所述第一金属栅极层的方法包括以下步骤：首先，沉积第一金属栅极层110填充所述第一栅极沟槽104p，并溢出；接着，对所述第一金属栅极层110进行平坦化工艺，以去除所述第一栅极沟槽104p顶部以外多余的所述第一金属栅极层。

其中，平坦化工艺可以使用化学机械研磨法(CMP)及/或一些全面性回蚀刻制程(Blanket etch back)，以去除第一栅极沟槽104顶部以外的第一金属栅极层。

示例性地，执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，以在PMOS区域中形成第一金属栅极层110。CMP工艺可以具有第一金属栅极层110对层间介电层103的高刻蚀选择比。采用CMP工艺可以去除第一金属栅极层110、第一功函数层109、阻挡层107等膜层，以露出层间介电层103，并且使PMOS区域中的第一金属栅极层110的顶部、NMOS区域中的牺牲材料层108的顶部、栅极间隙壁和层间介电层103的顶部齐平。

接着，如图1D所示，完全去除所述牺牲材料层108，以暴露所述第二栅极沟槽内的阻挡层107。

可以采用湿法刻蚀或者干法刻蚀去除第二栅极沟槽内的牺牲材料层108。

在本发明的一具体实施例中，可以采用干法刻蚀去除牺牲材料层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O₂-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O₂-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

接着，继续参考图1D，在所述第二栅极沟槽内的阻挡层107上依次形成第二功函数层111和阻挡层112。在此步骤中，还可形成掩膜层覆盖PMOS区域，以防止第二功函数层111和阻挡层112在PMOS区域内沉积。本步骤工艺完成后，再将掩膜层去除，较佳地掩膜层材料为光阻层。

在第二器件类型区域对应为NMOS区域时，第二功函数层111为N型功函数层，N型功函数层(NWF)为NMOS功函数可调层，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。本实施例中，N型功函数层的材料较佳地为TaAlC。TaAlC中掺杂的碳可以有效抑制金属铝的扩散。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。在N型功函数金属层上形成阻挡层112，阻挡层112的材料可以选择为但不限于TaN、Ta、TaAl、TiN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层112。阻挡层112的厚度范围为5埃至20埃。

继续参考图1D，在所述第二栅极沟槽内填充第二金属栅极层113，其中，所述第一金属栅极层110和所述第二金属栅极层113为不同的金属材质。

第二金属栅极层113的材料可以选择为但不限于选自钨、银、金、锡中的一种或几种或者其他适合的薄膜层。本实施例中，较佳地第二金属栅极层113的材料为钨。可以采用CVD、ALD或者PVD等适合的工艺形成第二金属栅极层113。在采用上述工艺形成第二金属栅极层113的过程中没有空洞的形成。

之后，执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域和PMOS区域中分别形成第二金属栅极层113。CMP工艺可以具有第二金属栅极层113对层间介电层103的高刻蚀选择比。采用CMP工艺去除多余的第二金属栅极113以露出层间介电层103，并且使PMOS区域中的第一金属栅极层110的顶部、NMOS区域中的第二金属栅极层113的顶部、栅极间隙壁和层间介电层103的顶部齐平。还可以采用回刻蚀工艺去除多余的第二金属栅极层以露出层间介电层103。

综上所述，根据本发明的制造方法，在PMOS区域形成材料为TiAl的金属栅极，在NMOS区域形成材料为W的金属栅极，可以提高PMOS区域的金属栅极的填充性能，同时有利于改善NMOS的不匹配特性，进而提高了器件的性能和良率。

实施例二

本发明还提供一种采用实施例一种方法制造获得的半导体器件。参考图1D，本发明的半导体器件包括：

具有第一器件类型区域和第二器件类型区域的半导体衬底100。

其中，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域，或者，所述第一区域为NMOS区域，所述第二区域为PMOS区域。以下，主要以第一器件类型区域为PMOS区域，第二器件类型区域为NMOS区域的情况对本发明的半导体器件进行阐述。

半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底100的构成材料选用单晶硅。

在半导体衬底100中形成有隔离结构101，隔离结构101可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构101将半导体衬底100分为NFET区和PFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述半导体器件100可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片(未示出)。

在一个示例中，在所述半导体衬底100上形成有接触孔蚀刻停止层102，在所述接触孔蚀刻停止层102上形成有层间介电层103。

所述层间介电层103可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。接触孔蚀刻停止层102的材料优选氮化硅。

分别在所述第一器件类型区域和第二器件类型区域的所述半导体衬底100上形成有第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构间隔位于所述层间介电层103中，所述第一栅极结构和所述第二栅极结构的顶面和所述层间介电层103的顶面齐平。

所述第一栅极结构的底部和侧壁自下而上依次设置有高k介电层106、阻挡层107和第一功函数层109，在所述第一功函数层109上设置有第一金属栅极层110。

其中，所述半导体衬底100与所述高k介电层106之间还形成有界面层105，所述高k介电层106和阻挡层107之间还形成有覆盖层(未示出)。

所述第二栅极结构的底部和侧壁自下而上依次设置有高k介电层106、第二功函数层111和阻挡层112，在所述阻挡层112上设置有第二金属栅极层113。

所述第一金属栅极层110和所述第二金属栅极层113为不同的金属材质。

其中，所述半导体衬底100与所述高k介电层106之间还形成有界面层105，所述高k介电层106和第二功函数层111之间还形成有覆盖层(未示出)。在覆盖层和第二功函数111之间还可选择性的设置阻挡层107。

界面(IL)层105的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层105与半导体衬底100之间的界面特性。IL层105的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、CVD、ALD或者PVD等适合的工艺形成界面层105。界面层105的厚度范围为5埃至10埃。

覆盖层(未示出)的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。本实施例中，较佳地所述覆盖层的材料为TiN。

阻挡层107的材料包括但不限于钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、钽铝(TaAl)或者其他适合的薄膜层，本实施例中，阻挡层107较佳地包括氮化钽。阻挡层107的厚度范围为5埃至40埃。

第一功函数层109为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第一功函数层109较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃。

在第二器件类型区域对应为NMOS区域时，第二功函数层111为N型功函数层，N型功函数层(NWF)为NMOS功函数可调层，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。本实施例中，N型功函数层的材料较佳地为TaAlC。TaAlC中掺杂的碳可以有效抑制金属铝的扩散。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。在N型功函数金属层上形成有阻挡层112，阻挡层112的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层112。阻挡层112的厚度范围为5埃至20埃。

另外，在第一栅极结构和第二栅极结构的两侧壁上分别形成有紧靠栅极结构的偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。

在第一栅极结构和第二栅极结构两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。

综上所述，由于实施例一中的制造方法具有优异的效果，因此采用实施例一种的方法形成的半导体器件具有同样的优异的性能，本发明的半导体器件在PMOS区域采用材料TiAl作为金属栅极，在NMOS区域采用材料W作为金属栅极，有利于改善NMOS的不匹配特性，进而使得器件具有优异的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，包括：

在所述第二栅极沟槽内填充牺牲材料层；

完全去除所述牺牲材料层；

2.根据权利要求1所述的制造方法，其特征在于，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域。

3.根据权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和所述第二栅极沟槽底部形成界面层的步骤。

4.根据权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之后形成所述牺牲材料层之前，还包括在所述第一栅极沟槽和第二栅极沟槽的底部和侧壁上依次形成覆盖层和第二阻挡层的步骤。

5.根据权利要求1所述的制造方法，其特征在于，所述牺牲材料层的材料包括底部抗反射涂层、无定型硅、无定型碳或者深紫外线吸收氧化层中的一种或几种。

6.根据权利要求2所述的制造方法，其特征在于，所述第一功函数层为P型功函数层，所述第二功函数层为N型功函数层。

7.根据权利要求6所述的制造方法，其特征在于，所述第二功函数层的材料包括TiAlC。

8.根据权利要求1所述的制造方法，其特征在于，所述第一金属栅极层的材料包括TiAl，所述第二金属栅极层的材料包括钨。

9.根据权利要求1所述的制造方法，其特征在于，形成所述第一金属栅极层的方法包括以下步骤：

沉积第一金属栅极层填充所述第一栅极沟槽，并溢出；

10.根据权利要求9所述的制造方法，其特征在于，所述平坦化工艺使用化学机械研磨或全面性回蚀刻制程。

11.根据权利要求1所述的制造方法，其特征在于，在去除所述第一伪栅极结构和第二伪栅极结构之前，还包括下述步骤：在所述半导体衬底上形成覆盖所述第一伪栅极结构和第二伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述第一伪栅极结构和第二伪栅极结构的顶部。

12.根据权利要求4所述的制造方法，其特征在于，所述第一阻挡层的材料包括TiN，所述第二阻挡层的材料包括TaN。

13.一种采用如权利要求1至12任一项所述的制造方法形成的半导体器件。