CN113380873B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了具有不同栅极结构的配置的半导体器件及其制造方法。半导体器件包括分别设置在第一纳米结构化沟道区域和第二纳米结构化沟道区域上的第一栅极结构和第二栅极结构。第一栅极结构包括设置在第一纳米结构化沟道区域上的nWFM层、设置在nWFM层上的阻挡层、设置在阻挡层上的第一pWFM层、以及设置在第一pWFM层上的第一栅极填充层。第一栅极填充层的侧壁与阻挡层物理接触。第二栅极结构包括设置在第二纳米结构化沟道区域上的栅极介电层、设置在栅极介电层上的第二pWFM层、以及设置在第二pWFM层上的第二栅极填充层。第二栅极填充层的侧壁与栅极介电层物理接触。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种缩小已经增加了半导体制造工艺的复杂性。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：衬底；第一鳍结构和第二鳍结构，设置在所述衬底上；第一纳米结构化沟道区域和第二纳米结构化沟道区域，分别设置在所述第一鳍结构和所述第二鳍结构上；以及第一栅极结构和第二栅极结构，分别设置在所述第一纳米结构化沟道区域和所述第二纳米结构化沟道区域上，其中，所述第一栅极结构包括设置在所述第一纳米结构化沟道区域上的n型功函金属(nWFM)层、设置在所述n型功函金属层上的阻挡层、设置在所述阻挡层上的第一p型功函金属(pWFM)层、以及设置在所述第一p型功函金属层上的第一栅极填充层，其中，所述第一栅极填充层的侧壁与所述阻挡层物理接触，以及其中，所述第二栅极结构包括设置在所述第二纳米结构化沟道区域上的栅极介电层、设置在所述栅极介电层上的第二p型功函金属层以及设置在所述第二p型功函金属层上的第二栅极填充层，其中，所述第二栅极填充层的侧壁与所述栅极介电层物理接触。
本申请的另一些实施例提供了一种半导体器件，包括：衬底；鳍结构，设置在所述衬底上；纳米结构化沟道区域，设置在所述鳍结构上；以及栅极结构，设置在所述纳米结构化沟道区域上，其中，所述栅极结构包括设置在所述纳米结构化沟道区域上的栅极介电层、设置在所述栅极介电层上的第一粘合层、设置在所述第一粘合层上的第一栅极填充层、设置在所述第一栅极填充层上的第二粘合层、以及设置在所述第二粘合层上的第二栅极填充层，以及其中，所述第一栅极填充层的体积面积大于所述第二栅极填充层的体积面积。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在鳍结构上形成纳米结构化沟道区域；形成围绕所述纳米结构化沟道区域的栅极开口；在所述栅极开口内沉积n型功函金属(nWFM)层；在所述n型功函金属层上方沉积p型功函金属(pWFM)层；对所述p型功函金属层的一部分执行等离子体处理；去除所述p型功函金属层的所述部分；以及在所述栅极开口内沉积栅极金属填充层。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本发明的各方面。
图1A示出了根据一些实施例的半导体器件的等距视图。
图1B-图1S示出了根据一些实施例的具有不同栅极结构配置的半导体器件的截面图。
图2是根据一些实施例的用于制造具有不同栅极结构配置的半导体器件的方法的流程图。
图3A-图26B示出了根据一些实施例的在其制造工艺的各个阶段具有不同栅极结构配置的半导体器件的截面图。
图27示出了根据一些实施例的用于实现本发明的各个实施例的计算机系统的框图。
现在将参考附图描述说明性实施例。在附图中，相同的附图标记通常表示相同的、功能上类似的和/或结构上类似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，用于在第二部件上方形成第一部件的工艺可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件被形成为与第二部件直接接触。另外，本发明可以在各个示例中重复附图标记和/或字母。该重复本身并不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了在附图中描述的方位之外，空间相对术语还意图涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
应注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用表示所描述的实施例可以包括特定的部件、结构或特性，但是每个实施例可以不必包括特定部件、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其它实施例来实现这种部件、结构或特性都在本领域技术人员的认知范围内。
应当理解，本文的词组或术语是出于描述的目的而不是限制，相关领域的技术人员将根据本文的教导来理解本说明书的术语或词组。
在一些实施例中，术语“约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％之内变化(例如，±1％、±2％、±3％、±4％、±5％的值)。这些值仅是示例，并不旨在进行限制。术语“约”和“基本上”可以指相关领域的技术人员根据本文的教导理解的值的百分比。
本文公开的鳍结构可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化鳍结构，该光刻工艺包括双重图案化工艺或多重图案化工艺。双重图案化工艺或多重图案化工艺可以结合光刻和自对准工艺，从而允许创建间距例如小于使用单个直接光刻工艺所能获得的间距的图案。例如，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔物来图案化鳍结构。
导通场效应晶体管(FET)所需的栅极电压(阈值电压(Vt))取决于FET沟道区域的半导体材料和/或FET栅极结构的有效功函数(EWF)值。例如，对于n型FET(NFET)，减小NFET栅极结构的一个或多个EWF值与NFET沟道区域的材料(例如，Si为4.1eV，SiGe为3.8eV)的导电带能量之间的差异可以降低NFET阈值电压。对于p型FET(PFET)，减小PFET栅极结构的一个或多个EWF值与PFET沟道区域的材料(例如，Si为5.2eV或SiGe为4.8eV)的价带能量之间的差异可以降低PFET阈值电压。FET栅极结构的EWF值可以取决于FET栅极结构的每一层的厚度和/或材料组成。因此，可以通过调整FET栅极结构的厚度和/或材料组成来制造阈值电压不同的FET。
由于对低功率便携式器件的需求不断增长，对具有低阈值电压(诸如低于100mV的阈值电压(也称为“超低阈值电压”))的FET的需求也不断增加。在FET中实现这种超低阈值电压的方法可以是在FET栅极结构中使用厚度大于约4nm(例如，约5nm至约10nm)的一个或多个功函金属(WFM)层。然而，增加一个或多个WFM层的厚度会减小FET栅极结构的栅极金属填充层的体积面积，并且因此增加了FET栅极电阻。
本发明提供了具有FET(例如，finFET或GAA FET)的示例多阈值电压(multi-Vt)器件，该FET具有不同栅极结构配置，不同栅极结构配置提供彼此不同的超低阈值电压而不增加栅极电阻。本发明还提供了在同一衬底上形成这种FET的示例方法。示例方法在同一衬底上形成具有不同EWF值并因此具有不同和/或超低阈值电压的不同导电类型的FET。与在相同衬底上形成具有类似栅极结构尺寸和阈值电压的FET的其它方法相比，这些示例方法在制造具有超低阈值电压的FET中的可靠栅极结构方面更具成本效益(例如，成本降低约20％至约30％)和时间效益(例如，时间缩短约15％至约20％)。另外，与形成具有类似栅极结构尺寸和阈值电压的FET的其它方法相比，这些示例方法可以形成具有更小尺寸(例如，较小的栅极长度)的FET栅极结构而不增加栅极电阻。例如，使用这些示例方法，与使用其它方法以类似的栅极结构尺寸和阈值电压形成的栅极结构的栅极电阻相比，可以将栅极电阻降低约50％至约75％。
在一些实施例中，具有不同栅极结构配置的NFET和PFET可以选择性地形成在同一衬底上。为了实现具有超低阈值电压的NFET和PFET，NFET可以包括Al基n型WFM(nWFM)层，并且PFET可以包括基本上无Al(例如，没有Al)p型WFM(pWFM)层。WFM层可以与NFET和PFET的栅极介电层物理接触。在一些实施例中，nWFM层可以包括Al基钛(Ti)或钽(Ta)合金，并且pWFM层可以包括基本上无Al(例如，没有Al)Ti或Ta氮化物或合金。在一些实施例中，pWFM层可以用作PFET的WFM层，并且还可以用作NFET和PFET的粘合层以减少栅极结构中的层数，并且因此增加了在粘合层上形成的栅极金属填充层的体积面积。在一些实施例中，可以通过从随后在其中形成栅极金属填充层的栅极开口的侧壁去除pWFM层来进一步增加栅极金属填充层的体积面积。因此，在NFET和PFET栅极开口的底部的pWFM层的选择性形成可以形成具有超低阈值电压的栅极结构而不增加栅极电阻。
根据各个实施例，参考图1A-图1S描述了具有NFET 102N1-102N4和PFET 102P1-102P4的半导体器件100。图1A示出了根据一些实施例的半导体器件100的等距视图。半导体器件100可以具有如图1B-图1S所示的不同的截面图。图1B-图1S中的横截面图示出了具有附加结构的半导体器件100，为了简明起见，该附加结构在图1A中未示出。图1B、图1F、图1J、图1L、图1P和图1R示出了根据各个实施例的沿着图1A的线A-A的不同截面图。图1C、图1G、图1K、图1M、图1Q和图1S示出了根据各个实施例的沿着图1A的线B-B的不同截面图。图1D、图1H和图1N示出了根据各个实施例的沿着图1A的线C-C的不同截面图。图1E、图1I和图1O示出了根据各个实施例的沿着图1A的线D-D的不同截面图。除非另有说明，否则对图1A-图1S中具有相同注释的NFET 102N1和PFET102P1的元件的讨论彼此适用。除非另有说明，否则对NFET102N1的讨论适用于NFET 102N2-102N4，对PFET 102P1的讨论适用于102P2-102P4。
半导体器件100可以形成在衬底106上。衬底106可以是半导体材料，诸如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构及其组合，或其它合适的材料。此外，衬底106可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
半导体器件100还可以包括隔离结构104、蚀刻停止层(ESL)116、层间介电(ILD)层118和浅沟槽隔离(STI)区域119。隔离结构104可以使NFET 102N1-102N4和PFET 102P1-102P4彼此电隔离。ESL 116可以配置为保护栅极结构112N-112P和/或外延源极/漏极(S/D)区域110N-110P。在一些实施例中，隔离结构104和ESL 116可以包括绝缘材料，诸如氧化硅(SiO2)、氮化硅(SiN)、碳氮化硅(SiCN)、氮碳氧化硅(SiOCN)以及氧化硅锗或其它合适的绝缘材料。ILD层118可以设置在ESL 116上并且可以包括介电材料。
参考图1A-图1E，在一些实施例中，NFET 102N1和PFET 102P1可以包括：(i)鳍结构108N和108P，(ii)纳米结构化沟道区域120N和122P的堆叠，设置在各自的鳍结构108N和108P上，(iii)栅极结构112N和112P，设置在各自的纳米结构化沟道区域120N和122P上并缠绕在其上，(iv)外延S/D区域110N和110P，设置在各自的鳍结构108N和108P的与各自的纳米结构化沟道区域120N和122P相邻的部分上，(v)S/D接触结构140，设置在外延S/D区域110N和110P上。如本文所使用的，术语“纳米结构化”将结构、层和/或区域定义为具有小于例如100nm的水平尺寸(例如，沿着X轴和/或Y轴)和/或垂直尺寸(例如，沿着Z轴)。在一些实施例中，NFET 102N1和PFET 102P1可以是finFET，并且具有代替纳米结构化沟道区域120N和122P的鳍区域(未示出)。这种finFET102N1-102P1可以具有设置在鳍区域上的栅极结构112N-112P。
鳍结构108N-108P可以由衬底106形成并且可以沿着X轴延伸。纳米结构化沟道区域120N和122P可以包括与衬底106相似或不同的半导体材料，并且可以包括彼此类似或不同的半导体材料。在一些实施例中，纳米结构化沟道区域120N可以包括Si、砷化硅(SiAs)、磷化硅(SiP)、碳化硅(SiC)、磷化碳硅(SiCP)或其它合适的半导体材料。纳米结构化沟道区域122P可以包括SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)、III-V族半导体化合物或其它合适的半导体材料。尽管示出了纳米结构化沟道区域120N和122P的矩形截面图，但是纳米结构化沟道区域120N和122P可以具有其它几何形状(例如，圆形、椭圆形、三角形或多边形)的截面图。
外延S/D区域110N-110P可以在各自的鳍结构108N-108P上生长，并且可以包括彼此类似或不同的外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同或不同的材料。外延S/D区域110N和110P可以分别是n型和p型。如本文所使用的，术语“p型”将结构、层和/或区域定义为掺杂有p型掺杂剂，诸如硼。如本文所使用的，术语“n型”将结构、层和/或区域定义为掺杂有n型掺杂剂，诸如磷。在一些实施例中，S/D区域110N可以包括SiAs、SiC或SiCP，并且S/D区域110P可以包括SiGe、SiGeB、GeB、SiGeSnB、III-V族半导体化合物、其组合或任何其它合适的半导体材料。
在一些实施例中，外延S/D区域110N和110P上的S/D接触结构140中的每个可以包括(i)硅化物层140A和(ii)设置在硅化物层140A上的接触塞140B。在一些实施例中，硅化物层140A可以包括硅化镍(NiSi)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钴(CoSi2)或其它合适的金属硅化物。在一些实施例中，接触塞140B可以包括导电材料，诸如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、铜(Cu)、锆(Zr)、锡(Sn)、银(Ag)、金(Au)、锌(Zn)、镉(Cd)及其组合，或其它合适的导电材料。
参考图1B-图1E，栅极结构112N-112P可以是多层结构并且可以分别围绕纳米结构化沟道区域120N-120P，对于该纳米结构化沟道区域120N-120P，栅极结构112N-112P可以称为“全环栅(GAA)结构”或“水平全环栅(HGAA)结构”。NFET 102N1和PFET 102P1可以称为“GAA FET 102N1和GAA FET 102P1”或“GAA NFET 102N1和GAA PFET102P1”。可以通过内部间隔物113将围绕纳米结构化沟道区域120N-122P的栅极结构112N-112P的栅极部分112N1-112P1与相邻的S/D区域110N-110P电隔离。设置在纳米结构化沟道区域120N-122P的堆叠上的栅极结构112N-112P的栅极部分112N2-112P2可以通过栅极间隔物114与相邻的S/D区域110N-110P电隔离。内部间隔物113和栅极间隔物114可以包括绝缘材料，诸如SiO2、SiN、SiCN和SiOCN或其它合适的绝缘材料。
在一些实施例中，栅极结构112N-112P的栅极长度GL彼此基本相等。栅极结构112N-112P可以包括：(i)界面氧化物(IO)层127、(ii)高k(HK)栅极介电层128、(iii)粘合层136N-136P和(iv)栅极金属填充层138N-138P。栅极结构112N可以进一步包括(i)nWFM层130、(ii)粘附层132和(iii)氧阻挡层134。虽然图1B-图1E示出了栅极结构112N的全部层被包裹在纳米结构化沟道区域120N周围，但是纳米结构化沟道区域120N可以被至少IO层127和HK栅极介电层128包裹以填充相邻的纳米结构化沟道区域120N之间的空间。因此，可以在NFET 102N1的操作期间将纳米结构化沟道区域120N彼此电隔离以防止栅极结构112N与S/D区域110N之间的短路。类似地，纳米结构化沟道区域122P可以至少被IO层127和HK栅极介电层128P包裹，以彼此电隔离纳米结构化沟道区域122P，以防止在PFET 102P1的操作期间栅极结构112P和S/D区域110P之间的短路。
IO层127可以设置在纳米结构化沟道区域120N-122P上。在一些实施例中，IO层127可以包括SiO2、氧化硅锗(SiGeOx)、氧化锗(GeOx)或其它合适的氧化物材料。HK栅极介电层128可以设置在IO层127上，并且可以包括：(i)高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、锆铪氧化物(HfZrO)、氧化钽(Ta2Of3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)和硅酸锆(ZrSiO2)，以及(ii)高k介电材料，具有以下项的氧化物：锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)，(iii)其组合，或(iv)其它合适的高k介电材料。如本文所使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指介电常数大于SiO2的介电常数(例如，大于3.9)。
在一些实施例中，nWFM层130可以选择性地形成在NFET 102N1的HK栅极介电层128上，并且可以包括功函数值比纳米结构化沟道区域120N的材料的价带能量更接近导电带能量的金属材料。例如，nWFM层130可以包括功函数值小于4.5eV(例如，约3.5eV至约4.4eV)的Al基或掺铝金属材料，该材料可以比Si基或SiGe基纳米结构化沟道区域120N的价带能量(例如，Si为4.1eV或SiGe为3.8eV)更接近导电带能量(例如，Si为5.2eV或SiGe为4.8eV)。在一些实施例中，nWFM层130可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、掺铝Ti、掺铝TiN、掺铝Ta、掺铝TaN、其组合或其它合适的Al基材料。在一些实施例中，nWFM层130可以包括范围约1nm至约3nm的厚度。在该范围内的厚度可以允许nWFM层130围绕纳米结构化沟道区域120N缠绕，以用于NFET 102N1的超低阈值电压而不受相邻纳米结构化沟道区域120N之间的间距的约束。
粘附层132可以选择性地形成在nWFM层130上，并且可以在nWFM层130与氧阻挡层134之间提供粘附，并且还可以在上方的层(例如，粘合层136N或栅极金属填充层)的处理期间防止nWFM层130或栅极金属填充层138N的氧化)。在一些实施例中，粘附层132可以包括金属氮化物，诸如TiN、TaN和TiSiN。类似于粘附层132，氧阻挡层134还可以在上方的层的处理期间防止nWFM层130的氧化。防止了nWFM层130被氧化，因为氧化的nWFM层130(例如，基于氧化铝的层)可以具有比Si基或SiGe基纳米结构化沟道区域120N的导电带边缘能量(例如，Si为4.1eV或SiGe为3.8eV)更接近价带边缘能量(例如，Si为5.2eV或SiGe为4.8eV)的功函数值，并且因此增加了NFET 102N1的阈值电压。
氧阻挡层134可以选择性地形成在粘附层132上，并且可以包括Si、Ge、Ti、Al、Hf、Ta、Ni、Co、其组合或其它合适的材料。在一些实施例中，氧阻挡层134可以包括双层(未示出)，该双层具有设置在粘附层132上的底层和设置在底层上的顶层。底层可以包括Si、Ge、Ti、Al、Hf、Ta、Ni、Co、其组合或其它合适的材料，并且顶层可以包括底层的材料的氧化物，诸如氧化硅(SiOx)、氧化锗(GeOx)、氧化钛(TiOx)、氧化铝(AlOx)、氧化铪(HfOx)、氧化钽(TaOx)、氧化镍(NiOx)、氧化钴(CoOx)、其组合或其它合适的材料。在一些实施例中，粘附层132和氧阻挡层134可以包括在约1nm至约2nm范围内的厚度。小于1nm的厚度范围的粘附层132和/或氧阻挡层134可能无法充分防止nWFM层130氧化。另一方面，如果厚度大于2nm，则栅极金属填充层138N的体积面积减小，并且因此增大了栅极结构112N的栅极电阻。
参考图1B-图1E，粘合层136N-136P可以用类似材料基本上同时形成在PFET 102P1的氧阻挡层130和HK栅极介电层128上，其中粘合层表面136Na-136Pa基本上与粘合层部分136Ns-136Ps(在图1D-图1E的截面图中可见；在图1B-图1C的截面图中不可见)的表面136Nb-136Pb沿着栅极结构112N-112P的侧壁共面。粘合层136N的顶面136Na-136Nb与HK栅极介电层128、nWFM层130、粘附层132、氧阻挡层134和栅极金属填充层138N的顶面不共面。类似地，粘合层136的顶面136Pa-136Pb与HK栅极介电层128的顶面不共面。
表面136Nb-136Pb可以不在表面136Na-136Pa之上延伸，以促进栅极金属填充层138N-138P在栅极部分112N1-112P1中的表面136Na-136Pa之上的栅极区域内的自下而上沉积。粘合层136N-136P可以包括栅极金属填充层138N-138P的沉积选择性高于PFET 102P1的氧阻挡层134和HK栅极介电层128的沉积选择性的材料。如本文所使用的，术语“沉积选择性”是指在相同沉积条件下在两种不同材料或表面上的沉积速率的比率。PFET102P1的氧阻挡层134和HK栅极介电层128的材料的较低沉积选择性抑制了栅极部分112N1-112P1中的表面136Na-136Pa上方的栅极区域内的栅极金属填充层138N-138P的共形沉积。栅极金属填充层138N-138P的自下而上沉积可以防止在表面136Na-136Pa上方的栅极区域内形成空隙和/或接缝。
除了为栅极金属填充层138N-138P提供更高的沉积选择性之外，粘合层136P还可以用作PFET 102P1的pWFM层。为了实现PFET 102P1的超低阈值电压以及栅极金属填充层138N-138P的更高的沉积选择性，粘合层136N-136P可以包括功函数值比纳米结构化沟道区域122P的材料的导电带边缘能量更接近价带边缘能量的金属材料。例如，粘合层136N-136P可以包括功函数值等于或大于4.5eV(例如，约4.5eV至约5.5eV)的基本上无Al的(例如，没有Al)金属材料，该材料可以比Si基或SiGe基纳米结构化沟道区域122P的导电带边能量(例如，Si为4.1eV或SiGe为3.8eV)更接近价带边缘能量(例如，Si为5.2eV或SiGe为4.8eV)。在一些实施例中，粘合层136N-136P可以包括基本上无Al的(例如，没有Al)(i)Ti基氮化物或合金，诸如TiN、TiSiN、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、钛铬(Ti-Cr)合金、钛钴(Ti-Co)合金、钛钼(Ti-Mo)合金或钛镍(Ti-Ni)合金；(ii)Ta基氮化物或合金，诸如TaN、TaSiN、Ta-Au合金、Ta-Cu合金、Ta-W合金、钽铂(Ta-Pt)合金、Ta-Mo合金、Ta-Ti合金或Ta-Ni合金；(iv)金属氮化物，例如氮化钼(MoN)和氮化钨(WN)；(iii)其组合；(iv)或其它合适的无Al金属材料。
因此，将粘合层136N-136P用作pWFM层和自下而上的沉积促进层减少了栅极结构112P内的层数，并且因此增加了表面136Pa之上的栅极区域内的栅极金属填充层138P的体积面积。通过在表面136Na-136Pa上方的栅极区域内沿着栅极结构112N-112P的侧壁不具有粘合层部分，还增加了栅极金属填充层138N-138P的体积面积。在一些实施例中，粘合层136N-136P可以包括范围约2nm至约4nm的厚度。小于2nm的厚度范围的粘合层136N-136P可能无法充分用作pWFM层和自下而上的沉积促进层。另一方面，如果厚度大于4nm，则用于栅极金属填充层138N-138P的体积面积减小，并且因此增加了栅极结构112N-112P的栅极电阻。
在一些实施例中，栅极金属填充层138N-138P可以包括合适的导电材料，诸如钨(W)、钛(Ti)、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、铝(Al)、铱(Ir)、镍(Ni)及其组合或其它合适的导电材料。在一些实施例中，栅极金属填充层138N-138P可以包括基本上无氟的金属层(例如，无氟W)。基本上无氟的金属层可以包括小于约5原子百分比的离子、原子和/或分子形式的氟污染物。在一些实施例中，纳米结构化沟道区域120N之间的栅极金属填充层138N的部分和纳米结构化沟道区域122P之间的栅极金属填充层138P的部分可以具有接缝142，如图1D-图1E所示(为简明起见，在图1B-图1C中未示出)。在一些实施例中，接缝142可以由于在栅极部分112N2-112P2中的表面136Na-136Pa下方的栅极区域内的栅极金属填充层138N-138P的共形沉积而形成。栅极金属填充层138N-138P在表面136Na-136Pa下方的栅极区域内的共形沉积可能是由于沿着栅极结构112N-112P的侧壁存在粘合层部分136Ns-136Ps，如图1D-图1E所示。
在一些实施例中，表面136Na-136Pa之上的栅极金属填充层138N-138P的部分可具有在约15nm至约30nm范围内的相应的高度H1-H2。高度H1-H2的其它合适的尺寸在本发明的范围内。在一些实施例中，高度H2可以大于高度H1，并且高度H2和H1之间的比率(即，H2：H1)可以在约1.1至约2的范围内。栅极金属填充层138N在表面136Na之上的部分可具有沿X轴的宽度W1和沿Y轴的宽度W3。栅极金属填充层138P在表面136Pa之上的部分可具有沿X轴的宽度W2和沿Y轴的宽度W4。在一些实施例中，宽度W2大于宽度W1，并且宽度W4大于宽度W3，这是由于与栅极结构112N中在栅极金属填充层138N下方的层数相比，栅极结构112P中在栅极金属填充层138P下方的层数较少。
参考图1F-图1I，在一些实施例中，代替栅极金属填充层138N(图1B和图1D)，栅极结构112N可以具有通过粘合层137N彼此分开的双重栅极金属填充层144N和146N。栅极金属填充层138N的讨论适用于栅极金属填充层144N，除非另有说明。在一些实施例中，栅极金属填充层146N可以包括与栅极金属填充层144N类似或不同的材料。栅极金属填充层146N可以包括合适的导电材料，诸如钨(W)、钛(Ti)、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、铝(Al)、铱(Ir)、镍(Ni)及其组合，或其它合适的导电材料。在一些实施例中，栅极金属填充层146N可以不包括无氟W，并且栅极金属填充层146N中的氟浓度可以大于栅极金属填充层144N中的氟浓度。
类似地，在一些实施例中，代替栅极金属填充层138P(图1C和图1E)，栅极结构112P可以具有通过粘合层137P彼此分开的双重栅极金属填充层144P和146P。栅极金属填充层138P的讨论适用于栅极金属填充层144P，除非另有说明。在一些实施例中，栅极金属填充层146P可以包括与栅极金属填充层144P类似或不同的材料。栅极金属填充层146P可以包括合适的导电材料，诸如钨(W)、钛(Ti)、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、铝(Al)、铱(Ir)、镍(Ni)及其组合，或其它合适的导电材料。在一些实施例中，栅极金属填充层146P可以不包括无氟W，并且栅极金属填充层146P中的氟浓度可以大于栅极金属填充层144P中的氟浓度。
在一些实施例中，栅极金属填充层144N-144P以自下而上的沉积工艺(例如，原子层沉积(ALD)工艺)形成，其沉积速率比以共形沉积工艺(例如，化学气相沉积(CVD)工艺)形成栅极金属填充层146N-146P的沉积速率低。双重栅极金属填充层144N-146N和144P-146P以不同的沉积速率形成，以降低制造成本。
在一些实施例中，栅极金属填充层144N-146N可以具有高度H3-H4，其中，H3大于H4，并且表面136N上方的栅极区域可以具有高度H1。在一些实施例中，高度H3-H4之间的比率(即，H3：H4)可以在约2至约3的范围内。在一些实施例中，高度H3可为高度H1的约75％至约90％，并且高度H4可为高度H1的约10％至约25％。在一些实施例中，栅极金属填充层144P-146P可以具有高度H5-H6，其中，H5等于或大于H6，并且表面136P上方的栅极区域可以具有高度H2。在一些实施例中，高度H5-H6之间的比率(即，H5：H6)可以在约1至约2的范围内。在一些实施例中，高度H5可为高度H2的约50％至约75％，并且高度H6可为高度H2的约25％至约50％。在一些实施例中，高度H3-H4分别小于高度H5-H6。在H1-H6的相对尺寸的这些范围内，可以减小栅极结构112N-112P的栅极电阻和制造成本。另一方面，在H1-H6的相对尺寸的这些范围之外，栅极结构112N-112P的栅极电阻和/或制造成本增加。
在一些实施例中，粘合层137N-137P可以分别与栅极金属填充层138N-138P上的类似材料基本上同时形成。粘合层137N-137P可以促进栅极金属填充层146N-146P的共形沉积。在一些实施例中，粘合层137N-137P可以包括与粘合层136N-136P类似或不同的材料。在一些实施例中，粘合层137N-137P可以基本上包括TiN、TiSiN、TaN、TaSiN、MoN、WN、其组合或其它合适的导电材料。在一些实施例中，粘合层137N-137P可以包括范围约2nm至约4nm的厚度。小于2nm的厚度范围的粘合层137N-137P可能不能充分地起到共形沉积促进层的作用。另一方面，如果厚度大于4nm，则栅极金属填充层146N-146P的体积面积减小，并且因此增加了栅极结构112N-112P的栅极电阻。
参考图1J-图1K，在一些实施例中，半导体器件100可以具有类似于参考图1B和图1D讨论的具有栅极结构112N的NFET 102P1，并且可以具有类似于参考图1G和图1I讨论的具有栅极结构112P的PFET 102P1。在一些实施例中，为了降低制造成本，在PFET 102P1中而非在NFET 102N1中形成双重栅极金属填充层144P-146P。由于以更快的沉积速率形成栅极金属填充层146P，因此可以更快地填充表面136Pa上方的栅极区域的体积面积，该面积大于表面136Na上方的栅极区域的体积面积。因此，可以减少用于形成栅极结构112P的处理时间和制造成本。
在一些实施例中，参考图1B-图1E描述的栅极结构112N-112P可以可以形成栅极长度GL小于36nm的栅极结构112N-112P。在一些实施例中，参考图1F-图1I描述的栅极结构112N-112P可以形成为栅极长度GL大于36nm(例如，栅极长度GL在约37nm和150nm之间)的栅极结构112N-112P。
参考IL-图1O，在一些实施例中，代替图1B-图1E所示的粘合层136N-136P的结构，粘合层136N-136P可以具有图1L-图1O所示的结构。在一些实施例中，粘合层136N-136P可具有延伸部分136Nx-136Px，延伸部分136Nx-136Px分别在表面136Na-136Pa之上延伸距离D1-D2。由于在粘合层136N-136P的蚀刻工艺期间的部分蚀刻，可以形成延伸部分136Nx-136Px，这将在下面进一步详细描述。在一些实施例中，距离D1可以等于或大于距离D2。在一些实施例中，距离D1可以为高度H1的约20％至约30％，并且距离D2可以为高度H2的约15％至约25％。在一些实施例中，由于在形成粘合层136N-136P中使用的蚀刻工艺，延伸部分136Nx-136Px可以与各自的表面136Na-136Nb形成角度A-B，并且角度A可以大于角度B。
参考图1P-图1Q，在一些实施例中，粘合层136N可以形成有延伸部分136Nx，并且粘合层136P可以形成为没有延伸部分136Px。粘合层136N-136P的结构差异可能是由于与去除延伸部分136Px相比去除延伸部分136Nx的挑战，因为表面136Na上方的体积面积小于表面136Pa上方的体积面积。
参考图1R-图1S，在一些实施例中，粘合层136N可以形成为没有延伸部分136Nx，并且粘合层136P可以形成为具有延伸部分136Px。当不同时形成粘合层136N-136P时，可以形成粘合层136N-136P的这种结构。
图2是根据一些实施例的用于制造半导体器件100的NFET 102N1和PFET 102P1的示例方法200的流程图。为了说明的目的，将参考用于制造如图3A-图26B所示的NFET 102N1和PFET 102P1的示例制造工艺来描述图2所示的操作。图3A-图26B是根据各个实施例的在各个制造阶段的沿着半导体器件100的线A-A和B-B的NFET 102N1和PFET 102P1的截面图。根据特定的应用程序，操作可以以不同的顺序执行或不执行。应当注意，方法200可能不会产生完整的NFET 102N1和PFET 102P1。因此，应当理解，可以在方法200之前、之中和之后提供附加的关于，并且这里仅可以简要地描述一些其它工艺。上面描述了图3A-图26B中的元件，其具有与图1A-图1S中的元件相同的注释。
在操作205中，在NFET和PFET的鳍结构上形成超晶格结构，并且在超晶格结构上形成多晶硅结构。例如，如图3A-图3B所示，多晶硅结构312N-312P形成在各自的超晶格结构119N-119P上，超晶格结构119N-119P外延形成在各自的鳍结构108N-108P上。超晶格结构119N可以包括以交替配置布置的纳米结构化层120N-122N。类似地，超晶格结构119P可以包括以交替配置布置的纳米结构化层120P-122P。在一些实施例中，纳米结构化层120N-120P包括彼此类似的材料，并且纳米结构化层122N-122P包括彼此相似的材料。在一些实施例中，纳米结构化层120N-120P可以包括不具有任何大量的Ge的Si(例如，没有Ge)，并且纳米结构化层122N-122P可以包括SiGe。在随后的处理期间，可以在栅极替换工艺中替换多晶硅结构312和纳米结构化层120P和122N，以形成栅极结构112N-112P。
参考图2，在操作210中，在各自的NFET和PFET的鳍结构上形成n型和p型S/D区域。例如，如参考图4A-图5B所述，n型和p型S/D区域110N-110P形成在各自的鳍结构108N和108P上。n型和p型S/D区域110N-110P的选择性形成可以包括以下顺序的操作：(i)在鳍结构108N-108P的不在多晶硅结构312下方的部分上形成穿过超晶格结构119N-119P的S/D开口410，如图4A-图4B所示，和(ii)在S/D开口410内外延生长n型和p型半导体材料，如图5A-图5B所示。在一些实施例中，内部间隔物113可以在外延S/D区域110N-110P的形成工艺的操作(i)和(ii)之间形成，如图5A-图5B所示。如图5A-图5B所示，内部间隔物113可以在形成S/D开口410之后形成。在形成S/D区域110N-110P之后，可以在S/D区域110N-110P上形成ESL116和ILD层118，以形成图5A-图5B的结构。
参考图2，在操作215中，栅极开口形成在超晶格结构上和超晶格结构内。例如，如图6A-图6B所示，栅极开口412N-412P可以形成在超晶格结构119N-119P上和超晶格结构119N-119P内。栅极开口412N的形成可以包括以下顺序的操作：(i)在图5B的结构上形成掩模层(未示出)，(ii)从图5A的结构蚀刻多晶硅结构312N，(iii)从图5A的结构蚀刻纳米结构化层122N，以及(iv)从图5B的结构中去除掩模层。栅极开口412P的形成可以包括以下顺序的操作：(i)在图6A的结构上形成掩模层(未示出)，(ii)从图5B的结构蚀刻多晶硅结构312P，(iii)从图5B的结构蚀刻纳米结构化层120P，以及(iv)从图6A的结构中去除掩模层。
参考图2，在操作220-235中，全环栅(GAA)结构在栅极开口中形成。例如，基于操作220-235，可以围绕纳米结构化沟道区域120N-122P形成栅极结构112N-112P，如参考图7A-图26B所描述的。
参考图2，在操作220中，在栅极开口内沉积并退火界面氧化物层和HK栅极介电层。例如，如参考图7A-图9B所述，可以在图6A-图6B的栅极开口412N-412P内沉积并退火IO层127和HK栅极介电层128。IO层127可以形成在各自的栅极开口412N-412P内的纳米结构化沟道区域120N-122P的暴露表面上。在一些实施例中，可以通过将纳米结构化沟道区域120N-122P暴露于氧化环境来形成IO层127。氧化环境可以包括以下的组合：臭氧(O3)；氢氧化氨、过氧化氢和水的混合物(“SC1溶液”)；和/或盐酸、过氧化氢、水的混合物(“SC2溶液”)。
HK栅极介电层128的沉积可以包括在形成IO层127之后，在栅极开口412N-412P内沉积HK栅极介电材料，如图7A-图7B所示。在一些实施例中，HK栅极介电层128可以在约250℃至约350℃的温度范围内使用氯化铪(HfCl4)作为前体，利用ALD工艺来形成。其它温度范围也在本发明的范围内。
HK栅极介电层128的形成之后可以进行三阶段退火工艺，以改善IO层127和/或HK栅极介电层128的电特性和/或可靠性。第一阶段退火工艺可以包括以下顺序的操作：(i)在HK介电层128上沉积氮化物覆盖层750，如图7A-图7B所示；(ii)在氮化物覆盖层750上原位沉积Si覆盖层752，如图7A-图7B所示；以及(iii)对图7A-图7B的结构执行第一尖峰退火工艺。
在一些实施例中，在第一尖峰退火工艺之后，可以在IO层127与HK栅极介电层128之间的界面处形成具有氧化硅铪(HfSiOx)的界面层(未示出)。在一些实施例中，氮化物覆盖层750可以包括TiSiN或TiN，并且可以在约400℃至约500℃的温度范围内使用四氯化钛(TiCl4)、硅烷(SiH4)和/或氨(NH3)作为前体，利用ALD或CVD工艺来沉积。其它温度范围也在本发明的范围内。氮化物覆盖层750可以具有在约1nm至约3nm的范围内或其它合适的尺的厚度，并且可以在随后的第一尖峰退火工艺和/或第二尖峰退火工艺(如下所述)期间与HK栅极介电层128反应以在HK栅极介电层128上形成阻挡层(未示出)。在一些实施例中，阻挡层可以包括厚度范围为约1nm至约3nm或其它合适尺寸的硅酸铪钛(HfTiSiOx)或氧化铪钛(HfTiOx)。阻挡层可以防止在后续处理期间元素(例如，金属和氧)从上方的覆层扩散到IO层127和/或HK栅极介电层128中。在一些实施例中，在第二阶段退火工艺之后，在去除氮化物覆盖层750期间，阻挡层还可以用作蚀刻停止层。
Si覆盖层752的原位沉积可以包括ALD、CVD或PVD工艺。在一些实施例中，Si覆盖层752的原位沉积可以包括在约400℃至约500℃的温度下用TiCl4和SiH4气体的浸泡工艺。其它温度范围也在本发明的范围内。浸泡工艺可以包括使TiCl4气体在氮化物覆盖层750的表面上流过约80秒至约100秒的时间段，然后使SiH4气体在该表面上流过约100秒至约200秒的时间段。在一些实施例中，Si覆盖层752可以包括Si或其化合物和/或可包括非晶或多晶Si。Si覆盖层752可以防止IO层127和/或HK栅极介电层128的氧化，并且因此，可以防止IO层127和/或HK栅极介电层128在随后的退火工艺和/或异位工艺中的额外生长。
第一尖峰退火工艺可以包括在氮环境中在范围为约800℃至约900℃的退火温度下执行范围为约1秒至约5秒的时间段的退火工艺。其它温度和时间段范围也在本发明的范围内。根据一些实施例，第一尖峰退火工艺可以增强IO层127与HK栅极介电层128之间的界面处的化学键，以提高IO层127和/或HK栅极介电层128的可靠性，并且因此提高栅极结构112N-112P的可靠性。
第二阶段退火工艺可以包括以下顺序的操作：(i)在第一尖峰退火工艺之后，在图7A-图7B的结构上异位沉积Si覆盖层854，如图8A-图8B所示，以及(ii)对图8A-图8B的结构执行第二尖峰退火工艺。Si覆盖层854的异位沉积可以包括ALD、CVD或PVD工艺。在一些实施例中，Si覆盖层854的异位沉积可以包括在约350℃至约450℃的温度范围内，通过使用SiH4、乙硅烷(Si2H6)和氢的CVD工艺在Si覆盖层752上沉积硅基层。其它温度范围也在本发明的范围内。Si覆盖层854可以以比Si覆盖层752的厚度大约2倍至约5倍的厚度(例如，约2nm至约5nm)沉积。较厚的Si覆盖层854可以防止在随后的第二尖峰退火工艺期间IO层127和/或HK栅极介电层128的氧化，该第二尖峰退火工艺在高于第一尖峰退火工艺的温度下执行。第二尖峰退火工艺可以在氮环境中在范围为约900℃至约950℃的退火温度下执行约1秒至约10秒的时间段。其它温度和时间段范围也在本发明的范围内。
第三阶段退火工艺可以包括以下顺序的操作：(i)在第二尖峰退火工艺之后，去除氮化物层750、原位Si覆盖层752和异位Si覆盖层854，如图9A-图9B所示，以及(ii)对图9A-图9B的结构执行第三尖峰退火工艺。可以通过使用过氧化氢溶液的湿蚀刻工艺来去除氮化物层750、原位Si覆盖层752和异位Si覆盖层854。第三尖峰退火工艺可以在NH3环境中在范围为约850℃至约950℃的退火温度下执行。其它温度范围也在本发明的范围内。第三尖峰退火工艺可以将氮结合到HK栅极介电层128中以去除诸如来自HK栅极介电层128的氧空位的缺陷，并且因此提高栅极结构112N-112P的可靠性。在一些实施例中，第一尖峰退火工艺和第三尖峰退火工艺的退火温度可以彼此类似或不同。在一些实施例中，第二尖峰退火工艺的退火温度可以高于第一尖峰退火工艺和第三尖峰退火工艺的退火温度。
参考图2，在操作225中，nWFM层、粘附层和阻挡层形成在NFET的栅极开口内。例如，如参考图10A-图11B，nWFM层130、粘附层132和氧阻挡层134选择性地形成在栅极开口412N内。nWFM层130、粘附层132和氧阻挡层134的选择性形成可以包括以下顺序的操作：(i)在第三尖峰退火工艺之后，在栅极开口412N-412P内沉积nWFM层130，如图10A-图10B所示；(ii)在nWFM层130上沉积粘附层132，如图10A-图10B所示；(iii)在粘附层132上沉积氧阻挡层134，如图10A-图10B所示；(iv)在图10A的结构上形成掩模层(未示出)；(v)从栅极开口412P去除沉积的nWFM层130、粘附层132和氧阻挡层134的部分，如图11B所示；以及(vi)从图11A的结构去除掩模层。
nWFM层130的沉积可以包括：在约350℃至约450℃的温度范围内使用四氯化钛(TiCl4)和乙烯铝(TEAl)或氯化钽(TaCl5)和三甲基铝(TMA)作为前体，利用ALD或CVD工艺在HK栅极介电层128上沉积约1nm至约3nm厚的Al基nWFM层。其它温度范围也在本发明的范围内。在一些实施例中，可以在约4个循环至约12个循环的ALD工艺中沉积Al基nWFM层，其中，一个循环可以包括以下的连续周期：(i)第一前体气体(例如，TiCl4或TaCl5)流动；(ii)第一气体吹扫工艺；(iii)第二前体气体(例如TEAl或TMA)气流；以及(iv)第二气体吹扫工艺。
粘附层132的沉积可以包括：在约350℃至约450℃的温度范围内使用TiCl4和NH3作为前体，利用ALD或CVD工艺沉积约1nm至约2nm厚的金属氮化物层。其它温度范围也在本发明的范围内。在一些实施例中，可以在约30个循环至约90个循环的ALD工艺中沉积粘附层132，其中，一个循环可以包括以下的连续周期：(i)第一前体气体(例如，TiCl4)流；(ii)第一气体吹扫工艺；(iii)第二前体气体(例如，NH3)气流；以及(iv)第二气体吹扫工艺。
氧阻挡层134的沉积可以包括：在约400℃至约450℃的温度范围和约3托至约30托的压力范围内使用TiCl4和SiH4，利用ALD或CVD室中的浸泡工艺来沉积约1nm至约2nm厚的氧阻挡层134。其它温度和压力范围也在本发明的范围内。浸泡工艺可以包括使TiCl4气体在粘附层132的表面上流过约80秒至约100秒的时间段，然后使SiH4气体在该表面上流过约100秒到约200秒的时间段。
参考图2，在操作230中，粘合层形成在NFET和PFET的栅极开口内。例如，如参考图12A-图16B所述，粘合层136N-136P形成在栅极开口412N-412P内。粘合层136N-136P的形成可以包括以下顺序的操作：(i)在栅极开口412N-412P内沉积无Al(例如，没有Al)金属层1236，如图12A-图12B所示；(ii)对图12A-图12B的结构执行氧等离子体处理，以氧化部分无Al金属层1236，从而形成金属氧化物层1336，如图13A-图13B所示；以及(iii)从图13A-图13B结构中去除金属氧化物层1336，以形成图14A-图14B的结构。图14A-图14B中形成的粘合层136N-136P的结构已在上面参考图1B-图1E进行了描述。
无Al金属层1236的沉积可以包括：在约400℃至约450℃的温度范围内使用TiCl4或WCl5和NH3作为前体，利用ALD或CVD工艺沉积约2nm至约4nm厚的无Al金属层。其它温度范围也在本发明的范围内。在一些实施例中，可以在约40个循环至约100个循环的ALD工艺中沉积无Al金属层1236，其中，一个循环可以包括以下的连续周期：(i)第一前体气体(例如，TiCl4或WCl5)流；(ii)第一气体吹扫工艺；(iii)第二前体气体(例如，NH3)气流；以及(iv)第二气体吹扫工艺。
氧等离子体处理可包括在处理室中在约160℃至约250℃的温度范围内将图12A-图12B的结构暴露于氧等离子体1256。其它温度范围也在本发明的范围内。氧等离子体1256可以由以约2000标准立方厘米(sccm)至约6000sccm的流速范围内供应的氧气在处理室中产生。可以控制氧等离子体1256的产生，以限制氧等离子体1256在纳米结构化沟道区域120N-122P的堆叠上方的栅极开口412N-412P内的扩散，并防止氧等离子体1256扩散到纳米结构化沟道区域120N之间的栅极开口412N中和进入纳米结构化沟道区域122P之间的栅极开口412P。因此，纳米结构化沟道区域120N-122P之间的栅极开口412N-412P内的金属层1236的部分可以不被氧化并且形成粘合层136N-136P。还可以控制氧等离子体1256的产生，以限制氧等离子体1256在栅极开口412N-412P内的表面136Na-136Pa上方的扩散，从而防止纳米结构化沟道区域120N-122P的堆叠上方的栅极开口412N-412P内的金属层1236的完全氧化。因此，在栅极开口412N-412P的底部的金属层1236的部分可以不被氧化并且形成粘合层136N-136P。
金属氧化物层1336的去除可以包括在约300℃至约500℃的温度范围和约5托至约15托的压力范围内用蚀刻气体氯化钽(TaCl5)或WCl5蚀刻金属氧化物层1336。其它温度和压力范围也在本发明的范围内。在一些实施例中，可以使用原子层蚀刻(ALE)工艺来蚀刻金属氧化物层1336。蚀刻工艺可以包括以下顺序的操作：(i)使用控制系统(未示出)预测用于蚀刻金属氧化物层1336的蚀刻配方；(ii)基于预测的蚀刻配方，使用控制系统调整蚀刻装置(未示出)的工艺参数；(iii)基于调整的工艺参数，使用蚀刻装置蚀刻金属氧化物层1336；(iv)使用测量系统(未示出)测量蚀刻的金属氧化物层1336的厚度；(v)将蚀刻厚度的测量数据发送到控制系统；(vi)用控制系统分析测量数据以确定蚀刻厚度是否等于期望值；以及(vii)如果蚀刻厚度等于期望值，则用控制系统结束蚀刻装置中的蚀刻工艺，或者重复操作(i)-(vi)直到蚀刻厚度等于期望值并且形成图14A-图14B的结构。在一些实施例中，期望值可以是金属氧化物层1336的总厚度。在一些实施例中，蚀刻装置的工艺参数的调整可以包括调整蚀刻持续时间、蚀刻气体流和/或蚀刻温度。
利用控制系统对蚀刻配方的预测可以包括执行计算程序，以(i)分析从利用蚀刻装置在其它结构上执行的先前蚀刻工艺中收集的蚀刻工艺数据，以及(ii)基于所分析的数据，预测用不同蚀刻工艺参数(例如，安瓿瓶寿命、蚀刻室的温度和湿度、蚀刻室内的光吸收或反射、蚀刻室内的压力、载气条件、蚀刻气体供应管长度等)蚀刻金属氧化物层1336的蚀刻工艺特性(例如，蚀刻速率、蚀刻持续时间)。该计算机程序可以包括一个或多个数学运算、模式识别程序、大数据挖掘程序或机器学习程序，诸如用于分析蚀刻工艺数据(例如，安瓿瓶寿命、蚀刻室寿命、有效蚀刻密度、有效蚀刻面积大小、蚀刻气体参数等)并预测蚀刻工艺特性的神经网络算法。类似地，利用控制系统分析测量数据可以包括执行计算程序。
参考图15A-图16B，在一些实施例中，金属层1236沿着栅极开口412N-412P的侧壁的部分可能由于上述氧等离子体1256的扩散控制而没有被完全氧化。因此，可以形成表面136Na-136Pa上方的延伸部分136Nx-136Px，并且在从图15A-图15B的结构去除金属氧化物层之后形成图16A-图16B的结构。图16A-图16B中形成的具有延伸部分136Nx-136Px的粘合层136N-136P的结构在上面参考图1L-图1O进行了描述。
参考图2，在操作235中，将栅极金属填充层沉积在粘合层上。例如，如图17A-图17B所示，栅极金属填充层138N-138P沉积在粘合层136N-136P上。栅极金属填充层138N-138P的沉积可以包括在图14A-图14B的栅极开口412N-412P内沉积无氟金属层(例如，FFW层)。在表面316Na-316Pa上方的栅极开口412N-412P内的无氟金属层的沉积可以是自下而上的沉积工艺，而在纳米结构化沟道区域120N-122P之间的栅极开口412N-412P内的无氟金属层的沉积可以是共形沉积工艺。
无氟金属层的沉积可以包括：在约400℃至约500℃的温度范围内使用WCl5或WCl6和H2作为前体，利用ALD工艺沉积无氟金属层。其它温度范围也在本发明的范围内。在一些实施例中，无氟金属层可以在约160个循环至约320个循环的ALD工艺中沉积，其中，一个循环可以包括以下的连续周期：(i)第一前体气体(例如，WCl5或WCl6)流；(ii)第一气体吹扫工艺；(iii)第二前体气体(例如H2)气流；以及(iv)第二气体吹扫工艺。
在沉积栅极金属填充层138N-138P之后，HK栅极介电层128、nWFM层130、粘附层132、阻挡层134和栅极金属填充层138N-138P可以通过化学机械抛光(CMP)工艺抛光，以使HK栅极介电层128、nWFM层130、粘附层132、阻挡层134和栅极金属填充层138N-138P的顶面与ILD层118的顶面基本上共面，如图18A-图18B所示。在一些实施例中，在CMP工艺之后，可以形成S/D接触结构140。图18A-图18B的结构在上面参考图1B-图1E进行了描述。
在一些实施例中，在操作235中，代替栅极金属填充层138N-138P，将栅极金属填充层144N-146N和144P-146P沉积在粘合层136N-136P上，如参考图19A-图21B所述。栅极金属填充层144N-146N和144P-146P的形成可以包括以下顺序的操作：(i)同时在图14A-图14B的栅极开口412N-412P内沉积类似材料的栅极金属填充层144N-144P，如图19A-图19B所示；(ii)在图19A-图19B的结构上沉积氮化物层2037，如图20A-图20B所示；以及(iii)在图20A-图20B的结构上沉积金属层2146，如图21A-图21B所示。
栅极金属填充层144N-144P的沉积可以包括与参考图17A-图17B描述的栅极金属填充层138N-138P的沉积工艺类似的沉积工艺。在一些实施例中，栅极金属填充层144N-144P可以以H3和H5的高度沉积，如图19A-图19B所示。高度H3可以是高度H7的约75％至约90％，并且高度H5可以是高度H8的约50％至约75％。高度H7-H8是表面136Na-136Pa上方的栅极开口412N-412P的高度。在一些实施例中，氮化物层2037的沉积可以包括类似于参考图12A-图12B描述的金属层1236的沉积工艺的沉积工艺。氮化物层2037在随后的处理中形成粘合层137N-137P。
金属层2146在随后的处理中形成栅极金属填充层146N-146P。金属层2146的沉积可以包括：在约400℃至约500℃的温度范围内使用WF6和H2作为前体，利用CVD工艺沉积金属层2146。其它温度范围也在本发明的范围内。沉积金属层2146的沉积速率可以高于沉积栅极金属填充层144N-144P的沉积速率。栅极金属填充层144N-144P的较慢沉积速率防止在难以填充的栅极开口412N-412P的区域(诸如栅极开口412N-412P的拐角和/或底部)中形成空隙。此外，栅极金属填充层146N-146P的金属层2146的更快沉积速率减少了处理时间，并且因此减少了制造成本。
在沉积金属层2146之后，可以通过CMP工艺对HK栅极介电层128、nWFM层130、粘附层132、阻挡层134、氮化物层2037和金属层2146进行抛光，以使HK栅极电介质层128、nWFM层130、粘合层132、阻挡层134、氮化物层2037和金属层2146的顶面与ILD层118的顶面基本上共面，如图22A-图22B所示。图22A-图22B的结构在上面参考图1F-图1I进行了描述。
在一些实施例中，在操作235中，代替在栅极结构112N中形成双重栅极金属填充层144N-146N，可以在栅极结构112N中形成单个栅极金属填充层144N或138N，并且可以在栅极结构112N中形成双重栅极金属填充层144P-146P，如参考图23A-图25B所述。单个栅极金属填充层144N和双重栅极金属填充层144P-146P的形成可以包括同时在图14A-图14B的栅极开口412N-412P内沉积栅极金属填充层144N-144P。执行沉积工艺，直到栅极金属填充层144N的顶面基本上与ILD层118的顶面共面，如图23A-图23B所示。由于栅极开口412P大于栅极开口412P，栅极金属填充层144P的顶面不会与栅极金属填充层144N同时到达ILD层118的顶面，如图23A-图23B所示。
在沉积栅极金属填充层144N-144P之后，氮化物层2037可以沉积在图23A-图23B的结构上，如图24A-图24B所示，并且金属层2146可以沉积在图24A-图24B的结构上，如图25A-图25B所示。在沉积金属层2146之后，可以通过CMP工艺对HK栅极介电层128、nWFM层130、粘附层132、阻挡层134、氮化物层2037和金属层2146进行抛光，以使HK栅极电介质层128、nWFM层130、粘合层132、阻挡层134、氮化物层2037和金属层2146的顶面与ILD层118的顶面基本上共面，如图26A-图26B所示。当栅极结构112N中的氮化物层2037和金属层2146的部分沉积在ILD层118的顶面上方的高度处时，在CMP工艺期间，氮化物层2037和金属层2146的这些部分被去除。因此，在栅极结构112中形成单栅极金属填充层144N。
示例性实施例的各个方面可以以软件、固件、硬件或其组合来实现。图27是示例计算机系统2700的图示，其中，本发明的实施例或其部分可以被实现为计算机可读代码。根据该示例计算机系统2700描述了本发明的各个实施例。例如，方法200的操作230中讨论的控制系统可以作为计算机系统2700的实施例被结合。
计算机系统2700包括一个或多个处理器，诸如处理器2704。处理器2704连接到通信基础设施2706(例如，总线或网络)。
计算机系统2700还包括诸如随机存取存储器(RAM)的主存储器2708，并且还可以包括辅助存储器2710。辅助存储器2710可以包括例如硬盘驱动器2712、可移动存储驱动器2714和/或记忆棒。可移动存储驱动器2714可以包括软盘驱动器、磁带驱动器、光盘驱动器、闪存等。可移动存储驱动器2714以公知的方式从可移动存储单元2718读取和/或写入可移动存储单元2718。可移动存储单元2718可以包括由可移动存储驱动器2714读取和写入的软盘、磁带、光盘、闪存驱动器等。可移动存储单元2718包括其中存储有计算机软件和/或数据的计算机可读存储介质。计算机系统2700包括显示界面2702(其可以包括输入和输出器件2703，诸如键盘、鼠标等)，该显示界面2702转发来自通信基础设施2706(或来自未示出的帧缓冲器)的图形、文本和其它数据。
在可选实施方式中，辅助存储器2710可以包括用于允许将计算机程序或其它指令加载到计算机系统2700中的其它类似器件。这样的器件可以包括例如可移动存储单元2722和接口2720。此类器件的示例包括程序盒带和盒带接口(诸如在视频游戏设备中发现的接口)、可移动存储器芯片(例如，EPROM或PROM)和相关联的插槽，以及其它允许软件和存储空间的可移动存储单元2722和接口2720从可移动存储单元2722传输到计算机系统2700的数据。
计算机系统2700还可以包括通信接口2724。通信接口2724允许软件和数据在计算机系统2700与外部器件之间传输。通信接口2724可以包括调制解调器、网络接口(诸如以太网卡)，通信端口等。经由通信接口2724传输的软件和数据采用信号的形式，该信号可以是电子信号、电磁信号、光信号或能够被通信接口2724接收的其它信号。这些信号经由通信路径2726提供给通信接口2724。通信路径2726承载信号，并且可以使用电线或电缆、光纤、电话线、蜂窝电话链路、RF链路或其它通信信道来实现。
在本文中，术语“计算机程序存储介质”和“计算机可读存储介质”通常用于指非暂时性介质，诸如可移动存储单元2718、可移动存储单元2722和安装在硬盘中的硬盘驱动器2712。计算机程序存储介质和计算机可读存储介质还可以指存储器，诸如主存储器2708和辅助存储器2710，它们可以是半导体存储器(例如，DRAM等)。本发明的实施例可以采用现在或将来已知的任何计算机可读介质。计算机可读存储介质的示例包括但不限于：非暂时性主存储设备(例如，任何类型的随机存取存储器)和非暂时性辅助存储设备(例如，硬盘驱动器、软盘、CD ROMS、ZIP磁盘、磁带、磁存储设备、光学存储设备、MEMS、纳米技术存储设备等)。
这些计算机程序产品向计算机系统2700提供软件。本发明的实施例还涉及包括存储在任何计算机可读存储介质上的软件的计算机程序产品。当在一个或多个数据处理设备中执行时，这样的软件使一个或多个数据处理设备按本文所述进行操作。
计算机程序(在本文中也称为“计算机控制逻辑”)存储在主存储器2708和/或辅助存储器2710中。也可以经由通信接口2724来接收计算机程序。这样的计算机程序在被执行时使计算机系统2700能够实现本发明的各个实施例。特别地，在系统2700中，计算机程序在被执行时能够使处理器2704实现本发明的实施例的工艺，诸如图2所示的方法中的操作。在使用软件来实现本发明的实施例的情况下，可以使用可移动存储驱动器2714、接口2720、硬盘驱动器2712或通信接口2724将软件存储在计算机程序产品中并加载到计算机系统2700中。
前述实施例中的功能/操作可以以多种配置和架构来实现。因此，前述实施例中的操作的一些或全部——例如，在方法200的操作230中所讨论的控制系统的功能——可以在硬件、软件或硬件和软件两者中执行。在一些实施例中，包括在其上存储有控制逻辑(软件)的有形计算机可用或可读介质的有形装置或制品在本文中也称为计算机程序产品或程序存储设备。这包括但不限于计算机系统2700、主存储器2708、辅助存储器2710和可移动存储单元2718和2722，以及体现上述任意组合的有形制品。当由一个或多个数据处理设备(诸如计算机系统2700)执行时，这样的控制逻辑使这样的数据处理设备如本文所述地操作。例如，硬件/设备可以连接到计算机系统2700的元件2728(一个或多个远程设备、一个或多个网络、一个或多个实体2728)或作为其一部分。
本发明提供了具有FET(例如，finFET或GAA FET)的示例多Vt器件(例如，半导体器件100)，FET具有不同的栅极结构配置(例如，栅极结构112N-112P)，不同的栅极结构配置提供彼此不同的超低阈值电压而不增加栅极电阻。本发明还提供了在同一衬底上形成这种FET(例如，NFET 102N1和PFET 102P1)的示例方法。示例方法在同一衬底上形成具有不同EWF值并因此具有不同和/或超低阈值电压的不同导电类型的FET。与在相同衬底上形成具有类似栅极结构尺寸和阈值电压的FET的其它方法相比，这些示例方法在制造具有超低阈值电压的FET中的可靠栅极结构方面更具成本效益(例如，成本降低约20％至约30％)和时间效益(例如，时间缩短约15％至约20％)。另外，与形成具有类似栅极结构尺寸和阈值电压的FET的其它方法相比，这些示例方法可以形成具有更小尺寸(例如，较小的栅极长度)的FET栅极结构而不增加栅极电阻。例如，使用这些示例方法，与使用其它方法以类似的栅极结构尺寸和阈值电压形成的栅极结构的栅极电阻相比，可以将栅极电阻降低约50％至约75％。
在一些实施例中，具有不同栅极结构配置的NFET和PFET可以选择性地形成在同一衬底上。为了实现具有超低阈值电压的NFET和PFET，NFET可以包括Al基nWFM层(例如，nWFM层130)，并且PFET可以包括基本上无Al的(例如，没有Al)pWFM层(例如，粘合层136P)。WFM层可以与NFET和PFET的栅极介电层物理接触。在一些实施例中，nWFM层可以包括Al基钛(Ti)或钽(Ta)合金，并且pWFM层可以包括基本上无Al(例如，没有Al)Ti或Ta氮化物或合金。在一些实施例中，pWFM层可以用作PFET的WFM层，也可以用作NFET和PFET的粘合层以减少栅极结构中的层数，并且因此增加了在粘合层上形成的栅极金属填充层的体积面积(例如，栅极金属填充层138N-138P)。在一些实施例中，可以通过从随后在其中形成栅极金属填充层的栅极开口的侧壁去除pWFM层来进一步增加栅极金属填充层的体积面积。因此，在NFET和PFET栅极开口的底部的pWFM层的选择性形成可以形成具有超低阈值电压的栅极结构而不增加栅极电阻。
在一些实施例中，半导体器件包括衬底、设置在衬底上的第一鳍结构和第二鳍结构、分别设置在第一鳍结构和第二鳍结构上的第一纳米结构化沟道区域和第二纳米结构化沟道区域、以及分别设置在第一纳米结构化沟道区域和第二纳米结构化沟道区域上的第一栅极结构和第二栅极结构。第一栅极结构包括设置在第一纳米结构化沟道区域上的nWFM层、设置在nWFM层上的阻挡层、设置在阻挡层上的第一pWFM层、以及设置在第一pWFM层上的第一栅极填充层。第一栅极填充层的侧壁与阻挡层物理接触。第二栅极结构包括设置在第二纳米结构化沟道区域上的栅极介电层、设置在栅极介电层上的第二pWFM层、以及设置在pWFM层上的第二栅极填充层。第二栅极填充层的侧壁与栅极介电层物理接触。
在一些实施例中，所述第一p型功函金属层的一部分围绕所述第一纳米结构化沟道区域。在一些实施例中，所述第一p型功函金属层的顶面与所述n型功函金属层、所述阻挡层和所述第一栅极填充层的顶面不共面。在一些实施例中，所述第二p型功函金属层的一部分围绕所述第二纳米结构化沟道区域。在一些实施例中，所述第二p型功函金属层的顶面与所述栅极介电层的顶面不共面。在一些实施例中，所述第一栅极填充层的第一侧壁部分与所述阻挡层物理接触，并且所述第一栅极填充层的第二侧壁部分与所述第一p型功函金属层物理接触。在一些实施例中，所述第二栅极填充层的第一侧壁部分与所述栅极介电层物理接触，并且所述第二栅极填充层的第二侧壁部分与所述第二p型功函金属层物理接触。在一些实施例中，所述第一p型功函金属层和所述第二p型功函金属层包括无Al金属材料。在一些实施例中，所述第一栅极结构还包括设置在所述n型功函金属层与所述阻挡层之间的覆盖层。
在一些实施例中，半导体器件包括衬底、设置在衬底上的鳍结构、设置在鳍结构上的纳米结构化沟道区域、以及设置在纳米结构化沟道区域上的栅极结构。栅极结构包括设置在纳米结构化沟道区域上的栅极介电层、设置在栅极介电层上的第一粘合层、设置在第一粘合层上的第一栅极填充层、设置在第一栅极填充层上的第二粘合层、以及设置在第二粘合层上的第二栅极填充层。第一栅极填充层的体积面积大于第二栅极填充层的体积面积。
在一些实施例中，所述第一栅极填充层的高度与所述第二栅极填充层的高度之间的比率可以在2至3的范围内。在一些实施例中，所述栅极结构还包括设置在所述栅极介电层与所述第一粘合层之间的n型功函金属(nWFM)层。在一些实施例中，所述栅极结构还包括设置在所述栅极介电层与所述第一粘合层之间的阻挡层。在一些实施例中，所述第一粘合层和所述第二粘合层包括无Al金属材料。
在一些实施例中，方法包括：在鳍结构上形成纳米结构化沟道区域；形成围绕纳米结构化沟道区域的栅极开口；在栅极开口内沉积n型功函金属(nWFM)层；在nFFM层上沉积p型功函金属(pWFM)层；对pFFM层的部分执行等离子体处理；去除pWFM层的该部分；以及在栅极开口内沉积栅极金属填充层。
在一些实施例中，对所述p型功函金属层的所述部分执行等离子体处理包括氧化所述p型功函金属层的所述部分。在一些实施例中，去除所述p型功函金属层的所述部分包括从所述栅极开口的侧壁蚀刻所述p型功函金属层的所述部分。在一些实施例中，所述沉积所述栅极金属填充层包括通过自下而上的沉积工艺来沉积所述栅极金属填充层。在一些实施例中，所述沉积所述栅极金属填充层包括：沉积具有所述栅极开口的第一栅极金属填充层；以及在所述第一栅极金属填充层上沉积第二栅极金属填充层。在一些实施例中，方法还包括在所述n型功函金属层与所述p型功函金属层层之间沉积覆盖层。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为设计或修改其它工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一鳍结构和第二鳍结构，设置在所述衬底上；
第一纳米结构化沟道区域和第二纳米结构化沟道区域，分别设置在所述第一鳍结构和所述第二鳍结构上；以及
第一栅极结构和第二栅极结构，分别设置在所述第一纳米结构化沟道区域和所述第二纳米结构化沟道区域上，
其中，所述第一栅极结构包括设置在所述第一纳米结构化沟道区域上的n型功函金属层、设置在所述n型功函金属层上的阻挡层、设置在所述阻挡层上的第一p型功函金属层、以及设置在所述第一p型功函金属层上的第一栅极填充层，其中，所述第一栅极填充层的侧壁与所述阻挡层物理接触，以及
其中，所述第二栅极结构包括设置在所述第二纳米结构化沟道区域上的栅极介电层、设置在所述栅极介电层上的第二p型功函金属层以及设置在所述第二p型功函金属层上的第二栅极填充层，其中，所述第二栅极填充层的侧壁与所述栅极介电层物理接触。
2.根据权利要求1所述的半导体器件，其中，所述第一p型功函金属层的一部分围绕所述第一纳米结构化沟道区域。
3.根据权利要求1所述的半导体器件，其中，所述第一p型功函金属层的顶面与所述n型功函金属层、所述阻挡层和所述第一栅极填充层的顶面不共面。
4.根据权利要求1所述的半导体器件，其中，所述第二p型功函金属层的一部分围绕所述第二纳米结构化沟道区域。
5.根据权利要求1所述的半导体器件，其中，所述第二p型功函金属层的顶面与所述栅极介电层的顶面不共面。
6.根据权利要求1所述的半导体器件，其中，所述第一栅极填充层的第一侧壁部分与所述阻挡层物理接触，并且所述第一栅极填充层的第二侧壁部分与所述第一p型功函金属层物理接触。
7.根据权利要求1所述的半导体器件，其中，所述第二栅极填充层的第一侧壁部分与所述栅极介电层物理接触，并且所述第二栅极填充层的第二侧壁部分与所述第二p型功函金属层物理接触。
8.根据权利要求1所述的半导体器件，其中，所述第一p型功函金属层和所述第二p型功函金属层包括无Al金属材料。
9.根据权利要求1所述的半导体器件，其中，所述第一栅极结构还包括设置在所述n型功函金属层与所述阻挡层之间的覆盖层。
10.一种半导体器件，包括：
衬底；
鳍结构，设置在所述衬底上；
纳米结构化沟道区域，设置在所述鳍结构上；以及
栅极结构，设置在所述纳米结构化沟道区域上，
其中，所述栅极结构包括设置在所述纳米结构化沟道区域上的栅极介电层、设置在所述栅极介电层上的第一粘合层、设置在所述第一粘合层上的第一栅极填充层、设置在所述第一栅极填充层上的第二粘合层、以及设置在所述第二粘合层上的第二栅极填充层，以及
其中，所述第一栅极填充层的体积面积大于所述第二栅极填充层的体积面积。
11.根据权利要求10所述的半导体器件，其中，所述第一栅极填充层的高度与所述第二栅极填充层的高度之间的比率在2至3的范围内。
12.根据权利要求10所述的半导体器件，其中，所述栅极结构还包括设置在所述栅极介电层与所述第一粘合层之间的n型功函金属层。
13.根据权利要求10所述的半导体器件，其中，所述栅极结构还包括设置在所述栅极介电层与所述第一粘合层之间的阻挡层。
14.根据权利要求10所述的半导体器件，其中，所述第一粘合层和所述第二粘合层包括无Al金属材料。
15.一种制造半导体器件的方法，包括：
在鳍结构上形成纳米结构化沟道区域；
形成围绕所述纳米结构化沟道区域的栅极开口；
在所述栅极开口内沉积n型功函金属层；
在所述n型功函金属层上方沉积p型功函金属层；
对所述p型功函金属层的一部分执行等离子体处理；
去除所述p型功函金属层的所述部分；以及
在所述栅极开口内沉积栅极金属填充层。
16.根据权利要求15所述的方法，其中，对所述p型功函金属层的所述部分执行等离子体处理包括氧化所述p型功函金属层的所述部分。
17.根据权利要求15所述的方法，其中，去除所述p型功函金属层的所述部分包括从所述栅极开口的侧壁蚀刻所述p型功函金属层的所述部分。
18.根据权利要求15所述的方法，其中，所述沉积所述栅极金属填充层包括通过自下而上的沉积工艺来沉积所述栅极金属填充层。
19.根据权利要求15所述的方法，其中，所述沉积所述栅极金属填充层包括：沉积具有所述栅极开口的第一栅极金属填充层；以及在所述第一栅极金属填充层上沉积第二栅极金属填充层。
20.根据权利要求15所述的方法，还包括在所述n型功函金属层与所述p型功函金属层之间沉积覆盖层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295989B2 (en) * 2020-05-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795437A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 金属栅极结构及其制造方法
CN106558547A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106653606A (zh) * 2015-10-30 2017-05-10 台湾积体电路制造股份有限公司 用于finfet的栅极替代工艺
CN106981488A (zh) * 2016-01-19 2017-07-25 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107546179A (zh) * 2016-06-29 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN107887428A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109427873A (zh) * 2017-08-25 2019-03-05 台湾积体电路制造股份有限公司 具有粗糙阻挡层的金属栅极的结构和方法
US10229986B1 (en) * 2017-12-04 2019-03-12 International Business Machines Corporation Vertical transport field-effect transistor including dual layer top spacer
CN110197828A (zh) * 2018-02-26 2019-09-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776680B2 (en) 2008-01-03 2010-08-17 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US9384962B2 (en) * 2011-04-07 2016-07-05 United Microelectronics Corp. Oxygen treatment of replacement work-function metals in CMOS transistor gates
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
KR102064627B1 (ko) 2012-03-27 2020-01-09 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
KR20130127257A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9293551B2 (en) 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102262887B1 (ko) * 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10062762B2 (en) 2014-12-23 2018-08-28 Stmicroelectronics, Inc. Semiconductor devices having low contact resistance and low current leakage
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9613871B2 (en) * 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9443771B1 (en) 2015-11-09 2016-09-13 Globalfoundries Inc. Methods to thin down RMG sidewall layers for scalability of gate-last planar CMOS and FinFET technology
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9748235B2 (en) 2016-02-02 2017-08-29 Globalfoundries Inc. Gate stack for integrated circuit structure and method of forming same
US9698241B1 (en) * 2016-03-16 2017-07-04 GlobalFoundries, Inc. Integrated circuits with replacement metal gates and methods for fabricating the same
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10141225B2 (en) * 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
US9997519B1 (en) * 2017-05-03 2018-06-12 International Business Machines Corporation Dual channel structures with multiple threshold voltages
TWI730119B (zh) * 2017-06-09 2021-06-11 聯華電子股份有限公司 具有金屬閘極之半導體元件之製作方法
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10553495B2 (en) 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US11075275B2 (en) * 2018-03-01 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate fill for short-channel and long-channel semiconductor devices
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US11031500B2 (en) 2018-07-31 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate resistance improvement and method thereof
US11264288B2 (en) * 2018-09-28 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method
US11295989B2 (en) * 2020-05-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795437A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 金属栅极结构及其制造方法
CN106558547A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106653606A (zh) * 2015-10-30 2017-05-10 台湾积体电路制造股份有限公司 用于finfet的栅极替代工艺
CN106981488A (zh) * 2016-01-19 2017-07-25 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107546179A (zh) * 2016-06-29 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN107887428A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109427873A (zh) * 2017-08-25 2019-03-05 台湾积体电路制造股份有限公司 具有粗糙阻挡层的金属栅极的结构和方法
US10229986B1 (en) * 2017-12-04 2019-03-12 International Business Machines Corporation Vertical transport field-effect transistor including dual layer top spacer
CN110197828A (zh) * 2018-02-26 2019-09-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

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