CN107887428A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107887428A
CN107887428A CN201710425545.0A CN201710425545A CN107887428A CN 107887428 A CN107887428 A CN 107887428A CN 201710425545 A CN201710425545 A CN 201710425545A CN 107887428 A CN107887428 A CN 107887428A
Authority
CN
China
Prior art keywords
layer
conductive layer
thickness
conductive
range
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710425545.0A
Other languages
English (en)
Other versions
CN107887428B (zh
Inventor
王喻生
洪奇成
李达元
李欣怡
刘冠廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107887428A publication Critical patent/CN107887428A/zh
Application granted granted Critical
Publication of CN107887428B publication Critical patent/CN107887428B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

一种场效应晶体管包括由半导体制成的沟道层和金属栅极结构。金属栅极结构包括栅极介电层，形成在栅极介电层上的阻挡层，形成在阻挡层上并由Al和TiAl之一制成的功函调整层，形成在功函调整层上并由TiN制成的阻挡层，以及形成在阻挡层上并由W制成的主体金属层。沟道层上方的栅极长度在从5nm至15nm的范围内，并且所述第一导电层的厚度在0.2nm至3.0nm的范围内。第一导电层的最大厚度与最小厚度之间的范围大于第一导电层的平均厚度的0％且小于第一导电层的平均厚度的10％。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。
背景技术
随着半导体产业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替代技术来制造金属栅极结构。
发明内容
根据本发明的一些实施例，提供了一种形成栅极结构的方法，包括：在由半导体材料制成的沟道层上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构，从而形成对应于所述伪栅极结构的间隔；在所述间隔中形成栅极介电层；在所述间隔中的所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中所述第一导电层包括一个或多个导电层，以及形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
根据本发明的又一实施例，还提供了一种半导体器件，包括场效应晶体管，其中：所述场效应晶体管包括由半导体制成的沟道层和金属栅极结构，所述金属栅极结构包括：栅极介电层；阻挡层，形成在所述栅极介电层上方；功函调整层，形成在所述阻挡层上并且由Al和TiAl中的一种制成；阻挡层形成在所述功函金属层上并且由TiN形成；以及主体金属层，形成在所述阻挡层上并且由W制成，其中：位于所述沟道层上方的栅极长度在从5nm至15nm的范围内，所述第一导电层的厚度在0.2nm至3.0nm的范围内，以及所述第一导电层的最大厚度与最小厚度之间的范围大于所述第一导电层的平均厚度的0％且小于所述第一导电层的平均厚度的10％。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个实施例的用于制造半导体FET器件的示例性流程图。
图2A至图12示出根据本发明的一个实施例的用于制造半导体FET器件的各个阶段的示例性视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。
图1是用于制造具有鳍结构的半导体FET器件(Fin FET)的示例性流程图。流程图仅示出用于Fin FET器件的整个制造工艺的相关部分。应当理解，可以在图1所示的操作之前、期间和/或之后提供额外的操作，并且对于该方法的额外的实施例，可以替代或省略下文描述的一些操作。可互换操作/工艺的顺序。
图2A至图2C是根据一个实施例的在制造工艺的各个阶段的一个阶段处的FinFET器件的示例性截面图。图2D是平面图，图2A是沿着图2D的线A-A'的截面图，图2B是沿着图2D的线B-B'的截面图，以及图2C是沿着图2D的线C-C'的截面图。
在图1的S101中，在衬底10上方制造鳍结构20。鳍结构20形成在衬底10上方并且从隔离绝缘层50突出。鳍结构20的从隔离绝缘层50突出的部分用作沟道层。
根据一个实施例，为了制造鳍结构，在衬底10上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底10是具有在约1×1015cm-3至约2×1015cm-3的范围内的杂质浓度的p型硅衬底。在其他实施例中，衬底10是具有在约1×1015cm-3至约2×1015cm-3的范围内的杂质浓度的n型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括诸如锗的其他元素半导体；包括诸如SiC和SiGe的Ⅳ-Ⅳ族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的Ⅲ-Ⅴ族化合物半导体的化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料还可以用作衬底10。衬底10可以包括已适当地掺杂杂质(例如，p型或n型导电性)的各个区域。
可通过使用热氧化或CVD工艺形成衬垫氧化物层。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成。
在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内且氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。
通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至约12nm的范围内。
通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底图案化为鳍结构20。鳍结构20的高度在约20nm至约300nm的范围内。在特定实施例中，高度在约30nm至约60nm的范围内。当鳍结构的高度不均匀时，自衬底的高度可以从对应于鳍结构的平均高度的平面测量。鳍结构20的宽度在约7nm至约15nm的范围内。
在该实施例中，块状硅晶圆用作衬底10。然而，在一些实施例中，其他类型的衬底可用作衬底10。例如，绝缘体上硅(SOI)晶圆可用作起始材料，并且SOI晶圆的绝缘体层构成衬底10并且SOI晶圆的硅层用于鳍结构20。
如图2A至图2D所示，在衬底10上方设置在X方向上延伸的一个鳍结构20。然而，鳍结构的数量不限于一个。数量可以是两个、三个、四个或五个或更多。另外，可以邻近鳍结构20的两侧设置一个或多个伪鳍结构，以改进图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在特定实施例中，该宽度在约7nm至约15nm的范围内。在一些实施例中，当设置多个鳍结构时，鳍结构之间的间隔在约5nm至约80nm的范围内，并且在其他的实施例中，该间隔可以在约7nm至约15nm的范围内。然而，本领域的技术人员将理解，通篇说明书中所列的尺寸和值仅是实例，并且可以改变以适合于不同规模的集成电路。
在该实施例中，Fin FET器件为p-型Fin FET。然而，本文公开的技术还可应用于n型Fin FET。
形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。
隔离绝缘层50包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。在可流动CVD中，沉积可流动介电材料而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，将各种化学物质添加到含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在一些实施例中，在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多个退火工艺。固化可流动膜，并且进行不止一次的退火。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层50可以由SOG、SiO、SiON、SiOCN和/或掺杂氟的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层50之后，实施平坦化操作以去除部分隔离绝缘层50和掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，还去除隔离绝缘层50，从而暴露鳍结构20的沟道层(上层)。
在特定实施例中，可以使用湿蚀刻工艺实施部分地去除隔离绝缘层50，例如，通过将衬底浸在氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层50。例如，可以使用采用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层50之后，可实施例如退火的热工艺以改进隔离绝缘层50的质量。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在约900℃至约1050℃的范围内的温度下使用持续时间为约1.5s至约10s的快速热退火(RTA)来实施热工艺。
在图1的S102中，如图2A至图2D所示，在鳍结构20的部分上方形成伪栅极结构40。
在隔离绝缘层50和暴露的鳍结构上方形成介电层和多晶硅层，然后实施图案化操作以获得伪栅极结构40，该伪栅极结构40包括由多晶硅制成的伪栅电极层45以及伪栅极介电层30。在一些实施例中，通过使用硬掩模35实施多晶硅层的图案化，该硬掩模包括形成在氧化硅层上方的氮化硅层。在其他的实施例中，硬掩模包括形成在氮化硅层上方的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层30包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，栅极介电层的厚度在从约0.5nm至约2nm的范围内，而在其他的实施例中，该厚度可以在约0.5nm至约1nm的范围内。
在一些实施例中，伪栅电极层45包括单层或多层结构。伪栅电极层45可以是均匀或非均匀掺杂的掺杂多晶硅。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成伪栅电极层45。在本实施例中，伪栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约20nm至约400nm的范围内，并且在其他的实施例中，该厚度在约50nm至约150nm的范围内。
如图3A所示，在伪栅电极45的两个主侧上方形成侧壁绝缘层47。图3A是根据一个实施例在制造工艺的各个阶段的一个阶段处的对应于图2D的线C-C’的示例性截面图。
侧壁绝缘层47可包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层47可包括单层或多层结构。侧壁绝缘材料的毯式层可以通过CVD、PVD、ALD或其他合适的技术形成。然后，对侧壁绝缘材料实施各向异性蚀刻以在栅极结构的两个主侧上形成一对侧壁绝缘层(间隔件47)。在一些实施例中，侧壁绝缘层47的厚度在约5nm至约30nm的范围内，并且在其他的实施例中，该厚度在约10nm至约20nm的范围内。
在图1的S103中，如图3B所示，形成源极和漏极60。图3B是根据一个实施例在制造工艺的各个阶段的一个阶段处的对应于图2D的线B-B’的示例性截面图。源极和漏极60可以包括对沟道层施加应力的应变层。在一些实施例中，向下蚀刻鳍结构20的未被伪栅极结构40覆盖的上层的部分以形成凹部。然后，在凹部中形成适当的应变层。在一些实施例中，应变层包括单层或多层，包括用于p型FET的SiGe和用于n型FET的SiP、SiC或SiCP。在凹部中外延地形成应变层。
如图4所示，对应于图2的线C-C'，在具有侧壁绝缘层47的伪栅极结构40上方形成层间介电(ILD)层70。
在伪栅极结构和隔离绝缘层50上方形成介电材料，并且实施诸如回蚀工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以获得图4示出的结构。用于层间介电层70的介电材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。用于层间介电层70的绝缘材料与用于隔离绝缘层50的绝缘材料相同或不同。
在图1的S104中，在形成层间介电层70之后，如图5所示，通过干蚀刻和/或湿蚀刻去除伪栅极结构40，从而形成间隔80。间隔80的深度在约50nm至约400nm的范围内，并且可以在约100nm至200nm的范围内。在一些实施例中，间隔80的高宽比在0.5至20的范围内。如图5所示，侧壁绝缘层47保留在间隔80中。在一些实施例中，当去除伪栅极结构40时，去除侧壁绝缘层47。
在图1的S105中，如图6所示，在间隔80中形成栅极介电层90。在设置于鳍结构20的沟道层上方的界面层(未示出)上方形成栅极介电层90。在一些实施例中，界面层包括厚度为0.2nm至1.5nm的氧化硅。可以通过氧化Si沟道层来形成氧化硅界面层。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。在特定实施例中，未形成界面层。
栅极介电层90包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他合适的方法和/或它们的组合形成栅极介电层90。在一些实施例中，栅极介电层90的厚度在约0.5nm至约5nm的范围内，而在其他实施例中，该厚度在约1.0nm至约3.0nm的范围内。在一些实施例中，栅极介电层90可以包括由二氧化硅制成的界面层。还在层间介电层70的上表面上形成栅极介电层90。
在图1的S106中，如图7所示，在间隔80中的栅极介电层上方形成作为阻挡层的第一导电层100。随后，在图1的S107中，如图9所示，在阻挡层100上方形成功函调整金属(WFM)层110。
WFM 110包括诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的金属材料的一层或多层。在一些实施例中，WFM层110包括Al或TiAl，并且具有在从约3.0nm到约10nm的范围内的厚度。
当沟道层上方的栅极长度(栅电极在X方向上的宽度)变得小于约15nm时，由于阻挡层(即，WFM的不充分穿透)，WFM层的效果变得不足。因此，如果阻挡层的厚度没有减小，则n沟道FET的阈值电压Vt随着栅极长度减小而增加。特别地，当栅极长度在约5nm至约15nm的范围内并且阻挡层的厚度大于约3.0nm时，n沟道FET的阈值电压Vt随着栅极长度减小而增加。
本发明的发明人已经发现，当栅极长度在约5nm至约15nm的范围内并且阻挡层的厚度为约3.0nm或更小时，阈值电压Vt随着栅极长度减小而减小。更特别地，当阻挡层的厚度在约0.2nm至约3.0nm的范围内时，随着栅极长度的变化可以将阈值电压控制为期望值。
然而，当通过CVD、PVD或ALD形成阻挡层时，本发明人发现难以控制阻挡层的厚度，特别是难以将阻挡层的厚度控制在3.0nm以下。为了改进阻挡层厚度的可控性，在本实施例中采用图8A-图8C所示的操作以形成在厚度上具有高均匀性的阻挡层。
如图8A所示，在栅极介电层90上形成作为下部阻挡层的TiN层102。在一些实施例中，可以通过CVD、PVD或ALD形成TiN层102，并且，TiN层的厚度在约0.3nm至约1.5nm的范围内。
然后，如图8B所示，在TiN层102上形成作为上部阻挡层的TaN层104。在一些实施例中，可以通过CVD、PVD或ALD形成TaN层104，并且TaN层的厚度在从约1.0nm至约4.0nm的范围内。在其他实施例中，使用掺杂有Si的WN或TiN作为上部阻挡层。
接下来，如图8C所示，蚀刻TaN层104以减小其厚度。在一个实施例中，使用WCl5气体的化学蚀刻操作用于去除TaN层104的上部。在一些实施例中，使用等离子体蚀刻。在一些实施例中，在蚀刻之后，TaN层的厚度在从约0.1nm至约2.0nm的范围内。可以重复形成TaN层和蚀刻TaN层(沉积和蚀刻操作)以获得期望的厚度。
此外，在特定实施例中，对TiN层102进行沉积和蚀刻操作。在一些实施例中，在通过CVD、PVD或ALD形成厚度为约1.0nm至约4.0nm的TiN层102之后并且在形成TaN层104之前，蚀刻TiN层102以将其厚度减小至在从约0.1nm至约2.0nm的范围内。在一些实施例中，使用HCl和H2O2溶液的化学蚀刻操作用于去除TiN层102的上部。可以对TiN层102和TaN层104两者或它们中的一个进行沉积和蚀刻操作。
通过这些操作，可以均匀地形成厚度为约0.2nm至约3.0nm的阻挡层100(TiN层和TaN层)。在一些实施例中，阻挡层的厚度的变化，即，阻挡层的最大厚度(TH)和最小厚度(TL)之间的范围大于阻挡层的平均厚度的0％且小于阻挡层的平均厚度(Av)的10％(0<(TH-TL)/Av<0.1×Av)。在特定实施例中，阻挡层的厚度的变化小于5％。
此外，在特定实施例中，不形成下部阻挡层(TiN层104)。在这种情况下，阻挡层100由掺杂有Si的TaN、TiN、WN或TiN制成。
在形成阻挡层100之后，在图1的S107中，如图9所示，在阻挡层100上方形成作为功函调整金属(WFM)层110作为第二导电层。
此外，在图1的S108中，如图10所示，在WFM层110上方形成作为第三导电层的主体金属层120。在特定实施例中，在形成主体金属层120之前，在WFM层110上形成由例如TiN制成的阻挡层115，并将其作为第四导电层。
主体金属层120包括任何合适的金属材料的一层或多层，诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。在本实施例中，钨(W)用作主体金属层120。可以通过使用WCl5和H2作为源气体的ALD和/或CVD形成W层120。在一些实施例中，W层120的厚度在从约5nm至约20nm的范围内。
在图1的S109中，如图11所示，在形成W层120之后，实施诸如CMP的平坦化操作，从而去除形成在ILD层70的上表面上方的金属层。在一些实施例中，还去除形成在ILD层70的上表面上方的栅极介电层90。此外，在一些实施例中，如图12所示，部分地去除(凹进)形成在间隔80中的金属栅极层，并且形成绝缘覆盖层140。通过CVD或ALD形成由例如氮化硅层制成的绝缘覆盖层140。可以在沉积氮化硅之后实施诸如CMP的平坦化操作。
应该理解，图12所示的结构可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。
在上述实施例中，制造了作为FET的Fin FET器件。在其他实施例中，上述金属栅极结构及其制造方法可应用于平面型FET。
在本发明中，将WFM层下方的阻挡层的厚度控制在约0.2nm至约3.0nm的范围内。当栅极长度在约5nm至约15nm的范围内变化时，n沟道FET的阈值电压可以控制为期望值。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在形成栅极结构的方法中，在由半导体材料制成的沟道层上方形成栅极介电层。在栅极介电层上方形成第一导电层。在第一导电层上方形成第二导电层。在第二导电层上方形成第三导电层。形成第一导电层包括沉积导电材料和蚀刻沉积的导电材料以减小沉积的导电材料的厚度。在形成栅极结构之后，第一导电层的厚度在0.2nm至3.0nm的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成伪栅极结构。在伪栅极结构和衬底上方形成层间绝缘层。去除伪栅极结构，从而使得形成对应于伪栅极结构的间隔。在间隔中形成栅极介电层。在间隔中的栅极介电层上方形成第一导电层。在第一导电层上方形成第二导电层。在第二导电层上方形成第三导电层。第一导电层包括一个或多个导电层。形成第一导电层包括沉积导电材料和蚀刻沉积的导电材料以减小沉积的导电材料的厚度。在形成栅极结构之后，第一导电层的厚度在0.2nm至3.0nm的范围内。
根据本发明的另一方面，一种半导体器件包括场效应晶体管(FET)，该场效应晶体管包括由半导体制成的沟道层和金属栅极结构。金属栅极结构包括栅极介电层，形成在栅极介电层上的阻挡层，形成在阻挡层上并由Al和TiAl之一制成的功函调整层，形成在功函调整层上并由TiN制成的阻挡层，以及形成在阻挡层上并由W制成的主体金属层。沟道层上方的栅极长度在5nm至15nm的范围内，并且所述第一导电层的厚度在0.2nm至3.0nm的范围内。第一导电层的最大厚度与最小厚度之间的范围大于第一导电层的平均厚度的0％且小于第一导电层的平均厚度10％。
根据本发明的一些实施例，提供了一种形成栅极结构的方法，包括：在由半导体材料制成的沟道层上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
在上述方法中，所述第一导电层包括一个或多个导电层，以及形成所述第一导电层包括：形成TaN层；和蚀刻所述TaN层以减小所述TaN层的厚度。
在上述方法中，形成所述第一导电层还包括：在形成所述TaN层之前，形成TiN层。
在上述方法中，在形成所述栅极结构之后，所述TiN层的厚度在从0.3nm至1.5nm的范围内。
在上述方法中，通过使用WCl5气体的等离子体蚀刻所述TaN层。
在上述方法中，在所述蚀刻之后，所述TaN层的厚度为0.2nm至2.0nm。
在上述方法中，所述第二导电层包括Al和TiAl中的一种或多种，以及所述第三导电层包括W。
在上述方法中，还包括在所述第二导电层和所述第三导电层之间形成第四导电层。
在上述方法中，所述第四导电层是TiN。
在上述方法中，所述第一导电层包括掺杂有Si的TiN。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构，从而形成对应于所述伪栅极结构的间隔；在所述间隔中形成栅极介电层；在所述间隔中的所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中所述第一导电层包括一个或多个导电层，以及形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
在上述方法中，形成所述第一导电层包括：形成TaN层；以及蚀刻所述TaN层以减小所述TaN层的厚度。
在上述方法中，形成所述第一导电层还包括：在形成所述TaN层之前，在所述栅极介电层上方形成TiN层。
在上述方法中，在形成所述栅极结构之后，所述TiN层的厚度在从0.3nm至1.5nm的范围内。
在上述方法中，通过使用WCl5气体的等离子体蚀刻所述TaN层。
在上述方法中，在所述蚀刻之后，所述TaN层的厚度在0.2nm至2.0nm的范围内。
在上述方法中，所述第二导电层包括Al和TiAl中的一种或多种，以及所述第三导电层包括W。
在上述方法中，还包括在所述第二导电层和所述第三导电层之间形成TiN层。
根据本发明的又一实施例，还提供了一种半导体器件，包括场效应晶体管，其中：所述场效应晶体管包括由半导体制成的沟道层和金属栅极结构，所述金属栅极结构包括：栅极介电层；阻挡层，形成在所述栅极介电层上方；功函调整层，形成在所述阻挡层上并且由Al和TiAl中的一种制成；阻挡层形成在所述功函金属层上并且由TiN形成；以及主体金属层，形成在所述阻挡层上并且由W制成，其中：位于所述沟道层上方的栅极长度在从5nm至15nm的范围内，所述第一导电层的厚度在0.2nm至3.0nm的范围内，以及所述第一导电层的最大厚度与最小厚度之间的范围大于所述第一导电层的平均厚度的0％且小于所述第一导电层的平均厚度的10％。
在上述半导体器件中，所述第一导电层包括掺杂有Si的TiN。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成栅极结构的方法，包括：
在由半导体材料制成的沟道层上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成第二导电层；以及
在所述第二导电层上方形成第三导电层，其中
形成所述第一导电层包括：
沉积导电材料；和
蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及
在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
2.根据权利要求1所述的方法，其中：
所述第一导电层包括一个或多个导电层，以及
形成所述第一导电层包括：
形成TaN层；和
蚀刻所述TaN层以减小所述TaN层的厚度。
3.根据权利要求2所述的方法，其中，形成所述第一导电层还包括：在形成所述TaN层之前，形成TiN层。
4.根据权利要求3所述的方法，其中，在形成所述栅极结构之后，所述TiN层的厚度在从0.3nm至1.5nm的范围内。
5.根据权利要求2所述的方法，其中，通过使用WCl5气体的等离子体蚀刻所述TaN层。
6.根据权利要求2所述的方法，其中，在所述蚀刻之后，所述TaN层的厚度为0.2nm至2.0nm。
7.根据权利要求2所述的方法，其中：
所述第二导电层包括Al和TiAl中的一种或多种，以及
所述第三导电层包括W。
8.根据权利要求7所述的方法，还包括在所述第二导电层和所述第三导电层之间形成第四导电层。
9.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成伪栅极结构；
在所述伪栅极结构和所述衬底上方形成层间绝缘层；
去除所述伪栅极结构，从而形成对应于所述伪栅极结构的间隔；
在所述间隔中形成栅极介电层；
在所述间隔中的所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成第二导电层；以及
在所述第二导电层上方形成第三导电层，其中
所述第一导电层包括一个或多个导电层，以及
形成所述第一导电层包括：
沉积导电材料；和
蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及
在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
10.一种半导体器件，包括场效应晶体管，其中：
所述场效应晶体管包括由半导体制成的沟道层和金属栅极结构，
所述金属栅极结构包括：
栅极介电层；
阻挡层，形成在所述栅极介电层上方；
功函调整层，形成在所述阻挡层上并且由Al和TiAl中的一种制成；
阻挡层形成在所述功函金属层上并且由TiN形成；以及
主体金属层，形成在所述阻挡层上并且由W制成，其中：
位于所述沟道层上方的栅极长度在从5nm至15nm的范围内，
所述第一导电层的厚度在0.2nm至3.0nm的范围内，以及
所述第一导电层的最大厚度与最小厚度之间的范围大于所述第一导电层的平均厚度的0％且小于所述第一导电层的平均厚度的10％。
CN201710425545.0A 2016-09-30 2017-06-08 半导体器件及其制造方法 Active CN107887428B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/281,305 US9837507B1 (en) 2016-09-30 2016-09-30 Semiconductor device and manufacturing method thereof
US15/281,305 2016-09-30

Publications (2)

Publication Number Publication Date
CN107887428A true CN107887428A (zh) 2018-04-06
CN107887428B CN107887428B (zh) 2020-10-30

Family

ID=60452246

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710425545.0A Active CN107887428B (zh) 2016-09-30 2017-06-08 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US9837507B1 (zh)
KR (1) KR102030241B1 (zh)
CN (1) CN107887428B (zh)
DE (1) DE102017117971A1 (zh)
TW (1) TWI662619B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128737A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN112447830A (zh) * 2019-09-05 2021-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113380873A (zh) * 2020-05-26 2021-09-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020019149A1 (en) * 2018-07-24 2020-01-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with corrosion-resistant composite spacer
US10985022B2 (en) * 2018-10-26 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having interfacial layers
US11069534B2 (en) * 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
TWI704674B (zh) * 2019-09-04 2020-09-11 華邦電子股份有限公司 半導體元件及其製造方法
US11367787B2 (en) 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
CN113421926A (zh) * 2020-07-01 2021-09-21 台湾积体电路制造股份有限公司 替换金属栅极器件结构及其制造方法
US11967504B2 (en) 2021-06-17 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1366347A (zh) * 2001-01-18 2002-08-28 株式会社东芝 半导体器件及其制造方法
US20120104469A1 (en) * 2010-10-27 2012-05-03 International Business Machines Corporation Replacement gate mosfet with a high performance gate electrode
US20120256276A1 (en) * 2011-04-07 2012-10-11 Guang-Yaw Hwang Metal Gate and Fabricating Method Thereof
CN103531540A (zh) * 2012-07-02 2014-01-22 中国科学院微电子研究所 半导体器件制造方法
CN104051252A (zh) * 2013-03-11 2014-09-17 中芯国际集成电路制造(上海)有限公司 高k金属栅结构的制备方法
CN104425575A (zh) * 2013-09-03 2015-03-18 联华电子股份有限公司 金属栅极结构及其制作方法
US20150126023A1 (en) * 2013-11-01 2015-05-07 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324230A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7863126B2 (en) * 2008-05-15 2011-01-04 International Business Machines Corporation Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
US8030718B2 (en) * 2008-09-12 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Local charge and work function engineering on MOSFET
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9362385B2 (en) * 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9490255B1 (en) * 2015-12-01 2016-11-08 International Business Machines Corporation Complementary metal oxide semiconductor replacement gate high-k metal gate devices with work function adjustments

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1366347A (zh) * 2001-01-18 2002-08-28 株式会社东芝 半导体器件及其制造方法
US20120104469A1 (en) * 2010-10-27 2012-05-03 International Business Machines Corporation Replacement gate mosfet with a high performance gate electrode
US20120256276A1 (en) * 2011-04-07 2012-10-11 Guang-Yaw Hwang Metal Gate and Fabricating Method Thereof
CN103531540A (zh) * 2012-07-02 2014-01-22 中国科学院微电子研究所 半导体器件制造方法
CN104051252A (zh) * 2013-03-11 2014-09-17 中芯国际集成电路制造(上海)有限公司 高k金属栅结构的制备方法
CN104425575A (zh) * 2013-09-03 2015-03-18 联华电子股份有限公司 金属栅极结构及其制作方法
US20150126023A1 (en) * 2013-11-01 2015-05-07 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128737A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN111128737B (zh) * 2018-10-30 2024-04-12 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN112447830A (zh) * 2019-09-05 2021-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113380873A (zh) * 2020-05-26 2021-09-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113380873B (zh) * 2020-05-26 2023-10-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
US11908915B2 (en) 2020-05-29 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Also Published As

Publication number Publication date
US20180097085A1 (en) 2018-04-05
TWI662619B (zh) 2019-06-11
TW201814793A (zh) 2018-04-16
US9837507B1 (en) 2017-12-05
US10157998B2 (en) 2018-12-18
DE102017117971A1 (de) 2018-04-05
KR20180036543A (ko) 2018-04-09
KR102030241B1 (ko) 2019-10-10
CN107887428B (zh) 2020-10-30

Similar Documents

Publication Publication Date Title
CN106158854B (zh) 半导体器件及其制造方法
US11101143B2 (en) Semiconductor device and manufacturing method thereof
CN106910738B (zh) 半导体器件及其制造方法
CN107887428A (zh) 半导体器件及其制造方法
CN107154384B (zh) 半导体器件及其制造方法
CN106252231B (zh) 包括鳍结构的半导体器件及其制造方法
CN107154356B (zh) 半导体器件及其制造方法
CN107039526A (zh) 半导体器件及其制造方法
CN107689376B (zh) 半导体器件和方法
CN107154432A (zh) 半导体器件及其制造方法
CN108269850A (zh) 半导体器件及其制造方法
US9761683B2 (en) Semiconductor device and manufacturing method thereof
US9653604B1 (en) Semiconductor device and manufacturing method thereof
CN106158617A (zh) 半导体器件及其制造方法
CN107665825B (zh) 半导体器件以及PMOS FET的源极/漏极结构和PMOS FinFET的制造方法
CN106409680A (zh) 包括鳍结构的半导体器件及其制造方法
CN106505103A (zh) 半导体装置及其制造方法
CN106169499A (zh) 半导体器件及其制造方法
CN107887438A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant