TW201814793A - 半導體元件及其製造方法與閘極結構的形成方法 - Google Patents

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Abstract

本發明實施例提供一種場效電晶體，包括由半導體形成的通道層及金屬閘極結構。金屬閘極結構包括閘極介電層；阻障層，形成於該閘極介電層之上；功函數調整層，形成於該阻障層之上，由Al及TiAl之一形成；阻擋層，形成於該功函數調整層之上，且由TiN形成；體金屬層，形成於該阻擋層之上，且由W形成；該通道層之上之一閘極長度為5nm至15nm，該第一導電層的厚度為0.2nm至3.0nm，該第一導電層之最大厚度與最小厚度之範圍大於該第一導電層平均厚度之0%且小於該第一導電層平均厚度之10%。

Description

半導體元件及其製造方法與閘極結構的形成方法
本發明實施例係關於半導體積體電路，特別關於具有金屬閘極結構的半導體元件及其製造方法。
為追求更高的元件密度、較佳的性能、及更低的成本，半導體工業進展至奈米科技製程，其中製造及設計問題的挑戰導致使用具有高介電常數(high-k)材料的金屬閘極結構。金屬閘極結構經常使用閘極置換(gate replacement)技術製造。
根據本發明一實施例，提供一種閘極結構的形成方法，形成閘極介電層於通道層之上，通道層由半導體材料所形成，形成第一導電層於閘極介電層之上，形成第二導電層於第一導電層之上，形成第三導電層於第二導電層之上；第一導電層的形成包括沉積導電材料以及蝕刻導電材料以減少導電材料的厚度；在閘極結構形成之後，第一導電層之厚度範圍為0.2nm至3.0nm。
根據本發明其他實施例，提供一種半導體元件的 製造方法，形成虛置閘極結構於基板之上，形成層間絕緣層於虛置閘極結構及基板之上，移除虛置閘極結構以形成對應於虛置閘極結構之空間，形成閘極介電層於空間中，形成第一導電層於空間中閘極介電層之上，形成第二導電層於第一導電層之上，形成第三導電層於第二導電層之上，第一導電層包括一或多層導電層；第一導電層的形成包括沉積導電材料以及蝕刻導電材料以減少導電材料的厚度；在閘極結構形成之後，第一導電層之厚度範圍為0.2nm至3.0nm。
根據本發明其他實施例，半導體元件包括場效電晶體(FET)，包括由半導體形成的通道層及金屬閘極結構；金屬閘極結構包括閘極介電層；阻障層，形成於該閘極介電層之上；功函數調整層，形成於該阻障層之上，由Al及TiAl之一形成；阻擋(blocking)層，形成於該功函數調整層之上，且由TiN形成；體金屬(body metal)層，形成於該阻擋層之上，且由W形成；通道層之上之閘極長度為5nm至15nm，第一導電層之厚度為0.2nm至3.0nm，第一導電層之最大厚度與最小厚度之範圍大於第一導電層平均厚度之0%且小於第一導電層平均厚度之10%。
S101、S102、S103、S104、S105、S106、S107、S108、S109‧‧‧步驟
10‧‧‧基板
20‧‧‧鰭狀結構
30‧‧‧虛置閘極介電層
35‧‧‧硬罩幕
40‧‧‧虛置閘極結構
45‧‧‧虛置閘極電極層
47‧‧‧側壁絕緣層
50‧‧‧隔離絕緣層
60‧‧‧源極和汲極
70‧‧‧層間介電層
80‧‧‧空間
90‧‧‧閘極介電層
100‧‧‧阻障層
102‧‧‧TiN層
104‧‧‧TaN層
110‧‧‧功函數調整金屬層
115‧‧‧阻擋層
120‧‧‧體金屬層
140‧‧‧絕緣蓋層
AA’、BB’、CC’‧‧‧線
X、Y、Z‧‧‧方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據本發明一實施例繪示出製造半導體場效電晶 體元件的示例性流程圖。
第2A-2D、3A-3B、4-7、8A-8C、9-12圖係根據本發明一實施例繪示出製造半導體場效電晶體元件不同階段的示例性視圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
第1圖為製造具有鰭狀結構之半導體場效電晶體 元件(鰭狀場效電晶體，FinFET)的示例性流程圖。此流程圖只繪示出整個鰭狀場效電晶體元件製造過程中相關的部分。可理解的是，其他的製程可在第1圖繪示的製程之前、之中、及之後提供。本發明另外的實施例中，下列提及的一些製程可被取代或刪除，製程/過程的順序可互換。
根據一實施例，第2A-2C圖為鰭狀場效電晶體元件在製造過程中不同階段中，其一示例性剖面圖。第2D圖為俯視圖，第2A圖為第2D圖中沿線A-A’的剖面圖，第2B圖為第2D圖中沿線B-B’的剖面圖，第2C圖為第2D圖中沿線C-C’的剖面圖。
在第1圖中的S101，製造鰭狀結構20於基板10之上。鰭狀結構20形成於基板10之上，並突出於隔離絕緣層50。鰭狀結構20突出於隔離絕緣層50的部分做為通道層。
根據一實施例，為製造鰭狀結構，在基板10上形成罩幕層。罩幕層係以例如熱氧化製程及/或化學氣相沉積(chemical vapor deposition，CVD)製程形成。基板10為例如雜質濃度為約1×1015cm-3至約2×1015cm-3的p型矽基板。在另一些實施例中，基板10為n型矽基板，其雜質濃度約為1×1015cm-3至約2×1015cm-3。在一些實施例中，罩幕層包括例如氧化物(如氧化矽)墊層(pad oxide)及氮化矽罩幕層。
或者，基板10可包括其他元素半導體，例如鍺(germanium)；化合物半導體包括四四族化合物半導體例如SiC及SiGe，三五族化合物半導體例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP 、及/或GaInAsP、或上述之組合。在一實施例中，基板10為絕緣層覆矽(silicon-on insulator，SOI)基板之矽層。非晶質(amorphous)基板，例如非晶質Si、或非晶質SiC、或絕緣材料如氧化矽，亦可用於基板10。基板10可包括以適當雜質摻雜(如p型或n型導電型)的不同區域。
氧化物墊層可使用熱氧化或化學氣相沉積(chemical vapor deposition，CVD)製程形成。氮化矽罩幕層可使用物理氣相沉積製程(physical vapor deposition，PVD)形成，例如濺鍍法、化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程、原子層沉積製程(atomic layer deposition，ALD)、及/或其他製程形成。
在一些實施例中，氧化物墊層的厚度為約2nm至約15nm，氮化矽罩幕層的厚度為約2nm至約50nm。罩幕圖案進一步形成於罩幕層之上。罩幕圖案為例如由微影製程形成的光阻圖案。
以罩幕圖案為蝕刻罩幕，形成氧化物墊層的硬罩幕圖案及氮化矽罩幕層。在一些實施例中，硬罩幕圖案的寬度在約5nm至約40nm的範圍。在一些實施例中，硬罩幕圖案的寬度在約7nm至約12nm的範圍。
以硬罩幕圖案為蝕刻罩幕，使用乾蝕刻法及/或濕蝕刻法之溝槽蝕刻，圖案化基板為鰭狀結構20。鰭狀結構20之高度範圍為約20nm至約300nm。在一些實施例中，高度範圍為約30nm至約60nm。當鰭狀結構之高度不均勻，基板以上的高度可由對應於鰭狀結構平均高度的平面量測，鰭狀結構20的寬度範圍為約7nm至約15nm。
在此實施例中，體(bulk)矽晶圓用以做為基板10。然而，在一些實施例中，其他種類的基板可用以做為基板10。舉例來說，絕緣層覆矽(silicon-on-insulator，SOI)晶圓可做為起始材料，絕緣層覆矽晶圓的絕緣層構成基板10，絕緣層覆矽晶圓的矽層用以做為鰭狀結構20。
如第2A-2D圖所繪示，延伸於X方向的鰭狀結構20位於基板10之上。然而，鰭狀結構的數目並不限定為一，其數目可為二、三、四、或五、或更多。此外，一或多個虛置鰭狀結構可位於鰭狀結構20之相鄰兩側以改善圖案化製程中的圖案保真度(fidelity)。在一些實施例中，鰭狀結構20的寬度範圍為約5nm至約40nm，在某些實施例中，為約7nm至約15nm之範圍。在一些實施例中，多鰭狀結構的情況下，鰭狀結構之間的空間範圍為約5nm至約80nm，在另一些實施例中，範圍為約7nm至約15nm。然而，本發明所屬技術領域中具有通常知識者了解，整個敘述中引用的尺寸和數值僅為範例，可更動以適用不同尺度的積體電路。
在此實施例中，鰭狀場效電晶體元件為p型鰭狀場效電晶體。然而，在此揭露的技術亦適用於n型鰭狀場效電 晶體。
形成鰭狀結構20之後，隔離絕緣層50形成於鰭狀結構20之上。
隔離絕緣層50包括一或多層絕緣材料，例如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、或氮化矽(silicon nitride)，以低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma chemical vapor deposition，plasma-CVD)、或可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)形成。於可流動化學氣相沉積中，沉積可流動介電材料，而非氧化矽。可流動介電材料，如名稱所意味，在沉積時可「流動」以高深寬比填充間隙或空間。通常，多種化學品添加於含矽的前驅物，以使沉積的膜層流動。在一些實施例中，添加氮氫鍵。可流動的介電前驅物例如，特別是可流動的氧化矽前驅物，包括矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、甲基倍半矽氧烷/氫倍半矽氧烷(MSQ/HSQ)、全氫矽氮烷(perhydrosilazane，TCPS)、全氫聚矽氮烷(perhydro-polysilazane，PSZ)、原矽酸四乙酯(tetraethyl orthosilicate，TEOS)、或矽烷基胺(silyl-amine)，如三甲矽烷基胺(trisilylamine，TSA)。在一些實施例中，這些可流動的氧化矽材料形成於多過程製程。在可流動的膜層沉積之後，其被固化並退火以移除所不需要的元素以形成氧化矽。當不需要的元素被移除後，可流動的的膜層緻密化並收縮。在一些實施例 中，進行多次退火製程。可流動的膜層被固化及退火不只一次。可流動的膜層可摻雜硼或磷。在一些實施例中，隔離絕緣層50可以一或多層SOG、SiO、SiON、SiOCN、及/或氟化物摻雜矽酸鹽玻璃(fluoride-doped silicate glass，FSG)形成。
形成隔離絕緣層50於鰭狀結構20上之後，進行平坦化製程以移除部分隔離絕緣層50及罩幕層(氧化物墊層及氮化矽罩幕層)。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕(etch-back)製程。接著，進一步移除隔離絕緣層50以使鰭狀結構20的通道層(上層)露出。
在一些實施例中，可使用濕蝕刻製程部分移除隔離絕緣層50，例如浸泡基板於氫氟酸(hydrofluoric acid，HF)中。在另一個實施例中，可使用乾蝕刻製程部分移除隔離絕緣層50，例如可使用以CHF3或BF3做為蝕刻氣體的乾蝕刻製程。
形成隔離絕緣層50之後，可進行熱製程如退火，以改善隔離絕緣層50的品質。在一些實施例中，以快速熱退火(rapid thermal annealing,RTA)在溫度範圍約為900℃至1050℃，於惰性氣體環境中如N2、Ar、或He環境執行熱製程，持續約1.5秒至10秒。
在第1圖的S102中，如第2A-2D圖所繪示，虛置閘極結構40形成於部分鰭狀結構20之上。
介電層與多晶矽層形成於隔離絕緣層50及露出的鰭狀結構之上，接著，進行圖案化製程以獲得虛置閘極結構40 ，包括由多晶矽形成的虛置閘極電極層45及虛置閘極介電層30。在一些實施例中，使用包括形成於氧化矽層之上的氮化矽層的硬罩幕35以進行多晶矽層的圖案化，在另一些實施例中，硬罩幕35包括形成於氮化矽層之上的氧化矽層。虛置閘極介電層30可為氧化矽，以化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)、電子束蒸鍍(e-beam evaporation)、或其他適合的製程形成。在一些實施例中，虛置閘極介電層30包括一或多層氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、或高介電常數介電質。在一些實施例中，閘極介電層厚度範圍為約0.5nm至約2nm，在另一些實施例中，範圍為約0.5nm至約1nm。
在一些實施例中，虛置閘極電極層45包括單層或多層結構。虛置閘極電極層45可為均勻或非均勻摻雜的多晶矽。可使用合適的製程形成虛置閘極電極層45，例如原子層沉積製程(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、電鍍(plating)、或上述之組合。在此實施例中，虛置閘極電極層45之寬度範圍為約30nm至約60nm。在一些實施例中，閘極電極之厚度範圍為約20nm至約400nm，在另一些實施例中，厚度範圍為約50nm至150nm。
如第3A圖所繪示，側壁絕緣層47形成於虛置閘極電極45主要兩側之上。第3A圖係根據一實施例，為不同階 段製造過程中，其一對應於第2D圖中線C-C’的示例性剖面圖。
側壁絕緣層47可包括氧化矽、氮化矽、氮氧化矽、或其他適合的材料。側壁絕緣層47可包括單層或多層結構。側壁絕緣材料的覆(blanket)層可使用化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)、或其他適合的技術形成。接著，於側壁絕緣材料進行非等向性蝕刻，以於閘極結構之主要兩側形成一對側壁絕緣層(間隔物)47。在一些實施例中，側壁絕緣層47的厚度範圍為約5nm至約30nm，在另一些實施例中，厚度範圍為約10nm至約20nm。
在第1圖的S103中，如第3B圖所繪示，形成源極和汲極60。第3B圖係根據一實施例，為不同階段製造過程中，其一對應於第2D圖中線B-B’的示例性的剖面圖。源極和汲極60可包括應變層，以施加應力於通道層。在一些實施例中，未被虛置閘極結構40覆蓋的上層部分鰭狀結構20被向下蝕刻而形成凹蝕部分。接著，在凹蝕部分形成適當的應變層。在一些實施例中，應變層包括單層或多層，包括p型場效電晶體使用之SiGe及n型場效電晶體使用之SiP、SiC、或SiCP。應變層係磊晶(epitaxially)形成於凹蝕部分中。
如第4圖所繪示，對應於第2圖之線C-C’，層間介電(interlayer dielectric，ILD)層70形成於具側壁絕緣層47的虛置閘極結構40之上。
形成介電材料於虛置閘極結構及隔離絕緣層50之上，接著進行平坦化製程如回蝕製程及/或化學機械研磨(chemical mechanical polishing，CMP)製程，以獲得第4圖所繪示之結構。層間介電層70之介電材料可包括一或多層氧化矽、氮化矽、氮氧化矽(silicon oxynitride，SiON)、SiOCN、氟化物摻雜矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、或低介電常數介電材料。層間介電層70之絕緣材料可與隔離絕緣層50之絕緣材料相同或不同。
在第1圖的S104中，如第5圖所繪示，層間介電層70形成後，以乾蝕刻及/或濕蝕刻移除虛置閘極結構40，以便形成空間80。空間80之深度範圍為約50nm至約400nm，且深度範圍可為約100nm至200nm。在一些實施例中，空間80之深寬比範圍可為0.5至20。如第5圖所繪示，側壁絕緣層47餘留於空間80中。在一些實施例中，側壁絕緣層47於移除虛置閘極結構40時被移除。
在第1圖的S105中，如第6圖所繪示，形成閘極介電層90於空間80中。閘極介電層90形成於鰭狀結構20通道層之上的介面層(未繪示)上。在一些實施例中，介面層包括氧化矽，其厚度為0.2nm至1.5nm。氧化矽介面層可藉由氧化矽通道層形成。在另一些實施例中，介面層厚度範圍為約0.5nm至約1.0nm。在一些實施例中，未形成介面層。
閘極介電層90包括一或多層介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料、及/或上述之組合。高介電常數介電材料例如包括HfO2、HfSiO 、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina，HfO2-Al2O3)合金、其他合適的高介電常數介電材料、及/或上述之組合。閘極介電層90以例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)，高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDPCVD)製程、或其他適合的方法、及/或上述方法之組合形成。在一些實施例中，閘極介電層90厚度範圍為約0.5nm至約5nm。在另一些實施例中，範圍約為1.0nm至約3.0nm。在一些實施例中，閘極介電層90可包括由二氧化矽(silicon dioxide)形成的介面層。閘極介電層90亦形成於層間介電層70的上表面。
在第1圖的S106中，如第7圖所繪示，第一導電層100做為阻障層，形成於空間80中閘極介電層之上。接著，在第1圖的S107中，如第9圖所繪示，功函數調整金屬(work function adjustment metal，WFM)層110形成於阻障層100之上。
功函數調整金屬層110包括一或多層金屬材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC。在一實施例中，功函數調整金屬層110包括Al或TiAl，其厚度範圍為約3.0nm至約10nm。
當通道層之上的閘極長度(閘極電極於X方向的寬度)小於約15nm時，功函數調整金屬層之效果由於阻障層之故 變得不足(亦即，功函數調整金屬層穿透不足)。因此，若阻障層厚度未減少，n-通道場效電晶體之臨界電壓(threshold voltage，Vt)隨閘極長度減少而增加。特別是，當閘極長度範圍為約5nm至約15nm，阻障層厚度大於約3.0nm時，n-通道場效電晶體之臨界電壓Vt隨閘極長度減少而增加。
發明人發現，當閘極長度範圍為約5nm至約15nm，阻障層厚度為約3.0nm或更薄時，臨界電壓Vt隨閘極長度減少而減少。進一步來說，當阻障層厚度範圍為約0.2nm至約3.0nm時，隨閘極長度改變，臨界電壓可控制在想要的值。
然而，當阻障層由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、或原子層沉積製程(atomic layer deposition，ALD)形成，發明人發現阻障層之厚度難以控制，特別是當其厚度等於或小於3.0nm時。為改善阻障層厚度的可控制性，在此實施例中，採用如第8A-8C圖所繪示的製程，以形成高厚度均勻度的阻障層。
如第8A圖所繪示，TiN層102為下阻障層，形成於閘極介電層90上。TiN層102可使用化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、或原子層沉積製程(atomic layer deposition，ALD)形成，在一些實施例中，TiN層厚度範圍為約0.3nm至約1.5nm。
接著，如第8B圖所繪示，TaN層104為上阻障層，形成於TiN層102上。TaN層104可使用化學氣相沉積 (chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、或原子層沉積製程(atomic layer deposition，ALD)形成，在一些實施例中，TaN層厚度範圍為約1.0nm至約4.0nm。在另一些實施例中，使用摻雜Si的WN或TiN做為上阻障層。
接著，如第8C圖所繪示，蝕刻TaN層104以減少其厚度。在一實施例中，以使用WCl5氣體的化學蝕刻製程以移除TaN層104的上部。在一些實施例中，使用電漿蝕刻。在一些實施例中，蝕刻之後TaN層的厚度範圍為約0.1nm至約2.0nm。可重複形成TaN層並蝕刻TaN層(沉積及蝕刻製程)以獲得想要的厚度。
此外，在一些實施例中，TiN層102經受沉積及蝕刻製程。在TiN層102以化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、或原子層沉積製程(atomic layer deposition，ALD)形成之後，厚度約為1.0nm至約4.0nm。在一些實施例中，在TaN層104形成之前，蝕刻TiN層102以減少其厚度，厚度範圍為約0.1nm至約2.0nm。在一些實施例中，以使用HCl和H2O2溶液的化學蝕刻製程移除TiN層102的上部。TiN層102及TaN層104兩者或其中之一可經受沉積及蝕刻製程。
使用這些製程，可均勻地形成具有約0.2nm至約3.0nm厚度之阻障層100(TiN層和TaN層)。在一些實施例中，阻障層厚度的變異量，亦即阻障層最大厚度(TH)和最小厚度(TL)的範圍介於大於0%與小於阻障層平均厚度(Av)之10%之 間(0<(TH-TL)/Av<0.1)。在一些實施例中，阻障層厚度之變異量小於5%。
此外，在一些實施例中，未形成下阻障層(TiN層104)。在此情況下，阻障層100以TaN、TiN、WN、或摻雜Si的TiN形成。
阻障層100形成之後，在第1圖的S107中，如第9圖所繪示，功函數調整金屬(WFM)層110為第二導電層，形成於阻障層100之上。
此外，在第1圖的S108中，如第10圖所繪示，體金屬(body metal)層120為第三導電層，形成於功函數調整金屬層110之上。在一些實施例中，阻擋(block)層115為第四導電層，由例如TiN形成，在形成體金屬層120之前形成於功函數調整金屬層110之上。
體金屬層120包括一或多層任意合適的金屬材料，例如鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鈷(cobalt)、鉬(molybdenum)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、及/或上述之組合。在此實施例中，鎢(tungsten，W)用以做為體金屬層120。W層120可以使用WCl5及H2為來源氣體的原子層沉積製程(atomic layer deposition，ALD)及/或化學氣相沉積(chemical vapor deposition,CVD)形成。在一些實施例中，W層120厚度範圍為約5nm至約20nm。
在第1圖的S108中，如第11圖所繪示，W層120 形成之後，進行平坦化製程，如化學機械研磨(chemical mechanical polishing，CMP)，以移除形成於層間介電層70上表面之上的金屬層。在一些實施例中，亦移除形成於層間介電層70上表面之上的閘極介電層90。此外，形成於空間80的金屬閘極層被部分移除(凹蝕)，在一些實施例中，如第12圖所繪示，形成絕緣蓋層(insulating cap layer)140。絕緣蓋層140由例如以化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積製程(atomic layer deposition，ALD)形成的氮化矽層形成。可於沉積氮化矽之後，進行平坦化製程如化學機械研磨(chemical mechanical polishing，CMP)。
可理解的是，第12圖所繪示之結構可經受進一步的CMOS製程以形成不同的特徵例如接點/導孔、內連線金屬層、介電層、鈍化層等。
前述的實施例中，製造做為場效電晶體的鰭狀場效電晶體元件。在另一些實施例中，前述的金屬閘極結構及製造方法可適用於平面場效電晶體。
在本發明實施例中，控制功函數調整金屬層下方的阻障層厚度於約0.2nm至約3.0nm的範圍。當閘極長度變化範圍約為5nm至約15nm時，可控制n-通道場效電晶體的臨界電壓為想要的值。
應了解的是，在此並未討論所有優點，所有的實施例或範例不需具有特定優點，其他實施例或範例可提供不同的優點。
根據本發明一實施例，提供一種閘極結構的形成 方法，形成閘極介電層於通道層之上，通道層由半導體材料所形成，形成第一導電層於閘極介電層之上，形成第二導電層於第一導電層之上，形成第三導電層於第二導電層之上；第一導電層的形成包括沉積導電材料以及蝕刻導電材料以減少導電材料的厚度；在閘極結構形成之後，第一導電層之厚度範圍為0.2nm至3.0nm。
根據本發明其他實施例，提供一種半導體元件的製造方法，形成虛置閘極結構於基板之上，形成層間絕緣層於虛置閘極結構及基板之上，移除虛置閘極結構以形成對應於虛置閘極結構之空間，形成閘極介電層於空間中，形成第一導電層於空間中閘極介電層之上，形成第二導電層於第一導電層之上，形成第三導電層於第二導電層之上，第一導電層包括一或多層導電層；第一導電層的形成包括沉積導電材料以及蝕刻導電材料以減少導電材料的厚度；在閘極結構形成之後，第一導電層之厚度範圍為0.2nm至3.0nm。
根據本發明其他實施例，半導體元件包括場效電晶體(FET)，包括由半導體形成的通道層及金屬閘極結構；金屬閘極結構包括閘極介電層；阻障層，形成於該閘極介電層之上；功函數調整層，形成於該阻障層之上，由Al及TiAl之一形成；阻擋(blocking)層，形成於該功函數調整層之上，且由TiN形成；體金屬(body metal)層，形成於該阻擋層之上，且由W形成；通道層之上之閘極長度為5nm至15nm，第一導電層之厚度為0.2nm至3.0nm，第一導電層之最大厚度與最小厚度之範圍大於第一導電層平均厚度之0%且小於第一導電層平均 厚度之10%。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (12)

  1. 一種閘極結構的形成方法，包括：形成一閘極介電層於一通道層之上，該通道層由一半導體材料所形成；形成一第一導電層於該閘極介電層之上；形成一第二導電層於該第一導電層之上；以及形成一第三導電層於該第二導電層之上，其中：該第一導電層的形成包括：沉積一導電材料；蝕刻該導電材料以減少該導電材料之厚度；以及在該閘極結構形成之後，該第一導電層之厚度範圍為0.2nm至3.0nm。
  2. 如申請專利範圍第1項所述之閘極結構的形成方法，其中：該第一導電層包括一或多層導電層；以及該第一導電層的形成包括：形成一TaN層；以及蝕刻該TaN層以減少該TaN層之厚度。
  3. 如申請專利範圍第2項所述之閘極結構的形成方法，其中該第一導電層的形成更包括，在形成該TaN層之前形成一TiN層，其中在形成該閘極結構之後，該TiN層之厚度範圍為0.3nm至1.5nm。
  4. 如申請專利範圍第2項所述之閘極結構的形成方法，其中該TaN層在蝕刻之後厚度介於0.2nm至2.0nm。
  5. 如申請專利範圍第2項所述之閘極結構的形成方法，其中： 該第二導電層包括一或多層的Al及TiAl；以及該第三導電層包括W。
  6. 如申請專利範圍第5項所述之閘極結構的形成方法，更包括於該第二導電層及該第三導電層之間形成一第四導電層。
  7. 一種半導體元件的製造方法，該方法包括：形成一虛置閘極結構於一基板之上；形成一層間絕緣層於該虛置閘極結構及該基板之上；移除該虛置閘極結構以形成對應於該虛置閘極結構之一空間；形成一閘極介電層於該空間中；形成一第一導電層於該空間中該閘極介電層之上；形成一第二導電層於該第一導電層之上；以及形成一第三導電層於該第二導電層之上，其中：該第一導電層包括一或多層導電層；以及該第一導電層的形成包括：沉積一導電材料；蝕刻該導電材料以減少該導電材料之厚度；以及在該閘極結構形成之後，該第一導電層之厚度範圍為0.2nm至3.0nm。
  8. 如申請專利範圍第7項所述之半導體元件的製造方法，其中該第一導電層的形成包括：形成一TaN層；以及蝕刻該TaN層以減少該TaN層之厚度，其中該TaN層在蝕 刻之後厚度範圍為0.2nm至2.0nm。
  9. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該第一導電層的形成更包括，形成該TaN層之前，形成一TiN層於該閘極介電層之上，其中在該閘極結構形成之後，該TiN層之厚度範圍為0.3nm至1.5nm。
  10. 如申請專利範圍第8項所述之半導體元件的製造方法，其中：該第二導電層包括一或多層Al及TiAl；以及該第三導電層包括W。
  11. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括形成一TiN層於該第二導電層及該第三導電層之間。
  12. 一種半導體元件，包括一場效電晶體，其中：該場效電晶體包括由一半導體形成的一通道層(channel layer)及一金屬閘極結構；該金屬閘極結構包括：一閘極介電層；一阻障層(barrier layer)，形成於該閘極介電層之上；一功函數調整層(work function adjustment layer)，形成於該阻障層之上，由Al及TiAl之一形成；一阻擋層(blocking layer)，形成於該功函數調整層之上，且由TiN形成；以及一體金屬層(body metal layer)，形成於該阻擋層之上，且由W形成，其中：該通道層之上之一閘極長度為5nm至15nm； 該第一導電層的厚度為0.2nm至3.0nm；以及該第一導電層之最大厚度與最小厚度之間的範圍大於該第一導電層平均厚度之0%且小於該第一導電層平均厚度之10%。
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