CN103531540B - 半导体器件制造方法 - Google Patents

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Abstract

本发明提供了一种具有双功函数金属栅的CMOS晶体管的制造方法，其中，在不同MOS区域，形成不同厚度的栅极材料，然后，将金属铝作为调节功函数的金属引入，通过退火工艺，利用Al停留在栅极层可以获得较低功函数、进入栅绝缘层可以获得较高功函数的特点，实现了CMOS晶体管的双功函数金属栅，简化了双功函数晶体管的集成工艺。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种具有双功函数金属栅的CMOS晶体管的制造方法。
背景技术
随着CMOS器件特征尺寸越来越小，为了实现大的饱和电流，必须降低晶体管的阈值电压。在众多可实施的方案中，一个方法是利用带边功函数金属栅来降低晶体管阈值电压，而对于CMOS中的两种不同晶体管，PMOS和NMOS，这就需要采用两种不同功函数的金属栅，即双功函数金属栅。通常情况下，采用不同材料来获得双功函数金属栅，对金属刻蚀技术要求较高，且增加了工艺流程，提高了工艺的复杂度。
因此，需要提供一种新的具有双功函数金属栅的晶体管的制造方法，以解决上述问题，并更好地确保晶体管性能。
发明内容
本发明提供一种半导体器件制造方法，用于制造具有双功函数金属栅的CMOS晶体管，具体包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOSFET区域和PMOSFET区域；
全面性地形成第一栅极绝缘层；
全面性地形成第一栅极；
刻蚀位于PMOSFET区域的第一栅极的至少部分厚度；
全面性地形成铝金属层；
对所述铝金属层进行退火；
沉积金属填充层，完成CMOS晶体管的金属栅极。
根据本发明的一个方面，所述第一栅极绝缘层的材料为高K栅极绝缘材料，其厚度为2-4nm；或者，所述第一栅极绝缘层的材料为SiO2，其厚度为5-7nm。
根据本发明的一个方面，所述第一栅极的材料为TiN、MoN或TaN，厚度为2-15nm。
根据本发明的一个方面，在刻蚀位于PMOSFET区域的第一栅极的至少部分厚度工艺中，至少刻蚀位于PMOSFET区域的第一栅极的三分之一厚度。
根据本发明的一个方面，在刻蚀位于PMOSFET区域的第一栅极的至少部分厚度工艺中，刻蚀位于PMOSFET区域的第一栅极的全部厚度，并且，在沉积所述金属填充层之前，全面性地形成第二栅极材料层；所述第二栅极材料层的材料为TiN、MoN或TaN，厚度为2-15nm。
根据本发明的一个方面，刻蚀位于PMOSFET区域的第一栅极的至少部分厚度具体包括：形成掩膜层，该掩膜层覆盖NMOSFET区域而暴露出PMOSFET区域，然后，各向异性地刻蚀位于PMOSFET区域的第一栅极。
根据本发明的一个方面，所述铝金属层的厚度为0.1-5nm。
根据本发明的一个方面，采用离子注入工艺引入所述铝金属层，注入能量为0.1-15keV，剂量为1e14-5e16/cm2。
根据本发明的一个方面，对所述铝金属层进行退火的具体工艺条件为：退火温度为300-1000℃，退火时间为5s-2min。
根据本发明的一个方面，所述金属填充层的材料为TaN、TiAl或W。
根据本发明的一个方面，采用后栅工艺，在进行阱区注入、形成NMOSFET区域和PMOSFET区域之后，以及在全面性地形成第一栅极绝缘层之前：形成牺牲性栅极绝缘层、牺牲性栅极，定义栅极图形；形成栅极间隙壁，其覆盖所述牺牲性栅极和牺牲性栅极绝缘层的侧壁；形成栅极间介质层；去除牺牲性栅极绝缘层和牺牲性栅极，形成栅极空洞。
本发明的优点在于：在不同MOS区域，仅通过一次光刻和金属刻蚀工艺，形成不同厚度的栅极材料，然后，将金属铝作为调节功函数的金属引入，通过退火工艺，利用Al停留在栅极层可以获得较低功函数、进入栅绝缘层可以获得较高功函数的特点，实现了CMOS晶体管的双功函数金属栅，简化了双功函数晶体管的集成工艺。
附图说明
图1-图7本发明提供的一种具有双功函数金属栅的CMOS晶体管的制造方法的流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及到具有双功函数金属栅的CMOS晶体管的制造方法，其制造流程参见附图1-5。
首先，参见附图1，提供半导体衬底10，在半导体衬底10上形成STI(Shallowtrenchisolation，浅沟槽隔离)结构11，并进行阱区注入，形成NMOSFET区域20和PMOSFET区域30。在本实施例中，半导体衬底10为单晶硅衬底，可选地，也可采用SOI衬底、GeSi衬底其他合适的半导体衬底。在半导体衬底10上形成STI结构11的方法具体包括，首先在半导体衬底10上涂布光刻胶，接着光刻出STI结构11图形，并对半导体衬底10进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，常见的如SiO2，从而形成STI。在形成STI结构11之后，进行阱区注入，PMOSFET阱区注入杂质为N型杂质，而NMOSFET阱区注入杂质为P型杂质。
本发明的制造方法中，可以采用后栅工艺(gatelast)，也可以采用先栅工艺(gatefirst)。
对于后栅工艺，在形成STI和阱区之后，在半导体衬底10上形成牺牲性栅极绝缘层12、牺牲性栅极13，并定义出栅极图形，参见附图1。牺牲性栅极绝缘层12例如是SiO2或者高K栅极绝缘材料。牺牲性栅极13材料为多晶硅，在完成晶体管其它部件后，将会去除这一多晶硅栅极，然后形成金属或金属化合物栅极。然后，形成栅极间隙壁14，栅极间隙壁14覆盖所述牺牲性栅极和牺牲性栅极绝缘层的侧壁，接着，形成栅极间介质层15，参见附图2。其中，栅极间隙壁14的材料例如为SiO2、Si3N4等等，栅极间介质层15可以是SiO2。在完成晶体管其它部件的制备之后，去除牺牲性栅极13和牺牲性栅极绝缘层12，形成栅极空洞16，参见附图3，用以容纳随后形成的金属或者金属化合物栅极。而对于先栅工艺，则无需进行上述后栅工艺步骤，直接形成金属或者金属化合物栅极即可。下面，将详细描述金属或金属化合物栅极的形成过程，以上述后栅工艺为基础进行描述，先栅工艺中金属或者金属化合物栅极的形成具有与之完全相同的工艺过程。
参见附图4，首先在半导体衬底10上，全面性地形成第一栅极绝缘层17，作为CMOS晶体管的栅极绝缘层。第一栅极绝缘层17为高K栅极绝缘材料薄膜或SiO2。高K栅极绝缘材料具有比SiO2更大的介电常数，对晶体管器件性能更为有利。高K栅极绝缘材料包括二元或多元的过渡金属和镧系元素氧化物，例如HfO2、ZrO2、LaAlO3等。第一栅极绝缘层17既要实现其栅绝缘特性，又要具有尽可能薄的厚度，采用高K栅极绝缘材料时，其厚度优选为2-4nm，沉积工艺例如为CVD、PVD、ALD；采用SiO2时，其厚度优选为5-7nm。
接着，参见附图5，在第一栅极绝缘层17之上，全面性地形成第一栅极18。第一栅极18的材料为金属或金属化合物，例如TiN、MoN、TaN。第一栅极18的厚度优选为2-15nm，沉积工艺例如是CVD、PVD、ALD。
接着，参见附图6，首先，形成图案化的掩膜19，掩膜19可以是光刻胶或者如Si3N4的硬掩膜材料。掩膜19覆盖NMOSFET区域20，暴露出PMOSFET区域30。然后，采用各向同性的刻蚀工艺，对位于PMOSFET区域30的第一栅极18进行刻蚀，去除该区域第一栅极18的至少部分厚度，原则上使两个区域的第一栅极18存在厚度差即可，优选地，至少刻蚀掉该区域第一栅极18的三分之一厚度。图6中箭头所指方向即为刻蚀工艺进行的方向。之后，去除掩膜19。
接着，参见附图7，全面性地形成铝金属层21，并对铝金属层21进行退火处理。铝金属层21采用溅射工艺形成，其厚度优选为0.1-5nm。另外，还可以通过离子注入的方式引入铝金属层21，离子注入的工艺可控性更强，注入能量为0.1-15keV，剂量为1e14-5e16/cm2。在这里，金属铝作为调节功函数的金属而引入，利用到了铝停留在金属层(或金属化合物层)可以实现低功函数而进入栅绝缘材料层可以实现高功函数的特点，简化集成工艺。因此，为了获得期望的调节功函数的效果，需要设置合适的退火工艺参数，其中，退火温度为300-1000℃，退火时间为5s-2min。在图6和图7所示步骤之后，经过可控制的刻蚀工艺，NMOSFET区域的第一栅极18的厚度比PMOSFET区域的第一栅极18的厚度更大，然后通过退火处理，控制铝留在NMOSFET区域的第一栅极18中以获得较低的功函数，同时使得铝进入到PMOSFET区域的第一栅极18下方的栅绝缘材料层中以获得较高的功函数，这样就实现了CMOS晶体管的具有双功函数的金属栅。
接下来，可以进行金属填充层的沉积，填充的金属或金属化合物可选地例如TaN、TiAl、W等，从而完成CMOS晶体管的金属栅极。另外，在图6所示的步骤，如果位于PMOSFET区域30的第一栅极18的厚度被完全刻蚀去除，在沉积金属填充层之前，可以全面性地沉积一层第二栅极(未图示)，其材料可以与第一栅极18相同，例如是TiN、MoN或TaN，其厚度优选为2-15nm。在完成金属栅极之后，进行随后的铜互连工艺等。
这样，本发明提供了一种具有双功函数金属栅的CMOS晶体管的制造方法，其特点在于，在不同MOS区域，通过一次光刻和刻蚀，形成不同厚度的栅极材料，然后，将金属铝作为调节功函数的金属引入，通过退火工艺，利用Al停留在栅极层可以获得较低功函数、进入栅绝缘层可以获得较高功函数的特点，实现了CMOS晶体管的双功函数金属栅，简化了双功函数晶体管的集成工艺。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (12)

1.一种半导体器件制造方法，用于制造具有双功函数金属栅的CMOS晶体管，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOSFET区域和PMOSFET区域；
全面性地形成第一栅极绝缘层；
在所述第一栅极绝缘层之上全面性地形成第一栅极，所述第一栅极与所述第一栅极绝缘层直接接触，所述第一栅极的材料为金属或金属化合物；
刻蚀位于PMOSFET区域的第一栅极的至少部分厚度；
全面性地形成铝金属层；
对所述铝金属层进行退火；
沉积金属填充层，完成CMOS晶体管的金属栅极；
其中，在对所述铝金属层进行退火过程中，控制铝留在NMOSFET区域的所述第一栅极中以获得较低的功函数，同时使铝进入到PMOSFET区域的所述第一栅极下方的所述第一栅极绝缘层中以获得较高的功函数。
2.根据权利要求1所述的方法，其特征在于，所述第一栅极绝缘层的材料为高K栅极绝缘材料，其厚度为2-4nm；或者，所述第一栅极绝缘层的材料为SiO2，其厚度为5-7nm。
3.根据权利要求1所述的方法，其特征在于，所述第一栅极的材料为TiN、MoN或TaN，厚度为2-15nm。
4.根据权利要求1所述的方法，其特征在于，在刻蚀位于PMOSFET区域的第一栅极的至少部分厚度工艺中，至少刻蚀位于PMOSFET区域的第一栅极的三分之一厚度。
5.根据权利要求1所述的方法，其特征在于，在刻蚀位于PMOSFET区域的第一栅极的至少部分厚度工艺中，刻蚀位于PMOSFET区域的第一栅极的全部厚度，并且，在沉积所述金属填充层之前，全面性地形成第二栅极材料层。
6.根据权利要求5所述的方法，其特征在于，所述第二栅极材料层的材料为TiN、MoN或TaN，厚度为2-15nm。
7.根据权利要求1所述的方法，其特征在于，刻蚀位于PMOSFET区域的第一栅极的至少部分厚度具体包括：形成掩膜层，该掩膜层覆盖NMOSFET区域而暴露出PMOSFET区域，然后，各向异性地刻蚀位于PMOSFET区域的第一栅极。
8.根据权利要求1所述的方法，其特征在于，所述铝金属层的厚度为0.1-5nm。
9.根据权利要求1所述的方法，其特征在于，采用离子注入工艺引入所述铝金属层，注入能量为0.1-15keV，剂量为1e14-5e16/cm2。
10.根据权利要求1所述的方法，其特征在于，对所述铝金属层进行退火的具体工艺条件为：退火温度为300-1000℃，退火时间为5s-2min。
11.根据权利要求1所述的方法，其特征在于，所述金属填充层的材料为TaN、TiAl或W。
12.根据权利要求1所述的方法，其特征在于，采用后栅工艺，在进行阱区注入、形成NMOSFET区域和PMOSFET区域之后，以及在全面性地形成第一栅极绝缘层之前：
形成牺牲性栅极绝缘层、牺牲性栅极，定义栅极图形；
形成栅极间隙壁，其覆盖所述牺牲性栅极和牺牲性栅极绝缘层的侧壁；
形成栅极间介质层；
去除牺牲性栅极绝缘层和牺牲性栅极，形成栅极空洞。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448687B (zh) * 2014-07-08 2018-09-21 中芯国际集成电路制造(上海)有限公司 在后栅工艺中形成不同厚度的栅氧化层的方法
CN105470256B (zh) * 2014-09-05 2019-02-01 中国科学院微电子研究所 Cmos器件及其制造方法
KR102381342B1 (ko) * 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494236A (zh) * 2009-02-20 2009-07-29 中国科学院微电子研究所 Cmos器件金属栅极及其形成方法
CN101800196A (zh) * 2009-02-09 2010-08-11 中国科学院微电子研究所 一种双金属栅功函数的调节方法
CN102110598A (zh) * 2009-12-23 2011-06-29 中国科学院微电子研究所 适用于pmos器件全硅化金属栅功函数的调节方法
CN102299156A (zh) * 2010-06-28 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873048B2 (en) * 2003-02-27 2005-03-29 Sharp Laboratories Of America, Inc. System and method for integrating multiple metal gates for CMOS applications
US8450169B2 (en) * 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800196A (zh) * 2009-02-09 2010-08-11 中国科学院微电子研究所 一种双金属栅功函数的调节方法
CN101494236A (zh) * 2009-02-20 2009-07-29 中国科学院微电子研究所 Cmos器件金属栅极及其形成方法
CN102110598A (zh) * 2009-12-23 2011-06-29 中国科学院微电子研究所 适用于pmos器件全硅化金属栅功函数的调节方法
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法
CN102299156A (zh) * 2010-06-28 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法

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