DE102017117971A1 - Halbleiter-Bauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Ein Feldeffekttransistor weist eine Kanalschicht, die aus einem Halbleiter besteht, und eine Metall-Gate-Struktur auf. Die Metall-Gate-Struktur weist Folgendes auf: eine dielektrische Gate-Schicht; eine Sperrschicht, die auf der dielektrischen Gate-Schicht hergestellt ist; eine Austrittsarbeits-Einstellungsschicht, die auf der Sperrschicht hergestellt ist und aus Al oder TiAl besteht; eine Blockierungsschicht, die auf der Austrittsarbeits-Einstellungsschicht hergestellt ist und aus TiN besteht; und eine Body-Metallschicht, die auf der Blockierungsschicht hergestellt ist und aus W besteht. Eine Gate-Länge über der Kanalschicht liegt in einem Bereich von 5 nm bis 15 nm, und eine Dicke der ersten leitfähigen Schicht liegt in einem Bereich von 0,2 nm bis 3,0 nm. Ein Bereich zwischen einer größten Dicke und einer kleinsten Dicke der ersten leitfähigen Schicht ist größer als 0% und kleiner als 10% einer mittleren Dicke der ersten leitfähigen Schicht.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis, insbesondere ein Halbleiter-Bauelement mit einer Metall-Gate-Struktur, und dessen Herstellungsverfahren.
  • Hintergrund
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Verwendung einer Metall-Gate-Struktur mit einem High-k-Material (Material mit einer hohen Dielektrizitätskonstante) geführt. Die Metall-Gate-Struktur wird häufig unter Verwendung eines Gate-Ersetzungsprozess hergestellt.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • 1 ist ein beispielhaftes Ablaufdiagramm für die Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 2A bis 12 zeigen beispielhafte Darstellungen von Zwischenstufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, unter” untere(r)”/unteres” darüber befindlich”, obere(r)”/oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus” bedeuten.
  • 1 ist ein beispielhaftes Ablaufdiagramm für die Herstellung eines FET-Halbleiter-Bauelements, das eine Finnenstruktur hat (FinFET). Das Ablaufdiagramm zeigt nur den Teil des gesamten Herstellungsprozesses, der für ein FinFET-Bauelement relevant ist. Es dürfte klar sein, dass weitere Schritte vor, während und nach den in 1 dargestellten Schritten vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte oder Prozesse ist austauschbar.
  • Die 2A bis 2C sind beispielhafte Schnittansichten des FinFET-Bauelements auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. 2D ist eine Draufsicht, 2A ist eine Schnittansicht entlang der Linie A-A' von 2D, 2B ist eine Schnittansicht entlang der Linie B-B' von 2D, und 2C ist eine Schnittansicht entlang der Linie C-C' von 2D.
  • Im Schritt S101 von 1 wird eine Finnenstruktur 20 über einem Substrat 10 hergestellt. Die Finnenstruktur 20 wird über dem Substrat 10 hergestellt und ragt aus einer Trennungsisolierschicht 50 heraus. Der Teil der Finnenstruktur 20, der aus der Trennungsisolierschicht 50 herausragt, fungiert als eine Kanalschicht.
  • Um eine Finnenstruktur gemäß einer Ausführungsform herzustellen, wird eine Maskenschicht über einem Substrat 10 hergestellt. Die Maskenschicht wird zum Beispiel durch thermische Oxidation und/oder chemische Aufdampfung (CVD) hergestellt. Das Substrat 10 ist zum Beispiel ein p-leitendes Siliziumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 2 × 1015 cm–3. Bei anderen Ausführungsformen ist das Substrat 10 ein n-leitendes Siliziumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 2 × 1015 cm–3. Die Maskenschicht umfasst bei einigen Ausführungsformen zum Beispiel eine Pad-Oxidschicht (z. B. eine Siliziumoxidschicht) und eine Siliziumnitrid-Maskenschicht.
  • Alternativ kann das Substrat 10 Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, der Verbindungshalbleiter der Gruppe IV-IV, wie etwa SiC und SiGe, und Verbindungshalbleiter der Gruppe III-V umfasst, wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI-Substrats (SOI: Silizium auf Isolator). Amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder Isoliermaterialien, wie etwa Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche haben, die entsprechend mit Dotierungsstoffen (z. B. mit einer p- oder n-Leitfähigkeit) dotiert worden sind.
  • Die Pad-Oxidschicht kann durch thermische Oxidation oder CVD hergestellt werden. Die Siliziumnitrid-Maskenschicht kann durch physikalische Aufdampfung, wie etwa Sputtern, CVD, plasmaunterstützte chemische Aufdampfung (PECVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), chemische Aufdampfung bei Tiefdruck (LPCVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren hergestellt werden.
  • Bei einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht in dem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitrid-Maskenschicht liegt in dem Bereich von etwa 2 nm bis etwa 50 nm. Weiterhin wird eine Maskenstruktur über der Maskenschicht hergestellt. Die Maskenstruktur ist zum Beispiel eine Resiststruktur, die durch lithografische Prozesse hergestellt wird.
  • Unter Verwendung der Maskenstruktur als einer Ätzmaske wird die Hartmaskenstruktur der Pad-Oxidschicht und der Siliziumnitrid-Maskenschicht hergestellt. Die Breite der Hartmaskenstruktur liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 40 nm. Bei bestimmten Ausführungsformen liegt die Breite der Hartmaskenstruktur in dem Bereich von etwa 7 nm bis etwa 12 nm.
  • Unter Verwendung der Hartmaskenstruktur als einer Ätzmaske wird das Substrat durch Grabenätzung mittels Trockenätzung und/oder Nassätzung zu einer Finnenstruktur 20 strukturiert. Die Höhe der Finnenstruktur 20 liegt in dem Bereich von etwa 20 nm bis etwa 300 nm. Bei bestimmten Ausführungsformen liegt die Höhe in dem Bereich von etwa 30 nm bis etwa 60 nm. Wenn die Höhen der Finnenstrukturen nicht einheitlich sind, kann die Höhe des Substrats von der Ebene gemessen werden, die den mittleren Höhen der Finnenstrukturen entspricht. Die Breite der Finnenstruktur 20 liegt in dem Bereich von etwa 7 nm bis etwa 15 nm.
  • Bei dieser Ausführungsform wird ein massiver Siliziumwafer als das Substrat 10 verwendet. Bei einigen Ausführungsformen können jedoch andere Substrat-Arten als das Substrat 10 verwendet werden. Zum Beispiel kann ein SOI-Wafer (SOI: Silizium auf Isolator) als ein Ausgangsmaterial verwendet werden, und die Isolierschicht des SOI-Wafers bildet das Substrat 10, und die Siliziumschicht des SOI-Wafers wird für die Finnenstruktur 20 verwendet.
  • Wie in den 2A bis 2D gezeigt ist, ist nur eine Finnenstruktur 20, die in der X-Richtung verläuft, über dem Substrat 10 angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf eins beschränkt. Die Anzahl kann zwei, drei, vier oder fünf oder mehr betragen. Außerdem können eine oder mehrere Dummy-Finnenstrukturen angrenzend an beide Seiten der Finnenstruktur 20 angeordnet werden, um die Formtreue der Struktur bei den Strukturierungsprozessen zu verbessern. Bei einigen Ausführungsformen liegt die Breite der Finnenstruktur 20 in dem Bereich von etwa 5 nm bis etwa 40 nm, und bei bestimmten Ausführungsformen liegt sie in dem Bereich von etwa 7 nm bis etwa 15 nm. Wenn mehrere Finnenstrukturen angeordnet sind, liegt der Abstand zwischen den Finnenstrukturen bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 80 nm und bei anderen Ausführungsformen in dem Bereich von etwa 7 nm bis etwa 15 nm. Ein Fachmann dürfte jedoch erkennen, dass die Abmessungen und Werte, die in der gesamten Beschreibung angegeben werden, lediglich Beispiele sind und so geändert werden können, dass sie für unterschiedliche Größen von integrierten Schaltkreisen geeignet sind.
  • Bei dieser Ausführungsform ist das FinFET-Bauelement ein p-FinFET. Die Verfahren, die hier beschrieben werden, können jedoch auch für einen n-FinFET verwendet werden.
  • Nach der Herstellung der Finnenstruktur 20 wird eine Trennungsisolierschicht 50 über der Finnenstruktur 20 hergestellt.
  • Die Trennungsisolierschicht 50 weist eine oder mehrere Schichten aus Isoliermaterialien, wie etwa Siliziumoxid, Siliziumoxidnitrid oder Siliziumnitrid, auf, die durch LPCVD (chemische Aufdampfung bei Tiefdruck), Plasma-CVD oder fließfähige CVD hergestellt werden. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien statt Siliziumoxid abgeschieden. Wie ihr Name vermuten lässt, können fließfähige dielektrische Materialien während der Abscheidung „fließen” und füllen dadurch Spalte oder Zwischenräume mit einem hohen Seitenverhältnis. In der Regel werden verschiedene Chemikalien zu den siliziumhaltigen Vorläufern gegeben, damit die abgeschiedene Schicht fließen kann. Bei einigen Ausführungsformen werden Stickstoffhydrid-Verbindungen zugegeben. Beispiele für fließfähige dielektrische Vorläufer, insbesondere für fließfähige Siliziumoxid-Vorläufer, sind Silicate, Siloxane, Methyl-Silsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), Tetraethylorthosilicat (TEOS) oder Silyl-Amine, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden bei einigen Ausführungsformen in einem Mehrschritt-Prozess hergestellt. Nachdem die fließfähige Schicht abgeschieden worden ist, wird sie gehärtet und dann ausgeheilt, um unerwünschte Elemente zu entfernen, sodass Siliziumoxid entsteht. Wenn die unerwünschten Elemente entfernt werden, verdichtet sich die fließfähige Schicht und sie schrumpft. Bei einigen Ausführungsformen werden mehrere Ausheilungsprozesse durchgeführt. Die fließfähige Schicht wird mehr als einmal gehärtet und ausgeheilt. Die fließfähige Schicht kann mit Bor und/oder Phosphor dotiert werden. Die Trennungsisolierschicht 50 kann bei einigen Ausführungsformen aus einer oder mehreren Schichten aus SOG, SiO, SiON, SiOCN und/oder Fluorsilicatglas (FSG) bestehen.
  • Nachdem die Trennungsisolierschicht 50 über der Finnenstruktur 20 hergestellt worden ist, wird ein Planarisierungsprozess durchgeführt, um einen Teil der Trennungsisolierschicht 50 und der Maskenschicht (der Pad-Oxidschicht und der Siliziumnitrid-Maskenschicht) zu entfernen. Der Planarisierungsprozess kann eine chemisch-mechanische Polierung (CMP) und/oder einen Rückätzprozess umfassen. Dann wird die Trennungsisolierschicht 50 weiter entfernt, sodass die Kanalschicht (die obere Schicht) der Finnenstruktur 20 freigelegt wird.
  • Bei bestimmten Ausführungsformen kann das teilweise Entfernen der Trennungsisolierschicht 50 unter Verwendung eines Nassätzprozesses zum Beispiel durch Tauchen des Substrats in Fluorwasserstoffsäure (HF) durchgeführt werden. Bei einer weiteren Ausführungsform kann das teilweise Entfernen der Trennungsisolierschicht 50 unter Verwendung eines Trockenätzprozesses durchgeführt werden. Es kann zum Beispiel ein Trockenätzprozess unter Verwendung von CHF3 oder BF3 als Ätzgase durchgeführt werden.
  • Nach der Herstellung der Trennungsisolierschicht 50 kann ein thermischer Prozess, zum Beispiel ein Glühprozess, durchgeführt werden, um die Qualität der Trennungsisolierschicht 50 zu verbessern. Bei bestimmten Ausführungsformen wird der thermische Prozess durch rasches thermisches Glühen (RTA) bei einer Temperatur in dem Bereich von etwa 900°C bis etwa 1050°C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgas-Umgebung durchgeführt, wie etwa einer N2-, Ar- oder He-Umgebung.
  • Im Schritt S102 von 1 wird eine Dummy-Gate-Struktur 40 über einem Teil der Finnenstruktur 20 hergestellt, wie in den 2A bis 2D gezeigt ist.
  • Über der Trennungsisolierschicht 50 und der freigelegten Finnenstruktur werden eine dielektrische Schicht und eine Polysiliziumschicht hergestellt, und dann werden Strukturierungsprozesse durchgeführt, um eine Dummy-Gate-Struktur 40 zu erhalten, die eine Dummy-Gate-Elektrodenschicht 45, die aus Polysilizium besteht, und eine dielektrische Dummy-Gate-Schicht 30 umfasst. Die Strukturierung der Polysiliziumschicht wird unter Verwendung einer Hartmaske 35 durchgeführt, die bei einigen Ausführungsformen eine Siliziumnitridschicht umfasst, die über einer Siliziumoxidschicht hergestellt ist. Bei anderen Ausführungsformen umfasst die Hartmaske eine Siliziumoxidschicht, die über einer Siliziumnitridschicht hergestellt ist. Die dielektrische Dummy-Gate-Schicht 30 kann Siliziumoxid sein, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder ein anderes geeignetes Verfahren hergestellt wird. Bei einigen Ausführungsformen umfasst die dielektrische Dummy-Gate-Schicht 30 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder High-k-Dielektrika. Bei einigen Ausführungsformen liegt die Dicke der dielektrischen Gate-Schicht in dem Bereich von etwa 0,5 nm bis etwa 2 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 1 nm.
  • Bei einigen Ausführungsformen hat die Dummy-Gate-Elektrodenschicht 45 eine Einschicht- oder eine Mehrschichtstruktur. Die Dummy-Gate-Elektrodenschicht 45 kann dotiertes Polysilizium sein, das gleichmäßig oder nicht gleichmäßig dotiert ist. Die Dummy-Gate-Elektrodenschicht 45 kann mit einem geeigneten Verfahren hergestellt werden, wie etwa ALD, CVD, PVD, Plattierung oder Kombinationen davon. Bei der vorliegenden Ausführungsform liegt die Breite der Dummy-Gate-Elektrodenschicht 45 in dem Bereich von etwa 30 nm bis etwa 60 nm. Bei einigen Ausführungsformen liegt die Dicke der Gate-Elektrodenschicht in dem Bereich von etwa 20 nm bis etwa 400 nm, und bei anderen Ausführungsformen liegt sie in dem Bereich von etwa 50 nm bis 150 nm.
  • Wie in 3A gezeigt ist, werden Seitenwand-Isolierschichten 47 über beiden Seiten der Dummy-Gate-Elektrode 45 hergestellt. 3A ist eine beispielhafte Schnittansicht, die der Linie C-C' von 2D entspricht, auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Die Seitenwand-Isolierschichten 47 können Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder ein anderes geeignetes Material aufweisen. Die Seitenwand-Isolierschichten 47 können eine Einschicht- oder eine Mehrschichtstruktur haben. Eine Schutzschicht aus einem Seitenwand-Isoliermaterial kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren hergestellt werden. Dann wird eine anisotrope Ätzung an dem Seitenwand-Isoliermaterial durchgeführt, um ein Paar Seitenwand-Isolierschichten (Abstandshalter) 47 auf zwei Hauptflächen der Gate-Struktur herzustellen. Die Dicke der Seitenwand-Isolierschichten 47 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 30 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 20 nm.
  • Im Schritt S103 von 1 werden eine Source und ein Drain 60 hergestellt, wie in 3B gezeigt ist. 3B ist eine beispielhafte Schnittansicht, die der Linie B-B' von 2D entspricht, auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. Die Source und der Drain 60 können eine Spannungsschicht umfassen, um eine Spannung auf die Kanalschicht aufzubringen. Bei einigen Ausführungsformen werden die Teile der oberen Schicht der Finnenstruktur 20, die nicht von der Dummy-Gate-Struktur 40 bedeckt sind, zu ausgesparten Teilen heruntergeätzt. Dann wird eine entsprechende Spannungsschicht in den ausgesparten Teilen hergestellt. Bei einigen Ausführungsformen umfasst die Spannungsschicht eine einfache Schicht oder mehrere Schichten, die SiGe für einen p-FET und SiP, SiC oder SiCP für einen n-FET aufweisen. Die Spannungsschicht wird in den ausgesparten Teilen epitaxial hergestellt.
  • Wie in 4 gezeigt ist, die der Linie C-C' von 2D entspricht, wird eine Zwischenschichtdielektrikum(ILD)-Schicht 70 über der Dummy-Gate-Struktur 40 mit den Seitenwand-Isolierschichten 47 hergestellt.
  • Über der Dummy-Gate-Struktur und der Trennungsisolierschicht 50 wird ein dielektrisches Material abgeschieden, und Planarisierungsprozesse, wie etwa ein Rückätzprozess und/oder ein CMP-Prozess (CMP: chemisch-mechanische Polierung), werden durchgeführt, um die in 4 gezeigte Struktur zu erhalten. Das dielektrische Material für die Zwischenschichtdielektrikum-Schicht 70 kann eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder einem dielektrischen Low-k-Material umfassen. Das Isoliermaterial für die Zwischenschichtdielektrikum-Schicht 70 kann das gleiche Material wie für die Trennungsisolierschicht 50 oder von diesem verschieden sein.
  • Im Schritt S104 von 1 wird, nachdem die Zwischenschichtdielektrikum-Schicht 70 hergestellt worden ist, wie in 5 gezeigt ist, die Dummy-Gate-Struktur 40 durch Trockenätzung und/oder Nassätzung entfernt, sodass ein Zwischenraum 80 entsteht. Die Tiefe des Zwischenraums 80 liegt in dem Bereich von etwa 50 nm bis etwa 400 nm und kann in dem Bereich von etwa 100 nm bis 200 nm liegen. Ein Seitenverhältnis des Zwischenraums 80 kann bei einigen Ausführungsformen in dem Bereich von 0,5 bis 20 liegen. Wie in 5 gezeigt ist, verbleiben die Seitenwand-Isolierschichten 47 in dem Zwischenraum 80. Bei einigen Ausführungsformen werden die Seitenwand-Isolierschichten 47 entfernt, wenn die Dummy-Gate-Struktur 40 entfernt wird.
  • Im Schritt S105 von 1 wird eine dielektrische Gate-Schicht 90 in dem Zwischenraum 80 hergestellt, wie in 6 gezeigt ist. Eine dielektrische Gate-Schicht 90 wird über einer Zwischenschicht (nicht dargestellt) hergestellt, die über der Kanalschicht der Finnenstruktur 20 angeordnet ist. Die Zwischenschicht weist bei einigen Ausführungsformen Siliziumoxid mit einer Dicke von 0,2 nm bis 1,5 nm auf. Die Siliziumoxid-Zwischenschicht kann durch Oxidieren der Si-Kanalschicht hergestellt werden. Bei anderen Ausführungsformen liegt die Dicke der Zwischenschicht in dem Bereich von etwa 0,5 nm bis etwa 1,0 nm. Bei bestimmten Ausführungsformen wird die Zwischenschicht nicht hergestellt.
  • Die dielektrische Gate-Schicht 90 umfasst eine oder mehrere Schichten aus dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Die dielektrische Gate-Schicht 90 wird zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) oder anderen geeigneten Verfahren und/oder Kombinationen davon hergestellt. Die Dicke der dielektrischen Gate-Schicht 90 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 5 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 1,0 nm bis etwa 3,0 nm. Bei einigen Ausführungsformen kann die dielektrische Gate-Schicht 90 eine Zwischenschicht aus Siliziumdioxid aufweisen. Die dielektrische Gate-Schicht wird auch auf der Oberseite der Zwischenschichtdielektrikum-Schicht 70 hergestellt.
  • Im Schritt S106 von 1 wird über der dielektrischen Gate-Schicht 90 in dem Zwischenraum 80 eine erste leitende Schicht 100 als eine Sperrschicht hergestellt, wie in 7 gezeigt ist. Anschließend wird im Schritt S107 von 1 eine Austrittsarbeits-Einstellungsmetall(WFM)-Schicht 110 über der Sperrschicht 100 hergestellt, wie in 9 gezeigt ist.
  • Die WFM-Schicht 110 umfasst eine oder mehrere Schichten aus Metallmaterialien, wie etwa TiN, TaN, TiAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC. Bei einigen Ausführungsformen weist die WFM-Schicht 110 Al oder TiAl auf, und sie hat eine Dicke in dem Bereich von etwa 3,0 nm bis etwa 10 nm.
  • Wenn die Gate-Länge über der Kanalschicht (die Breite der Gate-Elektrode in der X-Richtung) kleiner als etwa 15 nm wird, wird die Wirkung der WFM-Schicht wegen der Sperrschicht unzureichend (d. h., die Durchdringung des WFM ist unzureichend). Wenn also die Dicke der Sperrschicht nicht verringert wird, nimmt eine Schwellenspannung Vt eines n-Kanal-FET zu, wenn die Gate-Länge abnimmt. Insbesondere wenn die Gate-Länge in dem Bereich von etwa 5 nm bis etwa 15 nm liegt und die Dicke der Sperrschicht größer als etwa 3,0 nm ist, steigt die Schwellenspannung Vt eines n-Kanal-FET, wenn die Gate-Länge abnimmt.
  • Die Erfinder der vorliegenden Erfindung haben herausgefunden, dass wenn die Gate-Länge in dem Bereich von etwa 5 nm bis etwa 15 nm liegt und die Dicke der Sperrschicht etwa 3,0 nm oder kleiner ist, die Schwellenspannung Vt abnimmt, wenn die Gate-Länge abnimmt. Insbesondere wenn die Dicke der Sperrschicht in dem Bereich von etwa 0,2 nm bis etwa 3,0 nm liegt, kann die Schwellenspannung Vt auf einen gewünschten Wert eingestellt werden, wenn sich die Gate-Länge ändert.
  • Die Erfinder haben jedoch herausgefunden, dass wenn die Sperrschicht durch CVD, PVD oder ALD hergestellt wird, es schwierig ist, die Dicke der Sperrschicht, insbesondere auf eine Dicke von 3,0 nm oder weniger, einzustellen. Um die Einstellbarkeit der Dicke der Sperrschicht zu verbessern, werden bei dieser Ausführungsform die in den 8A bis 8C gezeigten Schritte verwendet, um eine Sperrschicht mit einer hohen Dickengleichmäßigkeit herzustellen.
  • Wie in 8A gezeigt ist, wird auf der dielektrischen Gate-Schicht 90 eine TiN-Schicht 102 als eine untere Sperrschicht hergestellt. Die TiN-Schicht 102 kann durch CVD, PVD oder ALD hergestellt werden, und ihre Dicke liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,3 nm bis etwa 1,5 nm. Dann wird, wie in 8B gezeigt ist, auf der TiN-Schicht 102 eine TaN-Schicht 104 als eine obere Sperrschicht hergestellt. Die TaN-Schicht 104 kann durch CVD, PVD oder ALD hergestellt werden, und ihre Dicke liegt bei einigen Ausführungsformen in dem Bereich von etwa 1,0 nm bis etwa 4,0 nm. Bei anderen Ausführungsformen wird WN oder TiN, das mit Si dotiert ist, als die obere Sperrschicht verwendet.
  • Dann wird, wie in 8C gezeigt ist, die TaN-Schicht 104 geätzt, um ihre Dicke zu reduzieren. Bei einer Ausführungsform wird eine chemische Ätzung unter Verwendung von WCl5-Gas durchgeführt, um den oberen Teil der TaN-Schicht 104 zu entfernen. Bei einigen Ausführungsformen wird eine Plasma-Ätzung durchgeführt. Die Dicke der TaN-Schicht 104 nach der Ätzung liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,1 nm bis etwa 2,0 nm. Die Herstellung einer TaN-Schicht und die Ätzung der TaN-Schicht (ein Abscheidungs- und Ätzprozess) können wiederholt werden, um eine gewünschte Dicke zu erhalten.
  • Weiterhin wird bei bestimmten Ausführungsformen die TiN-Schicht 102 einem Abscheidungs- und Ätzprozess unterzogen. Nachdem die TiN-Schicht 102 durch CVD, PVD oder ALD mit einer Dicke von etwa 1,0 nm bis etwa 4,0 nm hergestellt worden ist und bevor die TaN-Schicht 104 hergestellt wird, wird die TiN-Schicht 102 geätzt, um ihre Dicke so zu reduzieren, dass sie bei einigen Ausführungsformen in dem Bereich von etwa 0,1 nm bis etwa 2,0 nm liegt. Bei einigen Ausführungsformen wird eine chemische Ätzung unter Verwendung einer HCl- und H2O2-Lösung durchgeführt, um den oberen Teil der TiN-Schicht 102 zu entfernen. Die TiN-Schicht 102 und die TaN-Schicht 104 oder eine von beiden können einem Abscheidungs- und Ätzprozess unterzogen werden.
  • Mit diesen Schritten ist es möglich, die Sperrschicht 100 (TiN-Schicht und TaN-Schicht), die eine Dicke von etwa 0,2 nm bis etwa 3,0 nm hat, gleichmäßig herzustellen. Bei einigen Ausführungsformen ist die Schwankung der Dicke der Sperrschicht, d. h. ein Bereich zwischen einer größten Dicke (TH) und einer kleinsten Dicke (TL) der Sperrschicht, größer als 0% und kleiner als 10% einer mittleren Dicke (Av) der Sperrschicht [0 < (TH – TL)/Av < 0,1 × Av]. Bei bestimmten Ausführungsformen ist die Schwankung der Dicke der Sperrschicht kleiner als 5%.
  • Weiterhin wird bei bestimmten Ausführungsformen die untere Sperrschicht (TiN-Schicht 102) nicht hergestellt. In diesem Fall besteht die Sperrschicht 100 aus TaN, TiN, WN oder TiN, das mit Si dotiert ist.
  • Nachdem die Sperrschicht 100 hergestellt worden ist, wird im Schritt S107 von 1 die WFM-Schicht 110 als eine zweite leitende Schicht über der Sperrschicht 100 hergestellt, wie in 9 gezeigt ist.
  • Weiterhin wird im Schritt S108 von 1 eine Body-Metallschicht 120 als eine dritte leitende Schicht über der WFM-Schicht 110 hergestellt, wie in 10 gezeigt ist. Bei bestimmten Ausführungsformen wird eine Blockierungsschicht 115 als eine vierte leitende Schicht, die zum Beispiel aus TiN besteht, auf der WFM-Schicht 110 hergestellt, bevor die Body-Metallschicht 120 hergestellt wird.
  • Die Body-Metallschicht 120 weist eine oder mehrere Schichten aus geeigneten Metallmaterialien auf, wie etwa Aluminium, Kupfer, Titan, Tantal, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiALN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Bei dieser Ausführungsform wird Wolfram (W) als die Body-Metallschicht 120 verwendet. Die W-Schicht 120 kann durch ALD und/oder CVD unter Verwendung von WCl5 und H2 als Gasquellen hergestellt werden. Die Dicke der W-Schicht 120 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 20 nm.
  • Im Schritt S109 von 1 wird nach der Herstellung der W-Schicht 120 eine Planarisierung, wie etwa CMP, durchgeführt, sodass die Metallschichten, die über der Oberseite der ILD-Schicht 70 hergestellt worden sind, entfernt werden, wie in 11 gezeigt ist. Bei einigen Ausführungsformen wird die dielektrische Gate-Schicht 90, die über der Oberseite der ILD-Schicht 70 hergestellt ist, ebenfalls entfernt. Weiterhin werden die Metall-Gate-Schichten, die in dem Zwischenraum 80 hergestellt sind, teilweise entfernt (ausgespart), und es wird bei einigen Ausführungsformen eine isolierende Verkappungsschicht 140 hergestellt, wie in 12 gezeigt ist. Die isolierende Verkappungsschicht 140 besteht zum Beispiel aus einer Siliziumnitridschicht, die durch CVD oder ALD hergestellt wird. Nach der Abscheidung von Siliziumnitrid kann eine Planarisierung, wie etwa CMP, durchgeführt werden.
  • Es ist klar, dass die in 12 gezeigte Struktur weitere CMOS-Prozesse durchlaufen kann, um verschiedene Strukturelemente herzustellen, wie etwa Kontakte/Durchkontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • In den vorstehenden Ausführungsformen wird ein FinFET-Bauelement als ein FET hergestellt. Bei anderen Ausführungsformen können die vorstehende Metall-Gate-Struktur und das vorstehende Verfahren zu ihrer Herstellung für einen planaren FET verwendet werden.
  • In der vorliegenden Erfindung wird die Dicke der Sperrschicht unter der WFM-Schicht so eingestellt, dass sie in dem Bereich von etwa 0,2 nm bis etwa 3,0 nm liegt. Die Schwellenspannung eines n-Kanal-FET kann auf einen gewünschten Wert eingestellt werden, wenn sich die Gate-Länge in dem Bereich von etwa 5 nm bis etwa 15 nm ändert.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Gate-Struktur eine dielektrische Gate-Schicht über einer Kanalschicht hergestellt, die aus einem Halbleitermaterial besteht. Eine erste leitende Schicht wird über der dielektrischen Gate-Schicht hergestellt. Eine zweite leitende Schicht wird über der ersten leitenden Schicht hergestellt. Eine dritte leitende Schicht wird über der zweiten leitenden Schicht hergestellt. Die Herstellung der ersten leitenden Schicht umfasst das Abscheiden eines leitenden Materials und das Ätzen des abgeschiedenen leitenden Materials, um eine Dicke des abgeschiedenen leitenden Materials zu reduzieren. Eine Dicke der ersten leitenden Schicht liegt in dem Bereich von 0,2 nm bis 3,0 nm, nachdem die Gate-Struktur hergestellt worden ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Dummy-Gate-Struktur über einem Substrat hergestellt. Eine isolierende Zwischenschicht wird über der Dummy-Gate-Struktur und dem Substrat hergestellt. Die Dummy-Gate-Struktur wird entfernt, sodass ein Zwischenraum entsteht, der der Dummy-Gate-Struktur entspricht. Eine dielektrische Gate-Schicht wird in dem Zwischenraum hergestellt. Eine erste leitende Schicht wird über der dielektrischen Gate-Schicht in dem Zwischenraum hergestellt. Eine zweite leitende Schicht wird über der ersten leitenden Schicht hergestellt. Eine dritte leitende Schicht wird über der zweiten leitenden Schicht hergestellt. Die erste leitende Schicht umfasst eine oder mehrere leitende Schichten. Die Herstellung der ersten leitenden Schicht umfasst das Abscheiden eines leitenden Materials und das Ätzen des abgeschiedenen leitenden Materials, um eine Dicke des abgeschiedenen leitenden Materials zu reduzieren. Eine Dicke der ersten leitenden Schicht liegt in dem Bereich von 0,2 nm bis 3,0 nm, nachdem die Gate-Struktur hergestellt worden ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen Feldeffekttransistor (FET) auf, der eine Kanalschicht, die aus einem Halbleiter besteht, und eine Metall-Gate-Struktur aufweist. Die Metall-Gate-Struktur weist Folgendes auf: eine dielektrische Gate-Schicht; eine Sperrschicht, die auf der dielektrischen Gate-Schicht hergestellt ist; eine Austrittsarbeits-Einstellungsschicht, die auf der Sperrschicht hergestellt ist und aus Al oder TiAl besteht; eine Blockierungsschicht, die auf der Austrittsarbeits-Einstellungsschicht hergestellt ist und aus TiN besteht; und eine Body-Metallschicht, die auf der Blockierungsschicht hergestellt ist und aus W besteht. Eine Gate-Länge über der Kanalschicht liegt in dem Bereich von 5 nm bis 15 nm, und eine Dicke der ersten leitenden Schicht liegt in dem Bereich von 0,2 nm bis 3,0 nm. Ein Bereich zwischen einer größten Dicke und einer kleinsten Dicke der ersten leitenden Schicht ist größer als 0% und kleiner als 10% einer mittleren Dicke der ersten leitenden Schicht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Gate-Struktur mit den folgenden Schritten: Herstellen einer dielektrischen Gate-Schicht über einer Kanalschicht, die aus einem Halbleitermaterial besteht; Herstellen einer ersten leitfähigen Schicht über der dielektrischen Gate-Schicht; Herstellen einer zweiten leitfähigen Schicht über der ersten leitfähigen Schicht; und Herstellen einer dritten leitfähigen Schicht über der zweiten leitfähigen Schicht, wobei das Herstellen der ersten leitfähigen Schicht die folgenden Schritte umfasst: Abscheiden eines leitfähigen Materials, und Ätzen des abgeschiedenen leitfähigen Materials, um eine Dicke des abgeschiedenen leitfähigen Materials zu reduzieren, und eine Dicke der ersten leitfähigen Schicht in dem Bereich von 0,2 nm bis 3,0 nm liegt, nachdem die Gate-Struktur hergestellt worden ist.
  2. Verfahren nach Anspruch 1, wobei die erste leitfähige Schicht eine oder mehrere leitfähige Schichten umfasst, und das Herstellen der ersten leitfähigen Schicht die folgenden Schritte umfasst: Herstellen einer TaN-Schicht; und Ätzen der TaN-Schicht, um eine Dicke der TaN-Schicht zu reduzieren.
  3. Verfahren nach Anspruch 2, wobei das Herstellen der ersten leitfähigen Schicht weiterhin das Herstellen einer TiN-Schicht vor dem Herstellen der TaN-Schicht umfasst.
  4. Verfahren nach Anspruch 3, wobei eine Dicke der TiN-Schicht in dem Bereich von 0,3 nm bis 1,5 nm liegt, nachdem die Gate-Struktur hergestellt worden ist.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die TaN-Schicht mittels Plasma unter Verwendung von WCl5-Gas geätzt wird.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei die Dicke der TaN-Schicht nach der Ätzung 0,2 nm bis 2,0 nm beträgt.
  7. Verfahren nach einem der Ansprüche 2 bis 6, wobei die zweite leitfähige Schicht Al und/oder TiAl aufweist, und die dritte leitfähige Schicht W aufweist.
  8. Verfahren nach Anspruch 7, das weiterhin das Herstellen einer vierten leitfähige Schicht zwischen der zweiten leitfähigen Schicht und der dritten leitfähigen Schicht umfasst.
  9. Verfahren nach Anspruch 8, wobei die vierte leitfähige Schicht TiN ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste leitfähige Schicht TiN, das mit Si dotiert ist, aufweist.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Dummy-Gate-Struktur über einem Substrat; Herstellen einer isolierenden Zwischenschicht über der Dummy-Gate-Struktur und dem Substrat; Entfernen der Dummy-Gate-Struktur, sodass ein Zwischenraum entsteht, der der Dummy-Gate-Struktur entspricht; Herstellen einer dielektrischen Gate-Schicht in dem Zwischenraum; Herstellen einer ersten leitfähige Schicht über der dielektrischen Gate-Schicht in dem Zwischenraum; Herstellen einer zweiten leitfähige Schicht über der ersten leitfähige Schicht; und Herstellen einer dritten leitfähige Schicht über der zweiten leitfähige Schicht, wobei die erste leitfähige Schicht eine oder mehrere leitfähige Schichten umfasst, und das Herstellen der ersten leitfähigen Schicht die folgenden Schritte umfasst: Abscheiden eines leitfähigen Materials, und Ätzen des abgeschiedenen leitfähigen Materials, um eine Dicke des abgeschiedenen leitfähigen Materials zu reduzieren, und eine Dicke der ersten leitfähig Schicht in einem Bereich von 0,2 nm bis 3,0 nm liegt, nachdem die Gate-Struktur hergestellt worden ist.
  12. Verfahren nach Anspruch 11, wobei das Herstellen der ersten leitfähigen Schicht die folgenden Schritte umfasst: Herstellen einer TaN-Schicht; und Ätzen der TaN-Schicht, um eine Dicke der TaN-Schicht zu reduzieren.
  13. Verfahren nach Anspruch 12, wobei das Herstellen der ersten leitfähigen Schicht weiterhin das Herstellen einer TiN-Schicht über der dielektrischen Gate-Schicht vor dem Herstellen der TaN-Schicht umfasst.
  14. Verfahren nach Anspruch 13, wobei eine Dicke der TiN-Schicht in einem Bereich von 0,3 nm bis 1,5 nm liegt, nachdem die Gate-Struktur hergestellt worden ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei die TaN-Schicht mittels Plasma unter Verwendung von WCl5-Gas geätzt wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei die Dicke der TaN-Schicht nach dem Ätzen in einem Bereich von 0,2 nm bis 2,0 nm liegt.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei die zweite leitfähige Schicht Al und/oder TiAl aufweist, und die dritte leitfähige Schicht W aufweist.
  18. Verfahren nach Anspruch 17, das weiterhin das Herstellen einer TiN-Schicht zwischen der zweiten leitfähigen Schicht und der dritten leitfähigen Schicht umfasst.
  19. Halbleitervorrichtung mit einem Feldeffekttransistor (FET), wobei der FET eine Kanalschicht, die aus einem Halbleiter besteht, und eine Metall-Gate-Struktur aufweist, wobei die Metall-Gate-Struktur Folgendes umfasst: eine dielektrische Gate-Schicht; eine Sperrschicht, die auf der dielektrischen Gate-Schicht hergestellt ist; eine Austrittsarbeits-Einstellungsschicht, die auf der Sperrschicht hergestellt ist und aus Al oder TiAl besteht; eine Blockierungsschicht, die auf der Austrittsarbeits-Einstellungsschicht hergestellt ist und aus TiN besteht; und eine Body-Metallschicht, die auf der Blockierungsschicht hergestellt ist und aus W besteht, wobei eine Gate-Länge über der Kanalschicht in einem Bereich von 5 nm bis 15 nm liegt, eine Dicke der ersten leitfähigen Schicht in einem Bereich von 0,2 nm bis 3,0 nm liegt, und ein Bereich zwischen einer größten Dicke und einer kleinsten Dicke der ersten leitfähigen Schicht größer als 0% und kleiner als 10% einer mittleren Dicke der ersten leitfähigen Schicht ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die erste leitfähige Schicht TiN aufweist, das mit Si dotiert ist.
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