DE102020100101B4 - Verfahren zum ausbilden einer halbleitervorrichtungsstruktur - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur, umfassend:Ausbilden einer ersten Finnenstruktur (110a) und einer zweiten Finnenstruktur (110b), die sich über eine Isolierstruktur (114) erstrecken;Ausbilden einer Auskleidung (116) auf einer Seitenwandfläche der ersten Finnenstruktur (110a) und einer Seitenwandfläche der zweiten Finnenstruktur (110b);Ausbilden einer Dummy-Finnenstruktur (118) über der Isolierstruktur (114), wobei sich die Dummy-Finnenstruktur (118) zwischen der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b) befindet;Ausbilden einer Deckschicht (120) über der Dummy-Finnenstruktur (118);Ausbilden einer Dummy-Gatestruktur (122) über der Deckschicht (120), der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b);Ausbilden einer dielektrischen Schicht, die die Dummy-Gatestruktur (122) umgibt;Entfernen der Dummy-Gatestruktur (122), um einen Graben (147) in der dielektrischen Schicht auszubilden;Entfernen der Auskleidung (116) unter dem Graben (147), um eine erste Vertiefung zwischen der ersten Finnenstruktur (110a) und der Dummy-Finnenstruktur (118) und eine zweite Vertiefung zwischen der zweiten Finnenstruktur (110b) und der Dummy-Finnenstruktur (118) auszubilden; undAusbilden einer ersten Gatestruktur (160a) in der ersten Vertiefung und einer zweiten Gatestruktur (160b) in der zweiten Vertiefung, wobei die erste Gatestruktur (160a) und die zweite Gatestruktur (160b) durch die Dummy-Finnenstruktur (118) und die Deckschicht (120) getrennt sind.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, z. B. PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Schichten aus halbleitendem Material über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden üblicherweise auf einem einzelnen Halbleiterwafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden üblicherweise getrennt verpackt, beispielsweise in Mehrchip-Modulen oder in anderen Arten von Packages.
  • Während sich die Halbleiterindustrie mit dem Ziel einer höheren Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten zu Nanometertechnologie-Prozessknoten weiterentwickelt hat, haben Herausforderungen sowohl bei Herstellung als auch Entwurf zur Entwicklung dreidimensionaler Entwürfe geführt.
  • Obwohl bestehende Halbleitervorrichtungen im Allgemeinen für ihre beabsichtigten Zwecke geeignet waren, waren sie nicht in jeder Hinsicht vollständig zufriedenstellend.
  • WO 2018/182617 A1 offenbart Techniken zum Bilden von Transistoren, die eine nicht-selektive Abscheidung von Source- und Drain(S/D)-Material verwenden.
  • US 2017/0256457 A1 offenbart eine Halbleiterstruktur, die eine erste Finne, eine zweite Finne, ein erstes Gate, ein zweites Gate, mindestens einen Abstandshalter und eine isolierende Struktur umfasst. Das erste Gate ist auf der ersten Finne vorhanden. Das zweite Gate ist auf der zweiten Finne vorhanden.
  • US 9 601 492 B1 offenbart FinFET-Vorrichtungen und Verfahren zum Bilden derselben.
  • WO 2018/004680 A1 offenbart selbstausgerichtete Gate-Rand-Trigate- und FinFET-Vorrichtungen und Verfahren zu ihrer Herstellung.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es ist zu beachten, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1A bis 1K zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 2A bis 2E zeigen Querschnittsdarstellungen verschiedener Stadien des Ausbildens der Halbleitervorrichtungsstruktur von 1K ab gemäß einigen Ausführungsformen der Erfindung.
    • 3 zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 1K gezeigten Linie BB' gemäß einigen Ausführungsformen der Erfindung.
    • 4 zeigt eine Draufsicht der Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen der Erfindung.
    • 5A zeigt eine perspektivische Darstellung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen der Erfindung.
    • 5B zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie BB' gemäß einigen Ausführungsformen der Erfindung.
    • 5C zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie CC' gemäß einigen Ausführungsformen der Erfindung.
    • 5D zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie DD' gemäß einigen Ausführungsformen der Erfindung.
    • Die 6A bis 6B zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 7A bis 7I zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 8A bis 8E zeigen Querschnittsdarstellungen verschiedener Stadien des Ausbildens der Halbleitervorrichtungsstruktur von 7I ab gemäß einigen Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen sein können und einige der beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Die nachstehend beschriebenen Gate-All-Around- (GAA)-Transistorstrukturen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise können die Strukturen unter Verwendung eines oder mehrerer Photolithographieprozesse wie beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die GAA-Struktur zu strukturieren.
  • Ausführungsformen zum Ausbilden einer Halbleitervorrichtungsstruktur sind vorgesehen. Die 1A bis 1K zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur 100a gemäß einigen Ausführungsformen der Erfindung. Die Halbleitervorrichtungsstruktur 100a ist eine Gate-All-Around- (GAA)-Transistorstruktur. Es wird ein selbstjustierter Metallgate-Schnittprozess bereitgestellt. Eine Dummy-Finnenstruktur wird über einer Isolierstruktur ausgebildet, und eine Deckschicht wird über der Dummy-Finnenstruktur ausgebildet. Die Dummy-Finnenstruktur und die Deckschicht bilden eine Barrierestruktur, um zwei Gatestrukturen zu trennen.
  • Bezugnehmend auf 1A wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien hergestellt sein. Alternativ oder zusätzlich kann das Substrat 102 andere elementare Halbleitermaterialien wie Germanium enthalten. In einigen Ausführungsformen ist das Substrat 102 aus einem Verbindungshalbleiter wie Siliziumkarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid hergestellt. In einigen Ausführungsformen ist das Substrat 102 aus einem Legierungshalbleiter wie Siliziumgermanium, Siliziumgermaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid hergestellt. In einigen Ausführungsformen umfasst das Substrat 102 eine Epitaxieschicht. Beispielsweise weist das Substrat 102 eine Epitaxieschicht auf, die über einem Bulk-Halbleiter liegt.
  • Eine Anzahl von ersten Halbleiterschichten 104 und eine Anzahl von zweiten Halbleiterschichten 106 sind nacheinander abwechselnd über dem Substrat 102 ausgebildet. Die Halbleiterschichten 104 und 106 sind vertikal gestapelt, um eine gestapelte Drahtstruktur auszubilden.
  • In einigen Ausführungsformen enthalten die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 unabhängig voneinander Silizium (Si), Germanium (Ge), Siliziumgermanium (Si1-xGex, 0,1 < x < 0,7, wobei der Wert x der Atomanteil von Germanium (Ge) in dem Siliziumgermanium ist), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Indiumantimonid (InSb), oder ein anderes geeignetes Material. In einigen Ausführungsformen sind die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 aus unterschiedlichen Materialien hergestellt.
  • Die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 sind aus unterschiedlichen Materialien mit unterschiedlichen Gitterkonstanten hergestellt. In einigen Ausführungsformen ist die erste Halbleiterschicht 104 aus Siliziumgermanium (Si1-xGex, 0,1 < x < 0,7) hergestellt, und die zweite Halbleiterschicht 106 ist aus Silizium (Si) hergestellt. In einigen weiteren Ausführungsformen ist die erste Halbleiterschicht 104 aus Siliziumgermanium (Si1-xGex, 0,1 < x < 0,7) hergestellt, und die zweite Halbleiterschicht 106 ist aus Germanium (Ge) hergestellt.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 durch einen selektiven epitaktischen Wachstums- (SEG)-Prozess, einen chemischen Gasphasenabscheidungs- (CVD)-Prozess (z. B. Niederdruck-CVD (LPCVD), plasmaunterstützte CVD (PECVD)), einen molekularen Epitaxieprozess oder einen anderen geeigneten Prozess ausgebildet. In einigen Ausführungsformen werden die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 in situ in derselben Kammer ausgebildet.
  • In einigen Ausführungsformen liegt die Dicke jeder der ersten Halbleiterschichten 104 in einem Bereich von ungefähr 1,5 Nanometern (nm) bis ungefähr 20 nm. Begriffe wie „etwa“ in Verbindung mit einem bestimmten Abstand oder einer bestimmten Größe sind so zu interpretieren, dass sie eine geringfügige Abweichung von dem angegebenen Abstand oder der angegebenen Größe nicht ausschließen und beispielsweise Abweichungen von bis zu 20 % aufweisen können. In einigen Ausführungsformen weisen die ersten Halbleiterschichten 104 eine im Wesentlichen gleichmäßige Dicke auf. In einigen Ausführungsformen liegt die Dicke jeder der zweiten Halbleiterschichten 106 in einem Bereich von ungefähr 1,5 nm bis ungefähr 20 nm. In einigen Ausführungsformen weisen die zweiten Halbleiterschichten 106 eine im Wesentlichen gleichmäßige Dicke auf.
  • Als nächstes wird eine Anzahl von ersten Hartmaskenschichten 108 über den ersten Halbleiterschichten 104 ausgebildet. In einigen Ausführungsformen ist jede der ersten Hartmaskenschichten 108 aus Siliziumnitrid, Siliziumkarbonitrid (SiCN) oder einem geeigneten Material hergestellt. In einigen Ausführungsformen werden die ersten Hartmaskenschichten 108 durch einen Abscheidungsprozess wie einen Niederdruck-CVD (LPCVD)-Prozess, einen plasmaunterstützten CVD (PECVD)-Prozess oder einen anderen Abscheidungsprozess ausgebildet.
  • Als nächstes wird, wie in 1B gezeigt, gemäß einigen Ausführungsformen eine Anzahl von Finnenstrukturen 110 ausgebildet. Die Finnenstrukturen 110 weisen eine erste Finnenstruktur 110a und eine zweite Finnenstruktur 110b auf.
  • Zuerst wird die erste Hartmaskenschicht 108 strukturiert. Dann werden die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 unter Verwendung der strukturierten Hartmaskenschicht 108 als Maske strukturiert. Die Finnenstrukturen 110 werden durch Anwenden eines Strukturierungsprozesses auf die ersten Halbleiterschichten 104 und die zweiten Halbleiterschichten 106 ausgebildet. Der Strukturierungsprozess umfasst einen Photolithographieprozess und einen Ätzprozess. Der Photolithographieprozess umfasst ein Photoresistbeschichten (z. B. ein Rotationsbeschichten), Weichbacken, Ausrichten der Maske, Belichten, Nachbelichtungsbacken, Entwickeln des Photoresists, Spülen und Trocknen (z. B. ein Hartbacken). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess.
  • Wie in 1B gezeigt, besteht ein erster Mittenabstand P1 zwischen zwei benachbarten Finnenstrukturen 110. In einigen Ausführungsformen liegt der erste Mittenabstand P1 in einem Bereich von etwa 20 nm bis etwa 50 nm.
  • Als nächstes wird, wie in 1C gezeigt, gemäß einigen Ausführungsformen eine Keimschicht 112 auf der Seitenwandfläche der ersten Finnenstruktur 110a, der Seitenwandfläche der zweiten Finnenstruktur 110b und über der ersten Hartmaskenschicht 108 ausgebildet. Danach wird ein Isoliermaterial 113 über dem Substrat 102 und über den Finnenstrukturen 110 ausgebildet.
  • Die Keimschicht 112 ist aus Silizium, Siliziumoxid, Siliziumnitrid oder einer Kombination davon hergestellt. In einigen Ausführungsformen umfasst die Keimschicht 112 eine Doppelschichtstruktur, wie beispielsweise eine Siliziumschicht und eine Siliziumoxidschicht, die auf der Siliziumschicht ausgebildet ist. In einigen Ausführungsformen wird die Keimschicht 112 unter Verwendung eines thermischen Oxidationsprozesses, eines chemischen Gasphasenabscheidungs- (CVD)-Prozesses, eines Atomlagenabscheidungs- (ALD)-Prozesses, eines anderen geeigneten Prozesses oder einer Kombination davon ausgebildet.
  • In einigen Ausführungsformen ist das Isoliermaterial 113 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), einem anderen geeigneten Isoliermaterial oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird das Isoliermaterial 113 durch einen LPCVD-Prozess, einen plasmaunterstützten CVD- (PECVD)-Prozess, einen hochdichten Plasma-CVD-(HDP-CVD)-Prozess, einen Prozess mit hohem Seitenverhältnis (HARP-Prozess), einen fließfähigen CVD- (FCVD)-Prozess, einen Atomlagenabscheidungs- (ALD)-Prozess, ein anderes geeignetes Verfahren oder eine Kombination davon ausgebildet.
  • Als nächstes wird, wie in 1D gezeigt, gemäß einigen Ausführungsformen ein Teil des Isoliermaterials 113 entfernt, um eine Isolierstruktur 114 auszubilden. Als Ergebnis liegen obere Abschnitte der Finnenstrukturen 110 über der Isolierstruktur 114. Zwischen zwei benachbarten Finnenstrukturen 110 befindet sich ein Graben 115. Die erste Finnenstruktur 110a und die zweite Finnenstruktur 110b erstrecken sich oberhalb der Isolierstruktur 114.
  • Danach wird eine erste Auskleidung 116 auf der Seitenwandfläche der ersten Finnenstruktur 110a, der Seitenwandfläche der zweiten Finnenstruktur 110b und der Seitenwandfläche und der oberen Fläche der ersten Hartmaskenschicht 108 ausgebildet. Es ist zu beachten, dass die erste Auskleidung 116 selektiv auf der Keimschicht 112 und nicht auf der Isolierstruktur 114 ausgebildet wird. In einigen Ausführungsformen ist die Keimschicht 112 aus Silizium hergestellt, und die erste Auskleidung 116 ist aus Siliziumgermanium (SiGe) hergestellt. Der Graben 115 ist nicht vollständig mit der ersten Auskleidung 116 gefüllt. Insbesondere werden die ersten Auskleidungen 116 auf gegenüberliegenden Seitenwandflächen des Grabens 115 ausgebildet.
  • Als nächstes wird, wie in 1E gezeigt, gemäß einigen Ausführungsformen eine Dummy-Finnenstruktur 118 in dem Graben 115 ausgebildet. In einigen Ausführungsformen sind die Dummy-Finnenstruktur 118 und die Isolierstruktur 114 aus unterschiedlichen Materialien hergestellt, und daher befindet sich eine Grenzfläche zwischen der Dummy-Finnenstruktur 118 und der Isolierstruktur 114. Die erste Auskleidung 116 befindet sich zwischen der Dummy-Finnenstruktur 118 und der ersten Finnenstruktur 110a.
  • Über der Isolierstruktur 114, der Finnenstruktur 110, der ersten Auskleidung 116 und der ersten Hartmaskenschicht 108 wird ein Dummy-Finnenmaterial ausgebildet, und dann wird ein Teil des Dummy-Finnenmaterials entfernt, so dass die Dummy-Finnenstruktur 118 ausgebildet ist. Die Dummy-Finnenstruktur 118 wird über der Isolierstruktur 114 ausgebildet und ist von der ersten Auskleidung 116 umgeben. Die Dummy-Finnenstruktur 118 wird zwischen der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b ausgebildet. In einigen Ausführungsformen wird der Teil des Dummy-Finnenmaterials durch einen Entfernungsprozess wie einen Rückätzprozess, chemisch-mechanisches Polieren (CMP) oder eine Kombination davon entfernt.
  • Nachdem der Teil des Dummy-Finnenmaterials entfernt ist, ist eine Vertiefung (nicht gezeigt) über der oberen Fläche der Dummy-Finnenstruktur 118 ausgebildet. Als nächstes wird eine Deckschicht 120 über der Dummy-Finnenstruktur 118, der ersten Auskleidung 116 und der ersten Hartmaskenschicht 108 ausgebildet. Als nächstes wird ein Teil der Deckschicht 120 so entfernt, dass die obere Fläche der ersten Hartmaskenschicht 108 und die obere Fläche der ersten Auskleidung 116 freigelegt werden. In einigen Ausführungsformen wird der Teil der Deckschicht 120 durch einen Planarisierungsprozess wie einen chemisch-mechanischen Polier- (CMP)-Prozess entfernt.
  • In einigen Ausführungsformen ist die Dummy-Finnenstruktur 118 aus einem Low-k-Dielektrikum mit einem k-Wert von weniger als 7 (< 7) wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumkarbooxynitrid (SiCON), einem geeigneten Isoliermaterial oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird die Dummy-Finnenstruktur 118 durch einen LPCVD-Prozess, einen plasmaunterstützten CVD- (PECVD)-Prozess, einen hochdichten Plasma-CVD- (HDP-CVD)-Prozess, einen Prozess mit hohem Seitenverhältnis (HARP-Prozess), einen fließfähigen CVD- (FCVD)-Prozess einen Atomlagenabscheidungs- (ALD)-Prozess, ein anderes geeignetes Verfahren oder eine Kombination davon ausgebildet.
  • In einigen Ausführungsformen ist die Deckschicht 120 aus einem High-k-Dielektrikum mit einem k-Wert von mehr als 7 (> 7) hergestellt. Das High-k-Dielektrikum kann Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3), Hafniumaluminiumoxid (HfAlOx), Hafniumsiliziumoxid (HfSiOx), Hafniumsiliziumoxynitrid, Hafniumtantaloxid (HfTaOx), Hafniumtitanoxid (HfTiOx), Hafniumzirkoniumoxid (HfZrOx) oder dergleichen enthalten. In einigen Ausführungsformen wird die Deckschicht 120 durch einen LPCVD-Prozess, einen plasmaunterstützten CVD- (PECVD)-Prozess, einen hochdichten Plasma-CVD- (HDP-CVD)-Prozess, einen Prozess mit hohem Seitenverhältnis (HARP-Prozess), einen fließfähigen CVD- (FCVD)-Prozess einen Atomlagenabscheidungs- (ALD)-Prozess, ein anderes geeignetes Verfahren oder eine Kombination davon ausgebildet.
  • Wie in 1E gezeigt, hat die Isolierstruktur 114 eine erste Breite W1 in horizontaler Richtung, und die Dummy-Finnenstruktur 118 hat eine zweite Breite W2 in horizontaler Richtung. Die zweite Breite W2 ist kleiner als die erste Breite W1. In einigen Ausführungsformen hat die Dummy-Finnenstruktur 118 eine erste Höhe H1 in vertikaler Richtung. Die Deckschicht 120 hat eine zweite Höhe H2 gemessen in vertikaler Richtung. In einigen Ausführungsformen liegt die zweite Höhe H2 in einem Bereich von etwa 10 nm bis etwa 30 nm. In einigen Ausführungsformen liegt ein Verhältnis der zweiten Höhe H2 zur ersten Höhe H1 in einem Bereich von etwa 0,1 bis etwa 0,7.
  • Als nächstes wird, wie in 1F gezeigt, gemäß einigen Ausführungsformen eine Ätzstoppschicht 121 über der Deckschicht 120, der ersten Hartmaskenschicht 108 und der ersten Auskleidung 116 ausgebildet. Die obere Fläche der Deckschicht 120, die obere Fläche der ersten Maskenschicht 108 und die obere Fläche der ersten Auskleidung 116 bilden eine im Wesentlichen planare obere Fläche. Somit wird die Ätzstoppschicht 121 über der im Wesentlichen planaren oberen Fläche ausgebildet. Wie hierin verwendet, ist eine Struktur „im Wesentlichen planar“, wenn die Abweichung der Struktur von einer Ebene innerhalb der statistischen Schwankungen auf Atomebene liegt, die Halbleiterverarbeitungsverfahren nach dem Stand der Technik inhärent sind.
  • Danach wird eine Dummy-Gatestruktur 122 über der Ätzstoppschicht 121 ausgebildet. Eine zweite Maskenschicht 126 ist über der Dummy-Gatestruktur 122 ausgebildet, und eine dritte Maskenschicht 128 ist über der zweiten Maskenschicht 126 ausgebildet.
  • In einigen Ausführungsformen ist die Ätzstoppschicht 121 aus Siliziumoxid hergestellt. Die Ätzstoppschicht 121 wird durch einen Abscheidungsprozess wie einen CVD-Prozess (etwa PECVD, HARP oder eine Kombination davon), einen ALD-Prozess, einen anderen geeigneten Prozess oder eine Kombination davon ausgebildet. In einigen Ausführungsformen ist die Dummy-Gatestruktur 122 aus polykristallinem Silizium (Poly-Si) oder polykristallinem Siliziumgermanium (Poly-SiGe) hergestellt. Die Dummy-Gatestruktur 122 wird durch einen Abscheidungsprozess und einen Strukturierungsprozess unter Verwendung der zweiten Maskenschicht 126 und der dritten Maskenschicht 128 als Masken ausgebildet.
  • In einigen Ausführungsformen sind die zweite Hartmaskenschicht 126 und die dritte Maskenschicht 128 unabhängig voneinander aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid (SiCN) oder einem geeigneten Material hergestellt. In einigen Ausführungsformen werden die zweite Hartmaskenschicht 126 und die dritte Maskenschicht 128 unabhängig voneinander durch einen Abscheidungsprozess wie einen CVD-Prozess, einen ALD-Prozess, einen anderen geeigneten Prozess oder eine Kombination davon ausgebildet.
  • Als nächstes wird, wie in 1G gezeigt, gemäß einigen Ausführungsformen eine Gate-Abstandshalterschicht 130 auf gegenüberliegenden Seitenwandflächen der Dummy-Gatestruktur 122 ausgebildet.
  • In einigen Ausführungsformen ist die Gate-Abstandshalterschicht 130 aus einem Dielektrikum wie Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumkarbid (SiC), Siliziumoxynitrid (SiON), Siliziumkarbonitrid (SiCN), Siliziumoxykarbonitrid (SiOCN) oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird die Gate-Abstandshalterschicht 130 durch einen Abscheidungsprozess wie einen CVD-Prozess, einen ALD-Prozess, einen anderen geeigneten Prozess oder eine Kombination davon ausgebildet.
  • Als nächstes werden einige Bereiche entfernt, die nicht von der Dummy-Gatestruktur 122 bedeckt sind. Insbesondere werden ein Teil der Ätzstoppschicht 121, ein Teil der Deckschicht 120, ein Teil der ersten Auskleidung 116 und ein Teil der Finnenstruktur 110 entfernt, so dass eine Anzahl von S/D-Vertiefungen 131 ausgebildet werden. Als nächstes werden ein Teil der ersten Auskleidung 116 und ein Teil der ersten Halbleiterschichten 104 unterhalb der Dummy-Gatestruktur 122 entfernt, um einen Hohlraum 135 auszubilden.
  • Es ist anzumerken, dass die Deckschicht 120 aus einem High-k-Dielektrikum und die Dummy-Finnenstruktur 118 aus einem Low-k-Dielektrikum hergestellt ist. In einigen Ausführungsformen ist die Deckschicht aus dem High-k-Dielektrikum und mit einem k-Wert von mehr als 7 (> 7) hergestellt, und die Dummy-Finnenstruktur 118 ist aus einem Low-k-Dielektrikum mit einem k-Wert von weniger als 7 (< 7) hergestellt. Die Deckschicht 120 und die Dummy-Finnenstruktur 118 sind aus unterschiedlichem Material hergestellt, so dass sie unterschiedliche Ätzraten aufweisen. Die Deckschicht 120, die nicht von der Dummy-Gatestruktur 122 bedeckt ist, wird entfernt, aber die Dummy-Finnenstruktur 118 direkt unter der entfernten Deckschicht 120 verbleibt, da das Ätzen der Deckschicht 120 gegenüber der Dummy-Finnenstruktur 118 stark selektiv ist. Da ferner der Teil der ersten Auskleidung 116 entfernt ist, wird ein Abschnitt der Isolierstruktur 114 durch die S/D-Vertiefungen 131 freigelegt.
  • Als nächstes wird, wie in 1H gezeigt, gemäß einigen Ausführungsformen eine innere Abstandshalterschicht 136 in dem Hohlraum 135 ausgebildet. Die innere Abstandshalterschicht 136 ist so konfiguriert, dass sie als Barriere zwischen einer S/D-Struktur 138 (später ausgebildet, siehe 1I) und einer Gatestruktur 160a (später ausgebildet, wie in 2E gezeigt) dient. Die innere Abstandshalterschicht 136 kann die parasitäre Kapazität zwischen der S/D-Struktur 138 (später ausgebildet, siehe 1I) und der Gatestruktur 160a (später ausgebildet, wie in 2E gezeigt) verringern.
  • Die innere Abstandshalterschicht 136 befindet sich direkt unter der Gate-Abstandshalterschicht 130. Die innere Abstandshalterschicht 136 wird auf der Seitenwandfläche der ersten Finnenstruktur 110a und der Seitenwandfläche der zweiten Finnenstruktur 110b ausgebildet. Zusätzlich wird die innere Abstandshalterschicht 136 auf der Seitenwandfläche der Deckschicht 120 ausgebildet.
  • In einigen Ausführungsformen ist die innere Abstandshalterschicht 136 aus Siliziumkarbonitrid (SiCN), Siliziumoxidkarbonitrid (SiOCN) oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird die innere Abstandshalterschicht 136 durch einen Abscheidungsprozess wie einen CVD-Prozess, einen ALD-Prozess, einen anderen geeigneten Prozess oder eine Kombination davon ausgebildet.
  • Als nächstes werden, wie in 1I gezeigt, gemäß einigen Ausführungsformen in den S/D-Vertiefungen 131 eine Anzahl von S/D-Strukturen 138 ausgebildet.
  • Jede der S/D-Strukturen 138 kann Siliziumgermanium (SiGe), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Indiumantimonid (InSb), Germaniumarsenid (GaAs), Germaniumantimonid (GaSb), Indiumaluminiumphosphid (InAlP), Indiumphosphid (InP) oder eine Kombination davon enthalten. Die S/D-Strukturen 138 können mit einem oder mehreren Dotierstoffen dotiert sein. In einigen Ausführungsformen sind die S/D-Strukturen 138 Silizium (Si), das mit Phosphor (P), Arsen (As), Antimon (Sb) oder einem anderen geeigneten Dotierstoff dotiert ist. Alternativ ist eine der S/D-Strukturen 138 Siliziumgermanium (SiGe), das mit Bor (B) oder einem anderen geeigneten Dotierstoff dotiert ist.
  • In einigen Ausführungsformen werden die S/D-Strukturen 138 durch einen Epitaxie- bzw. Epitaxial- (Epi)-Prozess ausgebildet. Der epi-Prozess kann einen selektiven epitaktischen Wachstums- (SEG)-Prozess, CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie oder andere geeignete epi-Prozesse umfassen.
  • Als nächstes werden, wie in 1J gezeigt, gemäß einigen Ausführungsformen eine Kontaktätzstoppschicht (CESL) 140 über den S/D-Strukturen 138 ausgebildet, und eine Zwischendielektrikums- (ILD)-Schicht 142 wird über der CESL 140 ausgebildet. Die CESL 140 befindet sich zwischen den S/D-Strukturen 138 und der ILD-Schicht 142. Als nächstes wird ein Teil der ILD-Schicht 142 entfernt, um die obere Fläche der Dummy-Gatestruktur 122 freizulegen. In einigen Ausführungsformen wird der Teil der ILD-Schicht 142 durch einen Planarisierungsprozess wie einen chemisch-mechanischen Polier- (CMP)-Prozess entfernt.
  • In einigen Ausführungsformen ist die CESL 140 aus Siliziumnitrid, Siliziumoxynitrid und/oder anderen geeigneten Materialien hergestellt. Die CESL 140 kann durch einen plasmaunterstützten chemischen Gasphasenabscheidungs- (CVD)-Prozess, einen Niederdruck-CVD-Prozess, einen Atomlagenabscheidungs- (ALD)-Prozess oder einen anderen geeigneten Prozess ausgebildet werden.
  • Die ILD-Schicht 142 kann Mehrfachschichten umfassen, die aus mehreren Dielektrika hergestellt sind, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), ein Low-k-Dielektrikum und/oder andere geeignete Dielektrika. Beispiele für Low-k-Dielektrika umfassen, ohne darauf beschränkt zu sein, Fluorsilikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylen, Bis-Benzocyclobuten (BCB) oder Polyimid. Die ILD-Schicht 142 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Rotationsbeschichtung oder andere geeignete Prozesse ausgebildet werden.
  • Als nächstes werden, wie in 1K gezeigt, die Dummy-Gatestruktur 122 und die Ätzstoppschicht 121 gemäß einigen Ausführungsformen entfernt. Infolgedessen wird ein Graben 147 ausgebildet, so dass die erste Hartmaskenschicht 108 freigelegt wird.
  • Als nächstes werden eine vierte Maskenschicht 144 und eine fünfte Maskenschicht 146 in dem Graben 147 und oberhalb der ILD-Schicht 142 ausgebildet. Die vierte Maskenschicht 144 und die fünfte Maskenschicht 146 sind unabhängig voneinander aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid (SiCN) oder einem geeigneten Material hergestellt. In einigen Ausführungsformen werden die vierte Maskenschicht 144 und die fünfte Maskenschicht 146 unabhängig voneinander durch einen Abscheidungsprozess wie einen CVD-Prozess, einen ALD-Prozess, einen anderen geeigneten Prozess oder eine Kombination davon ausgebildet.
  • Die 2A bis 2E zeigen Querschnittsdarstellungen verschiedener Stadien des Ausbildens der Halbleitervorrichtungsstruktur 100a von 1K ab gemäß einigen Ausführungsformen der Erfindung. 2A zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 1K gezeigten Linie AA' gemäß einigen Ausführungsformen.
  • Wie in 2A gezeigt, sind eine Anzahl von Dummy-Finnenstrukturen 118 über der Isolierstruktur 114 ausgebildet, und eine Anzahl von Deckschichten 120 sind über den Dummy-Finnenstrukturen 118 ausgebildet. Die vierte Maskenschicht 144, die über der Deckschicht 120 ausgebildet ist, ist so konfiguriert, dass sie die Deckschicht 120 vor dem Entfernen schützt.
  • Nun werden, wie in 2B gezeigt, gemäß einigen Ausführungsformen einige Abschnitte der Deckschicht 120 durch einen Entfernungsprozess entfernt, aber einige Abschnitte der Deckschicht 120 sind durch die vierte Maskenschicht 144 geschützt. Der Entfernungsprozess kann ein Nassätzprozess oder ein Trockenätzprozess sein. Die Deckschicht 120 ist von den ersten Auskleidungen 116 umgeben. Während des Entfernungsprozesses wird ein Teil der ersten Auskleidungen 116 entfernt. Danach wird die fünfte Maskenschicht 146 entfernt.
  • Als nächstes wird, wie in 2C gezeigt, gemäß einigen Ausführungsformen die vierte Maskenschicht 144 entfernt, und die erste Hartmaskenschicht 108 wird entfernt. Als nächstes werden die ersten Auskleidungen 116 entfernt, so dass eine Vertiefung 149 ausgebildet wird, und die ersten Halbleiterschichten 104 werden entfernt, so dass Lücken 151 ausgebildet werden. Infolgedessen werden eine Anzahl von gestapelten Drahtstrukturen erhalten, die aus den zweiten Halbleiterschichten 106 hergestellt sind.
  • In einigen Ausführungsformen wird die vierte Maskenschicht 144 durch einen Veraschungsprozess entfernt. In einigen Ausführungsformen werden die erste Hartmaskenschicht 108, die ersten Auskleidungen 116 und die ersten Halbleiterschichten 104 unabhängig voneinander durch einen Ätzprozess wie einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination davon entfernt. In einigen Ausführungsformen sind die ersten Auskleidungen 116 aus Siliziumgermanium (SiGe) hergestellt und die ersten Halbleiterschichten 104 sind aus Siliziumgermanium (SiGe) hergestellt, und daher werden die ersten Auskleidungen 116 und die ersten Halbleiterschichten 104 gleichzeitig entfernt.
  • Als nächstes wird, wie in 2D gezeigt, gemäß einigen Ausführungsformen eine Gatestruktur 160 in der Vertiefung 149 und den Lücken 151 ausgebildet. Die Gatestruktur 160 umfasst eine Grenzflächenschicht 152, eine Gatedielektrikumsschicht 154 und eine Gateelektrodenschicht 156.
  • Die Grenzflächenschicht 152 wird konform entlang der Hauptoberflächen der zweiten Halbleiterschichten 106 so ausgebildet, dass sie die zweiten Halbleiterschichten 106 umgibt. In einigen Ausführungsformen ist die Grenzflächenschicht 152 aus einem chemisch gebildeten Siliziumoxid hergestellt.
  • In einigen Ausführungsformen ist die Gatedielektrikumsschicht 154 eine High-k-Dielektrikumsschicht. In einigen Ausführungsformen ist die High-k-Gatedielektrikumsschicht aus einer oder mehreren Schichten eines Dielektrikums wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid- (HfO2-Al2O3)-Legierung, einem anderen geeigneten High-k-Dielektrikum oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird die High-k-Gatedielektrikumsschicht 154 unter Verwendung von CVD, ALD, einem anderen geeigneten Verfahren oder einer Kombination davon ausgebildet.
  • Die Gateelektrodenschicht 156 wird gemäß einigen Ausführungsformen auf der Gatedielektrikumsschicht 154 ausgebildet. Die Gateelektrodenschicht 156 füllt die Lücken 151. In einigen Ausführungsformen ist die Gateelektrodenschicht 156 aus einer oder mehreren Schichten aus leitfähigem Material wie beispielsweise Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, einem anderen geeigneten Material oder eine Kombination davon hergestellt. In einigen Ausführungsformen wird die Gateelektrodenschicht 156 unter Verwendung von CVD, ALD, Elektroplattieren, einem anderen geeigneten Verfahren oder einer Kombination davon ausgebildet.
  • Als nächstes wird, wie in 2E gezeigt, gemäß einigen Ausführungsformen ein Teil der Gateelektrodenschicht 156 entfernt. In einigen Ausführungsformen wird der Teil der Gateelektrodenschicht 156 durch einen Planarisierungsprozess wie einen chemisch-mechanischen Polier- (CMP)-Prozess entfernt. Danach wird die Gateelektrodenschicht 156 durch einen Ätzprozess zurückgeätzt, und daher ragt die Deckschicht 120 über die obere Fläche der Gateelektrodenschicht 156 hinaus. Insbesondere wird die vorstehende Deckschicht 120 verwendet, um die Gateelektrodenschicht 156 zu schneiden, und so werden eine erste Gatestruktur 160a und eine zweite Gatestruktur 160b ausgebildet. Die erste Gatestruktur 160a und die zweite Gatestruktur 160b sind durch die Dummy-Finnenstruktur 118 und die Deckschicht 120 getrennt. Die erste Gatestruktur 160a und die zweite Gatestruktur 160b haben jeweils unterschiedliche Funktionen.
  • Die obere Fläche der Deckschicht 120 liegt höher als die obere Fläche der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b. Insbesondere liegt die obere Fläche der Deckschicht 120 höher als die obere Fläche jeder der ersten Halbleiterschichten 104. Die obere Fläche der Deckschicht 120 liegt höher als die obere Fläche der ersten Gatestruktur 160a und die obere Fläche der zweiten Gatestruktur 160b.
  • Danach wird eine leitfähige Schicht 162 selektiv über der Gateelektrodenschicht 156 ausgebildet, und eine Opferschicht 164 wird über der leitfähigen Schicht 162 ausgebildet. Die leitfähige Schicht 162 wird verwendet, um den Widerstand der Gateelektrodenschicht 156 zu verringern. In einigen Ausführungsformen ist die leitfähige Schicht 162 aus Wolfram (W) hergestellt. Es ist anzumerken, dass die leitfähige Schicht 162 selektiv über der Gateelektrodenschicht 156 ausgebildet wird, jedoch nicht über der Deckschicht 120 ausgebildet wird. In einigen Ausführungsformen ist die Opferschicht 164 aus Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumkarbid (SiC), einem anderen geeigneten Isoliermaterial oder einer Kombination davon hergestellt.
  • In einigen Ausführungsformen wird ein Oberflächenbehandlungsprozess auf der oberen Fläche der Gateelektrodenschicht 156 durchgeführt, um einige Wasserstoffradikale zu bilden, und dann wird ein Abscheidungsprozess mit einem Vorläufer auf der behandelten oberen Fläche der Gateelektrodenschicht 156 durchgeführt, so dass die leitfähige Schicht 162 ausgebildet ist. In einigen Ausführungsformen umfasst der Oberflächenbehandlungsprozess die Verwendung von Wasserstoff- (H2)-Gas. Der Vorläufer kann Wolfram- (W)-haltiges Material enthalten, etwa Wolframhexafluorid (WF6) oder Wolframhexachlorid (WC16). Der Vorläufer reagiert mit den Wasserstoffradikalen, so dass die leitfähige Schicht 162 ausgebildet wird.
  • Es besteht ein erster Abstand D1 zwischen der ersten Gatestruktur 160a und der zweiten Gatestruktur 160b. In einigen Ausführungsformen liegt der erste Abstand D1 in einem Bereich von etwa 15 nm bis etwa 40 nm.
  • Die Dummy-Finnenstruktur 118 und die Deckschicht 120 werden als Barrierestruktur der ersten Gatestruktur 160a und der zweiten Gatestruktur 160b verwendet. Die Dummy-Finnenstruktur 118 und die Deckschicht 120 werden vor dem Ausbilden der Gatestruktur 160 ausgebildet, und somit wird das selbstausgerichtete Schnitt-Metallgate (SACMG) so ausgebildet, dass das Ausrichtungsproblem vermieden wird. Die Dummy-Finnenstruktur 118 und die Deckschicht 120 sind aus unterschiedlichen Materialien hergestellt, so dass sie während des in 1G gezeigten Entfernungsprozesses eine Ätzselektivität haben.
  • Außerdem bilden die obere Fläche der ersten Hartmaskenschicht 108, die obere Fläche der ersten Auskleidung 116 und die obere Fläche der Deckschicht 120 eine planare obere Fläche, und die Ätzstoppschicht wird über der planaren oberen Fläche ausgebildet. Es ist zu beachten, dass die Dummy-Gatestruktur 122 auch über der planaren oberen Fläche ausgebildet wird, und die Dummy-Gatestruktur 122 wird nicht in einen Spalt zwischen zwei Finnenstrukturen gefüllt. Daher wird das Hohlraumproblem beim Füllen der Dummy-Gatestruktur 122 in die Lücken vermieden.
  • Die innere Abstandshalterschicht 136 befindet sich zwischen der S/D-Struktur 138 und der Gatestruktur 160, so dass sie effektiv als Barriere dient, um die parasitären Kapazität zwischen der S/D-Struktur 138 und der Gatestruktur 160 zu verringern.
  • Wenn die Dummy-Finnenstruktur auf einer verbleibenden Finnenstruktur ausgebildet wird (die Höhe der verbleibenden Finnenstruktur ist niedriger als die der Finnenstruktur), beträgt der Abstand zwischen der ersten Gatestruktur 160a und der zweiten Gatestruktur 160b das Doppelte des Mittenabstandes von zwei benachbarten Finnenstrukturen 110. In dieser Erfindung wird die Dummy-Finnenstruktur direkt auf der Isolierstruktur 114 ausgebildet, und daher ist der Abstand zwischen der ersten Gatestruktur 160a und der zweiten Gatestruktur 160b ungefähr der Abstand der zwei benachbarten Finnenstrukturen 110. Daher ist der Abstand zwischen zwei Gatestrukturen stark verringert.
  • 3 zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur 100a entlang der in 1K gezeigten Linie BB' gemäß einigen Ausführungsformen der Erfindung.
  • Wie in 3 gezeigt, befindet sich die innere Abstandshalterschicht 136 unterhalb der Gate-Abstandshalterschicht 130. Die Dummy-Finnenstruktur 118 ist von der inneren Abstandshalterschicht 136 umgeben, und die zweiten Halbleiterschichten 106 sind von der inneren Abstandshalterschicht 136 umgeben. Zusätzlich ist die Deckschicht 120 von der inneren Abstandshalterschicht 136 umgeben und steht in direktem Kontakt mit der inneren Abstandshalterschicht 136.
  • 4 zeigt eine Draufsicht der Halbleitervorrichtungsstruktur 100a gemäß einigen Ausführungsformen der Erfindung. 4 ist eine Draufsicht der Halbleitervorrichtungsstruktur 100a, bevor die leitfähige Schicht 162 über der Gateelektrodenschicht 156 ausgebildet wird.
  • Wie in 4 gezeigt, wird die Deckschicht 120 als Barrierestruktur verwendet, um die erste Gatestruktur 160a und die zweite Gatestruktur 160b zu trennen. Die Deckschicht 120 ist in einem Bereich zwischen der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b ausgebildet.
  • 5A zeigt eine perspektivische Darstellung einer Halbleitervorrichtungsstruktur 100b gemäß einigen Ausführungsformen der Erfindung. Die Halbleitervorrichtungsstruktur 100b ist ein Finnen-Feldeffekttransistor (FinFET). 5B zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie BB' gemäß einigen Ausführungsformen der Erfindung. Die Halbleitervorrichtungsstruktur 100b von 5A ähnelt der Halbleitervorrichtungsstruktur 100a von 1K, wobei die Unterschiede zwischen 5A und 1K darin liegt, dass eine Finnenstruktur 110 in 5A vorhanden ist (in 1K sind gestapelte erste Halbleiterschichten 104 und zweite Halbleiterschichten 106 gezeigt), und dass eine Silizidschicht 172 über der S/D-Struktur 138 und eine S/D-Kontaktstruktur 174 über der Silizidschicht 172 ausgebildet ist.
  • Wie in 5A und 5B gezeigt, ist die Dummy-Finnenstruktur 118 oberhalb der Isolierstruktur 114, der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b ausgebildet, und die Deckschicht 120 ist über der Dummy-Finnenstruktur 118 ausgebildet. Die erste Gatestruktur 160a und die zweite Gatestruktur 160b sind durch die Dummy-Finnenstruktur 118 und die Deckschicht 120 getrennt. Die obere Fläche der Deckschicht 120 liegt höher als die obere Fläche der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b.
  • 5C zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie CC' gemäß einigen Ausführungsformen.
  • Wie in 5C gezeigt, befindet sich die innere Abstandshalterschicht 136 unterhalb der Gate-Abstandshalterschicht 130. Die Dummy-Finnenstruktur 118 ist von der inneren Abstandshalterschicht 136 umgeben, und die Finnenstruktur 110 ist von der inneren Abstandshalterschicht 136 umgeben. Die innere Abstandshalterschicht 136 ist auf der Seitenwandfläche der Finnenstruktur 110 und auf der Seitenwandfläche der Deckschicht 120 ausgebildet.
  • 5D zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 5A gezeigten Linie DD' gemäß einigen Ausführungsformen.
  • Wie in 5D gezeigt, ist die Silizidschicht 172 über der S/D-Struktur 138 ausgebildet, und die S/D-Kontaktstruktur 174 ist über der Silizidschicht 172 ausgebildet.
  • Die 6A bis 6B zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur 100c gemäß einigen Ausführungsformen der Erfindung. Die Halbleitervorrichtungsstruktur 100c von 6A ähnelt der Halbleitervorrichtungsstruktur 100a von 1D, wobei der Unterschied zwischen 6A und 1D darin liegt, dass die Dummy-Finnenstruktur 118 eine U-förmige Struktur mit einem vertieften Abschnitt aufweist.
  • Wie in 6A gezeigt, liegt der erste Mittenabstand P1 zwischen der ersten Finnenstruktur 110a und der zweiten Finnenstruktur 110b, und der zweite Mittenabstand P2 liegt zwischen der zweiten Finnenstruktur 110b und der dritten Finnenstruktur 110c. Der dritte Mittenabstand P3 liegt zwischen der dritten Finnenstruktur 110c und der vierten Finnenstruktur 110d. In einigen Ausführungsformen ist der dritte Mittenabstand P3 größer als der zweite Mittenabstand P2, und der zweite Mittenabstand P2 ist größer als der erste Mittenabstand P1. Da die Spaltfüllfähigkeit der Dummy-Finnenstruktur 118 auf die bestimmte Art von Materialien beschränkt ist, kann der Graben 115 möglicherweise nicht mit der Dummy-Finnenstruktur 118 gefüllt werden. Daher wird die U-förmige Dummy-Finnenstruktur 118 erhalten. Die Dummy-Finnenstruktur 118 hat einen Vertiefungsabschnitt im Mittelabschnitt.
  • Nun wird, wie in 6B gezeigt, gemäß einigen Ausführungsformen der Erfindung eine Füllschicht 119 in der Vertiefung der Dummy-Finnenstruktur 118 ausgebildet. Als nächstes wird die Deckschicht 120 über der Dummy-Finnenstruktur 118 und der Füllschicht 119 ausgebildet. In einigen Ausführungsformen sind die Füllschicht 119 und die Dummy-Finnenstruktur 118 aus unterschiedlichen Materialien hergestellt. In einigen Ausführungsformen wird die Füllschicht 119 durch einen fließfähigen CVD- (FCVD)-Prozess ausgebildet. Danach fährt die Halbleitervorrichtungsstruktur 100c mit den in den 1F bis 1K gezeigten Prozessen fort.
  • Die 7A bis 7I zeigen perspektivische Darstellungen verschiedener Stadien des Ausbildens einer Halbleitervorrichtungsstruktur 100d gemäß einigen Ausführungsformen der Erfindung.
  • 7A ähnelt oder gleicht 1D, wobei sich die Finnenstrukturen 110 über die Isolierstruktur 114 erstrecken. Die Keimschicht 112 ist auf Seitenwandflächen der Finnenstrukturen 110 ausgebildet, und die erste Auskleidung 116 ist auf der Keimschicht 112 ausgebildet.
  • Nun wird, wie in 7B gezeigt, eine zweite Auskleidung 117 auf der ersten Auskleidung 116 gemäß einigen Ausführungsformen der Erfindung ausgebildet. Die erste Auskleidung 116 und die zweite Auskleidung 117 sind aus unterschiedlichen Materialien hergestellt. Der Graben 115 ist nicht vollständig mit der ersten Auskleidung 116 und der zweiten Auskleidung 117 gefüllt.
  • In einigen Ausführungsformen ist die zweite Auskleidung 117 aus einer dielektrischen Schicht wie Siliziumnitrid, Siliziumkarbonitrid (SiCN) oder einem geeigneten Material hergestellt. In einigen Ausführungsformen wird die zweite Auskleidung 117 durch einen chemischen Gasphasenabscheidungs- CVD)-Prozess, einen Atomlagenabscheidungs- (ALD)-Prozess, einen physikalischen Gasphasenabscheidungs- (PVD)-Prozess oder einen anderen geeigneten Prozess ausgebildet.
  • Danach wird, wie in 7C gezeigt, gemäß einigen Ausführungsformen der Erfindung die Dummy-Finnenstruktur 118 in dem Graben 115 ausgebildet, und die Deckschicht 120 wird über der ersten Auskleidung 116 und der zweiten Auskleidung 117 ausgebildet.
  • Die erste Auskleidung 116 wird zuerst ausgebildet, und dann wird die zweite Auskleidung 117 ausgebildet. Als nächstes wird die Dummy-Finnenstruktur 118 auf der Seitenwandfläche der zweiten Auskleidung 117 ausgebildet, und daher befindet sich die Dummy-Finnenstruktur 118 in direktem Kontakt mit der zweiten Auskleidung 117, jedoch nicht in direktem Kontakt mit der ersten Auskleidung 116.
  • Danach wird, wie in 7D gezeigt, die Ätzstoppschicht 121 gemäß einigen Ausführungsformen der Erfindung über der Deckschicht 120, der ersten Hartmaskenschicht 108 und der ersten Auskleidung 116 ausgebildet. Danach wird die Dummy-Gatestruktur 122 über der Ätzstoppschicht 121 ausgebildet. Die zweite Maskenschicht 126 ist über der Dummy-Gatestruktur 122 ausgebildet, und die dritte Maskenschicht 128 ist über der zweiten Maskenschicht 126 ausgebildet.
  • Danach wird, wie in 7E gezeigt, gemäß einigen Ausführungsformen der Erfindung die Gate-Abstandshalterschicht 130 auf gegenüberliegenden Seitenwandflächen der Dummy-Gatestruktur 122 ausgebildet. Einige Schichten, die nicht von der Dummy-Gatestruktur 122 bedeckt sind, werden entfernt, so dass die S/D-Vertiefungen 131 ausgebildet werden. Als nächstes werden ein Teil der ersten Auskleidung 116 und ein Teil der ersten Halbleiterschichten 104 unterhalb der Dummy-Gatestruktur 122 entfernt, um einen Hohlraum 135 auszubilden. Es ist anzumerken, dass die zweite Auskleidung 117 nicht entfernt wird, während der Teil der ersten Auskleidung 116 entfernt wird. Die zweite Auskleidung 117 verbleibt auf der Seitenwandfläche der Dummy-Finnenstruktur 118, um die Isolationswirkung zwischen zwei benachbarten S/D-Strukturen (später ausgebildet, wie in 7G gezeigt) zu erhöhen. Die Deckschicht 120 wird entfernt, aber die Dummy-Finnenstruktur 118 und die zweite Auskleidung 117 werden nicht entfernt.
  • Als nächstes wird, wie in 7F gezeigt, die innere Abstandshalterschicht 136 gemäß einigen Ausführungsformen der Erfindung in dem Hohlraum 135 ausgebildet.
  • Danach werden, wie in 7G gezeigt, die S/D-Strukturen 138 gemäß einigen Ausführungsformen der Erfindung in den S/D-Vertiefungen 131 ausgebildet. Es ist zu beachten, dass sich die zweite Auskleidung 117 zwischen zwei benachbarten S/D-Strukturen 138 befindet.
  • Anschließend wird, wie in 7H gezeigt, gemäß einigen Ausführungsformen der Erfindung die CESL 140 über den S/D-Strukturen 138 ausgebildet, und eine Zwischenschichtdielektrikums- (ILD)-Schicht 142 wird über der CESL 140 ausgebildet.
  • Als nächstes werden, wie in 7I gezeigt, die Dummy-Gatestruktur 122 und die Ätzstoppschicht 121 gemäß einigen Ausführungsformen entfernt. Infolgedessen wird ein Graben 147 ausgebildet, so dass die erste Hartmaskenschicht 108 freigelegt wird.
  • Die 8A bis 8E zeigen Querschnittsdarstellungen verschiedener Stadien des Ausbildens der Halbleitervorrichtungsstruktur 100d von 7I ab gemäß einigen Ausführungsformen der Erfindung. 8A zeigt eine Querschnittsdarstellung der Halbleitervorrichtungsstruktur entlang der in 7I gezeigten Linie EE' gemäß einigen Ausführungsformen der Erfindung.
  • Wie in 8A gezeigt, sind eine Anzahl von Deckschichten 120 oberhalb der Isolierstruktur 114 ausgebildet, und die vierte Maskenschicht 144 ist über einem Teil der Deckschichten 120 ausgebildet, um die Deckschichten 120 vor dem Entfernen zu schützen. Die fünfte Maskenschicht 146 ist über der vierten Maskenschicht 144 ausgebildet.
  • Als nächstes werden, wie in 8B gezeigt, einige Deckschichten 120 durch den Entfernungsprozess entfernt, aber einige Deckschichten 120 sind gemäß einigen Ausführungsformen durch die vierte Maskenschicht 144 geschützt. Die Deckschicht 120 ist von den ersten Auskleidungen 116 umgeben. Während des Entfernungsprozesses wird ein Teil der ersten Auskleidungen 116 entfernt. Danach wird die fünfte Maskenschicht 146 entfernt.
  • Als nächstes wird, wie in 8C gezeigt, gemäß einigen Ausführungsformen die vierte Maskenschicht 144 entfernt, und die erste Hartmaskenschicht 108 wird entfernt. Als nächstes werden die ersten Auskleidungen 116 entfernt, so dass eine Vertiefung 149 ausgebildet wird, und die ersten Halbleiterschichten 104 werden entfernt, so dass Lücken 151 ausgebildet werden. In einigen Ausführungsformen sind die ersten Auskleidungen 116 aus Siliziumgermanium (SiGe) hergestellt und die ersten Halbleiterschichten 104 sind aus Siliziumgermanium (SiGe) hergestellt, und daher werden die ersten Auskleidungen 116 und die ersten Halbleiterschichten 104 gleichzeitig entfernt.
  • Danach wird, wie in 8D gezeigt, gemäß einigen Ausführungsformen die zweite Auskleidung 117, die sich direkt unter dem Graben 147 befindet, entfernt. Es ist zu beachten, dass die erste Auskleidung 116 und die zweite Auskleidung 117 aus unterschiedlichen Materialien hergestellt sind und die erste Auskleidung 116 und die zweite Auskleidung 117 durch getrennte Prozesse entfernt werden. Darüber hinaus wird die zweite Auskleidung 117, die in direktem Kontakt mit der S/D-Struktur 138 steht, nicht entfernt.
  • Als nächstes werden, wie in 8E gezeigt, die Grenzflächenschicht 152, die Gatedielektrikumsschicht 154 und die Gateelektrodenschicht 156 gemäß einigen Ausführungsformen nacheinander in der Vertiefung 149 und den Lücken 151 ausgebildet.
  • Als nächstes wird ein Teil der Gateelektrodenschicht 156 entfernt, und daher liegt die obere Fläche der Deckschicht 120 höher als die obere Fläche der Gateelektrodenschicht 156. Infolgedessen sind die erste Gatestruktur 160a und die zweite Gatestruktur 160b durch die Dummy-Finnenstruktur 118 und die Deckschicht 120 getrennt.
  • Danach wird die leitfähige Schicht 162 selektiv über der Gateelektrodenschicht 156 ausgebildet, und die Opferschicht 164 wird über der leitfähigen Schicht 162 ausgebildet. Die leitfähige Schicht 162 wird verwendet, um den Widerstand der Gateelektrodenschicht 156 zu verringern.
  • Die Dummy-Finnenstruktur 118 ist eine Barrierestruktur zwischen zwei benachbarten S/D-Strukturen 138. Wenn die Abmessungen der Finnenstruktur 110 allmählich verringert werden, wird die Breite der Dummy-Finnenstruktur 118 allmählich verringert. Wenn die Breite der Dummy-Finnenstruktur 118 zu klein ist, ist der Isolationseffekt der Dummy-Finnenstruktur 118 möglicherweise nicht gut genug. Zusätzlich wird eine erste S/D-Kontaktstruktur (nicht gezeigt) auf den ersten S/D-Strukturen 138 ausgebildet, aber ein Abstand der ersten S/D-Kontaktstruktur und der zweiten S/D-Struktur (die nicht mit der ersten S/D-Struktur elektrisch verbunden sein sollte) kann klein werden, da die Breite der Dummy-Finnenstruktur 118 klein wird. Die geringe Entfernung kann einen zeitabhängigen dielektrischen Durchschlag (TDDB) verursachen. Um einen zeitabhängigen dielektrischen Durchschlag (TDDB) zu verhindern, bleibt die zweite Auskleidung 117 noch übrig und steht in direktem Kontakt mit der S/D-Struktur 138, um den Abstand zwischen zwei benachbarten S/D-Strukturen 138 zu erhöhen.
  • Die Dummy-Finnenstruktur 118 und die Deckschicht 120 werden als Barrierestruktur der ersten Gatestruktur 160a und der zweiten Gatestruktur 160b verwendet. Die Dummy-Finnenstruktur 118 und die Deckschicht 120 werden vor dem Ausbilden der Gatestruktur 160 ausgebildet, und somit wird das selbstausgerichtete Schnitt-Metallgate (SACMG) so ausgebildet, dass das Ausrichtungsproblem vermieden wird. Die Dummy-Finnenstruktur 118 und die Deckschicht 120 sind aus unterschiedlichen Materialien hergestellt, so dass sie während des Entfernungsprozesses eine Ätzselektivität aufweisen.
  • Es sind Ausführungsformen zum Ausbilden einer Halbleitervorrichtungsstruktur und ein Verfahren zum Ausbilden derselben vorgesehen. Die Finnenstrukturen werden über dem Substrat ausgebildet. Die Dummy-Finnenstrukturen werden über der Isolierstruktur ausgebildet und zwischen zwei benachbarten Finnenstrukturen ausgebildet. Eine Deckschicht wird über den Dummy-Finnenstrukturen ausgebildet. Eine erste Gatestruktur und eine zweite Gatestruktur werden über den Finnenstrukturen ausgebildet und sind durch die Dummy-Finnenstruktur und die Deckschicht getrennt. Die Dummy-Finnenstruktur und die Deckschicht werden vor dem Ausbilden der ersten Gatestruktur und der zweiten Gatestruktur ausgebildet, und somit wird das selbstausgerichtete Schnitt-Metallgate (SACMG) ausgebildet. Außerdem wird der Abstand zwischen der ersten Gatestruktur und der zweiten Gatestruktur durch den Abstand zwischen zwei Finnenstrukturen definiert und ist stark verringert. Der Metallgate-Schnittprozess ist selbstjustiert ohne Ausrichtungsprobleme, und der Abstand zwischen zwei Gatestrukturen wird verringert. Daher wird die Ausbeute der Halbleitervorrichtungsstruktur verbessert.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur vorgesehen. Das Verfahren umfasst ein Ausbilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur, die sich über einer Isolierstruktur erstrecken, und ein Ausbilden einer Auskleidung auf einer Seitenwandfläche der ersten Finnenstruktur und einer Seitenwandfläche der zweiten Finnenstruktur. Das Verfahren umfasst auch ein Ausbilden einer Dummy-Finnenstruktur über der Isolierstruktur, und die Dummy-Finnenstruktur befindet sich zwischen der ersten Finnenstruktur und der zweiten Finnenstruktur. Das Verfahren umfasst ferner ein Ausbilden einer Deckschicht über der Dummy-Finnenstruktur und ein Ausbilden einer Dummy-Gatestruktur über der Deckschicht, der ersten Finnenstruktur und der zweiten Finnenstruktur. Das Verfahren umfasst ein Ausbilden einer dielektrischen Schicht, die die Dummy-Gatestruktur umgibt, und ein Entfernen der Dummy-Gatestruktur, um einen Graben in der dielektrischen Schicht auszubilden. Das Verfahren umfasst ferner ein Entfernen der Auskleidung unter dem Graben, um eine erste Vertiefung zwischen der ersten Finnenstruktur und der Dummy-Finnenstruktur und eine zweite Vertiefung zwischen der zweiten Finnenstruktur und der Dummy-Finnenstruktur auszubilden. Das Verfahren umfasst ein Ausbilden einer ersten Gatestruktur in der ersten Vertiefung bzw. einer zweiten Gatestruktur in der zweiten Vertiefung und das Trennen der ersten Gatestruktur und der zweiten Gatestruktur durch die Dummy-Finnenstruktur und die Deckschicht.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur vorgesehen. Das Verfahren umfasst ein Ausbilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur über einem Substrat, und die erste Finnenstruktur umfasst erste Halbleiterschichten und zweite Halbleiterschichten, die abwechselnd gestapelt sind. Das Verfahren umfasst auch ein Ausbilden einer Isolierstruktur über dem Substrat, und ein oberer Abschnitt der ersten Finne und ein oberer Abschnitt der zweiten Finne erstrecken sich über die Isolierstruktur, und ein Graben befindet sich zwischen der ersten Finnenstruktur und der zweiten Finnenstruktur. Das Verfahren umfasst ferner ein Ausbilden einer ersten Auskleidung in einem Teil des Grabens und ein Ausbilden einer Dummy-Finnenstruktur in einem anderen Teil des Grabens. Die erste Auskleidung befindet sich zwischen der Dummy-Finnenstruktur und der ersten Finnenstruktur. Das Verfahren umfasst auch ein Ausbilden einer Deckschicht über der Dummy-Finnenstruktur und ein Ausbilden einer Dummy-Gatestruktur über der Deckschicht, der ersten Finnenstruktur und der zweiten Finnenstruktur. Das Verfahren umfasst ferner danach ein Entfernen eines Teils der Deckschicht, eines Teils der ersten Auskleidung und eines Teils der ersten Finnenstruktur und eines Teils der zweiten Finnenstruktur, so dass eine S/D-Vertiefung ausgebildet wird, und ein Ausbilden einer S/D-Struktur in der S/D-Vertiefung. Das Verfahren umfasst ein Ausbilden einer dielektrischen Schicht, die die Dummy-Gatestruktur umgibt und über der S/D-Struktur liegt, und ein Entfernen der Dummy-Gatestruktur, um einen Graben in der dielektrischen Schicht auszubilden. Das Verfahren umfasst ferner ein Entfernen eines Teils der ersten Halbleiterschichten, um Lücken auszubilden, und ein Ausbilden einer Gatestruktur in den Lücken. Die obere Fläche der Deckschicht liegt höher als eine obere Fläche der Gatestruktur.
  • Ferner ist eine Halbleitervorrichtungsstruktur vorgesehen, die mit Ausführungsformen der Erfindung hergestellt werden kann. Die Halbleitervorrichtungsstruktur umfasst eine Isolierstruktur, die über einem Substrat ausgebildet ist, und eine erste Finnenstruktur und eine zweite Finnenstruktur, die sich über die Isolierstruktur erstrecken. Die Halbleitervorrichtungsstruktur umfasst auch eine Dummy-Finnenstruktur, die über der Isolierstruktur ausgebildet ist, und die Dummy-Finnenstruktur befindet sich zwischen der ersten Finnenstruktur und der zweiten Finnenstruktur. Die Halbleitervorrichtungsstruktur umfasst eine Deckschicht, die über der Dummy-Finnenstruktur ausgebildet ist, und die obere Fläche der Deckschicht liegt höher als die obere Fläche der ersten Finnenstruktur und die obere Fläche der zweiten Finnenstruktur. Die Halbleitervorrichtungsstruktur umfasst ferner eine erste Gatestruktur, die über der ersten Finnenstruktur ausgebildet ist, und eine zweite Gatestruktur, die über der zweiten Finnenstruktur ausgebildet ist. Die erste Gatestruktur und die zweite Gatestruktur sind durch die Dummy-Finnenstruktur und die Deckschicht getrennt.

Claims (15)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur, umfassend: Ausbilden einer ersten Finnenstruktur (110a) und einer zweiten Finnenstruktur (110b), die sich über eine Isolierstruktur (114) erstrecken; Ausbilden einer Auskleidung (116) auf einer Seitenwandfläche der ersten Finnenstruktur (110a) und einer Seitenwandfläche der zweiten Finnenstruktur (110b); Ausbilden einer Dummy-Finnenstruktur (118) über der Isolierstruktur (114), wobei sich die Dummy-Finnenstruktur (118) zwischen der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b) befindet; Ausbilden einer Deckschicht (120) über der Dummy-Finnenstruktur (118); Ausbilden einer Dummy-Gatestruktur (122) über der Deckschicht (120), der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b); Ausbilden einer dielektrischen Schicht, die die Dummy-Gatestruktur (122) umgibt; Entfernen der Dummy-Gatestruktur (122), um einen Graben (147) in der dielektrischen Schicht auszubilden; Entfernen der Auskleidung (116) unter dem Graben (147), um eine erste Vertiefung zwischen der ersten Finnenstruktur (110a) und der Dummy-Finnenstruktur (118) und eine zweite Vertiefung zwischen der zweiten Finnenstruktur (110b) und der Dummy-Finnenstruktur (118) auszubilden; und Ausbilden einer ersten Gatestruktur (160a) in der ersten Vertiefung und einer zweiten Gatestruktur (160b) in der zweiten Vertiefung, wobei die erste Gatestruktur (160a) und die zweite Gatestruktur (160b) durch die Dummy-Finnenstruktur (118) und die Deckschicht (120) getrennt sind.
  2. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die Auskleidung (116) eine erste Auskleidung (116) über der Seitenwandfläche der ersten Finnenstruktur (110a) und der Seitenwandfläche der zweiten Finnenstruktur (110b) und eine zweite Auskleidung (117) über der ersten Auskleidung (116) umfasst, wobei die zweite Auskleidung (117) und die erste Auskleidung (116) aus unterschiedlichen Materialien hergestellt sind.
  3. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 1 oder 2, ferner umfassend: Entfernen eines Teils der ersten Finnenstruktur (110a) und eines Teils der zweiten Finnenstruktur (110b), um eine erste S/D-Vertiefung (131) bzw. eine zweite S/D-Vertiefung (131) auszubilden; Ausbilden einer ersten S/D-Struktur (138) in der ersten S/D-Vertiefung und Ausbilden einer zweiten S/D-Struktur in der zweiten S/D-Vertiefung.
  4. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 3, ferner umfassend: Entfernen eines Teils der Auskleidung (116), um einen Hohlraum (135) auszubilden; und Ausbilden einer inneren Abstandshalterschicht (136) in dem Hohlraum (135) vor dem Ausbilden der ersten S/D-Struktur (138) in der ersten S/D-Vertiefung und dem Ausbilden der zweiten S/D-Struktur in der zweiten S/D-Vertiefung, wobei die innere Abstandshalterschicht (136) in direktem Kontakt mit der ersten Finnenstruktur (1 10a) und der Deckschicht (120) steht.
  5. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer Gate-Abstandshalterschicht (130) auf einer Seitenwandfläche der Dummy-Gatestruktur (122), wobei sich, soweit auf den Anspruch 4 rückbezogen, die innere Abstandshalterschicht (136) direkt unter der Gate-Abstandshalterschicht (130) befindet.
  6. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die erste Finnenstruktur (110a) abwechselnd gestapelte erste Halbleiterschichten (104) und zweite Halbleiterschichten (106) aufweist, wobei die ersten Halbleiterschichten (104) und die zweiten Halbleiterschichten (106) aus unterschiedlichen Materialien hergestellt sind.
  7. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 6, ferner umfassend: Entfernen der ersten Halbleiterschichten (104) während des Entfernens der Auskleidung (116) unterhalb des Grabens (115).
  8. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Isolierstruktur (114) eine erste Breite aufweist, die Dummy-Finnenstruktur (118) eine zweite Breite aufweist, und die zweite Breite kleiner als die erste Breite ist.
  9. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Dummy-Finnenstruktur (118) eine U-förmige Struktur mit einem vertieften Abschnitt aufweist, und wobei eine dielektrische Schicht (119) in dem vertieften Abschnitt der Dummy-Finnenstruktur (118) ausgebildet wird.
  10. Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur, umfassend: Ausbilden einer ersten Finnenstruktur (110a) und einer zweiten Finnenstruktur (110b) über einem Substrat (102), wobei die erste Finnenstruktur (110a) abwechselnd gestapelte erste Halbleiterschichten (104) und zweite Halbleiterschichten (106) aufweist; Ausbilden einer Isolierstruktur (114) über dem Substrat (102), wobei sich ein oberer Abschnitt der ersten Finne und ein oberer Abschnitt der zweiten Finne über die Isolierstruktur (114) erstrecken und sich ein Graben (115) zwischen der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b) befindet; Ausbilden einer ersten Auskleidung (116) in einem Teil des Grabens (115); Ausbilden einer Dummy-Finnenstruktur (118) in einem anderen Teil des Grabens (115), wobei sich die erste Auskleidung (116) zwischen der Dummy-Finnenstruktur (118) und der ersten Finnenstruktur (110a) befindet; Ausbilden einer Deckschicht (120) über der Dummy-Finnenstruktur (118); Ausbilden einer Dummy-Gatestruktur (122) über der Deckschicht (120), der ersten Finnenstruktur (110a) und der zweiten Finnenstruktur (110b); danach Entfernen eines Teils der Deckschicht (120), eines Teils der ersten Auskleidung (116) und eines Teils der ersten Finnenstruktur (110a) und eines Teils der zweiten Finnenstruktur (110b), um eine S/D-Vertiefung (131) auszubilden; Ausbilden einer S/D-Struktur (138) in der S/D-Vertiefung (131); Ausbilden einer dielektrischen Schicht, die die Dummy-Gatestruktur (122) und die S/D-Struktur (138) umgibt; Entfernen der Dummy-Gatestruktur (122), um einen Graben (115) in der dielektrischen Schicht auszubilden; Entfernen eines Teils der ersten Halbleiterschichten (104), um Lücken (151) auszubilden; und Ausbilden einer Gatestruktur (160, 160a) in den Lücken (151), wobei eine obere Fläche der Deckschicht (120) höher als eine obere Fläche der Gatestruktur (160, 160a) liegt.
  11. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 10, ferner umfassend: Ausbilden einer Keimschicht (112) auf einer Seitenwandfläche der ersten Finnenstruktur (110a) und einer Seitenwandfläche der zweiten Finnenstruktur (110b); und Ausbilden der ersten Auskleidung (116) auf der Keimschicht (112).
  12. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach Anspruch 10 oder 11, ferner umfassend: Ausbilden einer zweiten Auskleidung (117) über der ersten Auskleidung (116), wobei die zweite Auskleidung (117) und die erste Auskleidung (116) aus unterschiedlichen Materialien hergestellt sind.
  13. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der Ansprüche 10 bis 12, ferner umfassend: Entfernen eines Teils der ersten Halbleiterschichten (104), um einen Hohlraum (135) auszubilden; und Ausbilden einer inneren Abstandshalterschicht (136) in dem Hohlraum (135), wobei die Deckschicht (120) von der inneren Abstandshalterschicht (136) umgeben ist.
  14. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der Ansprüche 10 bis 13, wobei die Dummy-Finnenstruktur (118) eine U-förmige Struktur mit einem vertieften Abschnitt aufweist und wobei eine dielektrische Schicht (119) in vertieften Abschnitt der Dummy-Finnenstruktur (118) ausgebildet wird.
  15. Verfahren zum Ausbilden der Halbleitervorrichtungsstruktur nach einem der Ansprüche 10 bis 14, ferner umfassend: Ausbilden einer Maskenschicht (144) über der Deckschicht (120) vor dem Entfernen der Dummy-Gatestruktur (122).
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