KR102254863B1 - 반도체 디바이스 구조체 및 이를 형성하기 위한 방법 - Google Patents

반도체 디바이스 구조체 및 이를 형성하기 위한 방법 Download PDF

Info

Publication number
KR102254863B1
KR102254863B1 KR1020200010048A KR20200010048A KR102254863B1 KR 102254863 B1 KR102254863 B1 KR 102254863B1 KR 1020200010048 A KR1020200010048 A KR 1020200010048A KR 20200010048 A KR20200010048 A KR 20200010048A KR 102254863 B1 KR102254863 B1 KR 102254863B1
Authority
KR
South Korea
Prior art keywords
layer
dummy fin
semiconductor device
dummy
stacked wire
Prior art date
Application number
KR1020200010048A
Other languages
English (en)
Other versions
KR20200094679A (ko
Inventor
쿠오-쳉 치앙
지-창 린
쿠안-팅 판
치-하오 왕
시 닝 주
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200094679A publication Critical patent/KR20200094679A/ko
Application granted granted Critical
Publication of KR102254863B1 publication Critical patent/KR102254863B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성된 분리 구조체 및 해당 분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체를 포함한다. 반도체 디바이스 구조체는 분리 구조물 위에 형성된 더미 핀 구조체를 포함하고, 더미 핀 구조체는 제1 적층 와이어 구조체와 제2 적층 와이어 구조체 사이에 제공된다. 반도체 디바이스 구조체는 또한 더미 핀 구조체 위에 형성된 캡핑층을 포함한다. 분리 구조체는 제1 폭을 가지고, 더미 핀 구조체는 제2 폭을 가지며, 제2 폭은 제1 폭보다 작다.

Description

반도체 디바이스 구조체 및 이를 형성하기 위한 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2019년 1월 29일자 출원되고 그 전체 내용이 여기에 참조로 포함된 미국 특허 출원 제16/260,483호의 연속 출원이다.
배경
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 다른 전자 기기 등의 다양한 전자적 용도에 사용된다. 전형적으로 반도체 디바이스는 반도체 기판 위에 절연층 또는 유전체 층, 도전층 및 반도체 재료층을 순차적으로 퇴적하고 상기 다양한 재료층을 리소그래피를 이용하여 패턴화하여 그 위에 회로 부품 및 디바이스를 형성하는 것에 의해 제조된다. 다수의 집적 회로는 전형적으로 단일 반도체 웨이퍼 상에 제조되고, 웨이퍼 상의 개별 다이는 스크라이브 라인을 따라 집적 회로 사이에서 절단에 의해 단편화된다(singulated). 개별 다이는 통상적으로 다중칩 모듈로, 예컨대 다른 종류의 패키징으로 별도로 패키징된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터급 기술의 공정 노드로 발전함에 따라, 제조 및 설계 문제 모두의 과제로 인해 3차원 설계가 개발되었다.
기존의 반도체 디바이스는 전반적으로 의도된 목적에 적합하였지만, 모든 측면에서 완전히 만족스러운 것은 아니었다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a~1k는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체의 다양한 형성 단계의 사시도를 예시한다.
도 2a~2e는 본 개시 내용의 일부 실시예에 따른 도 1k 이후의 반도체 디바이스 구조체의 다양한 형성 단계의 단면도를 예시한다.
도 3은 본 개시 내용의 일부 실시예에 따른 도 1k의 BB' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 4는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체의 상면도를 예시한다.
도 5a는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체의 사시도를 예시한다.
도 5b는 본 개시 내용의 일부 실시예에 따른 도 5a의 BB' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 5c는 본 개시 내용의 일부 실시예에 따른 도 5a의 CC' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 5d는 본 개시 내용의 일부 실시예에 따른 도 5a의 DD' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 6a~6b는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체의 다양한 형성 단계의 사시도를 예시한다.
도 7a~7i는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체의 다양한 형성 단계의 사시도를 예시한다.
도 8a~8e는 본 개시 내용의 일부 실시예에 따른 도 7i 이후의 반도체 디바이스 구조체의 다양한 형성 단계의 단면도를 예시한다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
실시예의 일부 변형이 설명된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 방법의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 설명된 동작 중 일부는 방법의 다른 실시예에서 대체되거나 제거될 수 있음을 이해해야 한다.
후술하는 게이트 올 어라운드(GAA) 트랜지스터 구조체는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 구조체를 패턴화할 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 얘컨대, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴이 형성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정에 의해 패턴화된다. 스페이서가 자체 정렬 공정을 이용하여 패턴화된 희생층과 함께 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서를 사용하여 GAA 구조체를 패턴화할 수 있다.
반도체 디바이스 구조체를 형성하기 위한 실시예가 제공된다. 도 1a~1k는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체(100a)의 다양한 형성 단계의 사시도를 예시한다. 반도체 디바이스 구조체(100a)는 게이트 올 어라운드(GAA) 트랜지스터 구조체이다. 자체 정렬 절단 금속 게이트 공정이 제공된다. 더미 핀 구조체가 분리 구조체 위에 형성되고, 캡핑층이 더미 핀 구조체 위에 형성된다. 더미 핀 구조체 및 캡핑층은 2개의 게이트 구조체를 분리하기 위한 장벽 구조체를 구성한다.
도 1a를 참조하면, 기판(102)이 제공된다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비소화물 또는 인듐 인화물과 같은 화합물 반도체로 형성된다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체로 형성된다. 일부 실시예에서, 기판(102)은 에피택셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 에피택셜 층을 가진다.
기판(102) 위에 다수의 제1 반도체 층(104)과 다수의 제2 반도체 층(106)이 순차적으로 교대로 형성된다. 반도체 층(104, 106)은 수직으로 적층되어 적층형 와이어 구조체를 형성한다.
일부 실시예에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 독립적으로 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(Si1-xGex, x는 실리콘 게르마늄 내의 게르마늄(Ge)의 원자 농도이고, 0.1 < x < 0.7), 인듐 비소화물(InAs), 인듐 갈륨 비소화물(InGaAs), 인듐 안티몬화물(InSb) 또는 다른 적용 가능한 재료를 포함한다. 일부 실시예에서, 제1 반도체 층(104)과 제2 반도체 층(106)은 상이한 재료로 형성된다.
제1 반도체 층(104) 및 제2 반도체 층(106)은 상이한 격자 상수를 가지는 상이한 재료로 형성된다. 일부 실시예에서, 제1 반도체 층(104)은 실리콘 게르마늄(Si1-xGex, 0.1 < x < 0.7)으로 형성되고, 제2 반도체 층(106)은 실리콘(Si)으로 형성된다. 일부 다른 실시예에서, 제1 반도체 층(104)은 실리콘 게르마늄(Si1-xGex, 0.1 < x < 0.7)으로 형성되고, 제2 반도체 층(106)은 게르마늄(Ge)으로 형성된다.
일부 실시예에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 선택적 에피택셜 성장(SEG) 공정, 화학적 기상 퇴적(CVD) 공정(예, 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD)), 분자 에피택시 공정 또는 다른 적용 가능한 공정에 의해 형성된다. 일부 실시예에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 동일 챔버 내에서 인-시튜 방식으로 현장에서 형성된다.
일부 실시예에서, 제1 반도체 층(104) 각각의 두께는 약 1.5 nm 내지 약 20 nm의 범위에 있다. 특정 거리 또는 크기와 관련하여 "약"과 같은 용어는 특정 거리 또는 크기로부터 미미한 편차를 배제하지 않는 것으로 해석되어야 하며, 예를 들어 최대 20%의 편차를 포함할 수 있다. 일부 실시예에서, 제1 반도체 층(104)은 두께가 실질적으로 균일하다. 일부 실시예에서, 각각의 제2 반도체 층(106)의 두께는 약 1.5 nm 내지 약 20 nm의 범위이다. 일부 실시예에서, 제2 반도체 층(106)은 두께가 실질적으로 균일하다.
다음에, 다수의 제1 하드 마스크 층(108)이 제1 반도체 층(104) 위에 형성된다. 일부 실시예에서, 제1 하드 마스크 층(108) 각각은 실리콘 질화물, 실리콘 탄소 질화물(SiCN) 또는 적용 가능한 재료로 형성된다. 일부 실시예에서, 제1 하드 마스크 층(108)은 저압 CVD(LPCVD) 공정, 플라즈마 강화 CVD(PECVD) 공정 또는 다른 퇴적 공정과 같은 퇴적 공정에 의해 형성된다.
다음으로, 도 1b에 예시된 바와 같이, 일부 실시예에 따라 다수의 핀 구조체(110)가 형성된다. 핀 구조체(110)는 제1 핀 구조체(110a) 및 제2 핀 구조체(110b)를 포함한다.
제1 하드 마스크 층(108)이 먼저 패턴화된다. 이어서, 패턴화된 하드 마스크 층(108)을 마스크로 사용하여 제1 반도체 층(104) 및 제2 반도체 층(106)이 패턴화된다. 핀 구조체(110)는 제1 반도체 층(104) 및 제2 반도체 층(106)에 대해 패턴화 공정을 수행하는 것에 의해 형성된다. 패턴화 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토 레지스트 현상, 세정 및 건조(예, 하드 베이킹)를 포함한다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정을 포함한다.
도 1b에 예시된 바와 같이, 2개의 인접한 핀 구조체(110) 사이에 제1 피치(P1)가 존재한다. 일부 실시예에서, 제1 피치(P1)는 약 20 nm 내지 약 50 nm의 범위에 있다.
다음으로, 도 1c에 예시된 바와 같이, 일부 실시예에 따라, 시드층(112)이 제1 핀 구조체(110a)의 측벽 표면, 제2 핀 구조체(110b)의 측벽 표면 및 제1 하드 마스크 층(108) 위에 형성된다. 이후, 기판(102) 및 핀 구조체(110) 위에 절연 재료(113)가 형성된다.
시드층(112)은 실리콘, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합으로 형성된다. 일부 실시예에서, 시드층(112)은 실리콘 층 및 해당 실리콘 층 상에 형성된 실리콘 산화물 층과 같은 이중층 구조체를 포함한다. 일부 실시예에서, 시드층(112)은 열 산화 공정, 화학적 기상 퇴적(CVD) 공정, 원자층 퇴적(ALD) 공정, 다른 적절한 공정 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에서, 절연 재료(113)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 다른 적용 가능한 절연 재료 또는 이들의 조합으로 형성된다. 일부 실시예에서, 절연 재료(113)는 LPCVD 공정, 플라즈마 강화 CVD(PECVD) 공정, 고밀도 플라즈마 CVD(HDP-CVD) 공정, 고 종횡비 공정(HARP), 유동성 CVD(FCVD) 공정, 원자층 퇴적(ALD) 공정, 다른 적절한 방법 또는 이들의 조합에 의해 형성된다.
다음으로, 도 1d에 예시된 바와 같이, 일부 실시예에 따라, 절연 재료(113)의 일부가 제거되어 분리 구조체(114)가 형성된다. 결국, 핀 구조체(110)의 상부는 분리 구조체(114) 위에 있다. 2개의 인접한 핀 구조체(110) 사이에 트렌치(115)가 존재한다. 제1 핀 구조체(110a)와 제2 핀 구조체(110b)는 분리 구조체(114) 위로 연장된다.
이후, 제1 라이너(116)가 제1 핀 구조체(110a)의 측벽 표면, 제2 핀 구조체(110b)의 측벽 표면 및 제1 하드 마스크 층(108)의 측벽 표면 및 상부 표면 상에 형성된다. 제1 라이너(116)는 시드층(112) 상에 선택적으로 형성되고 분리 구조체(114) 상에 형성되지 않는다는 것을 알아야 한다. 일부 실시예에서, 시드층(112)은 실리콘으로 형성되고, 제1 라이너(116)는 실리콘 게르마늄(SiGe)으로 형성된다. 트렌치(115)는 제1 라이너(116)로 완전히 채워지지 않는다. 더 구체적으로, 제1 라이너(116)는 트렌치(115)의 대향 측벽 표면 상에 형성된다.
다음으로, 도 1e에 예시된 바와 같이, 일부 실시예에 따라 더미 핀 구조체(118)가 트렌치(115)에 형성된다. 일부 실시예에서, 더미 핀 구조체(118)와 분리 구조체(114)는 상이한 재료로 형성되므로, 더미 핀 구조체(118)와 분리 구조체(114) 사이에 계면이 존재한다. 제1 라이너(116)는 더미 핀 구조체(118)와 제1 핀 구조체(110a) 사이에 존재한다.
분리 구조체(114), 핀 구조체(110), 제1 라이너(116) 및 제1 하드 마스크 층(108) 위에 더미 핀 재료가 형성된 다음, 그 더미 핀 재료의 일부가 제거되어 더미 핀 구조체(118)가 형성된다. 더미 핀 구조체(118)는 분리 구조체(114) 위에 형성되고 제1 라이너(116)에 의해 둘러싸인다. 더미 핀 구조체(118)는 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이에 형성된다. 일부 실시예에서, 더미 핀 재료의 일부는 에치백 공정, 화학적 기계적 연마(CMP) 또는 이들의 조합과 같은 제거 공정에 의해 제거된다.
더미 핀 재료의 일부가 제거된 후, 더미 핀 구조체(118)의 상부 표면 위에 리세스(미도시)가 형성된다. 다음으로, 제1 더미 핀 구조체(118), 제1 라이너(116) 및 제1 하드 마스크 층(108) 위에 캡핑층(120)이 형성된다. 다음으로, 캡핑층(120)의 일부가 제거되어 제1 하드 마스크 층(108)의 상부 표면 및 제1 라이너(116)의 상부 표면이 노출된다. 일부 실시예에서, 캡핑층(120)의 일부는 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정에 의해 제거된다.
일부 실시예에서, 더미 핀 구조체(118)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄소 산질화물(SiCON), 다른 적절한 절연 재료 또는 이들의 조합과 같이 k 값이 7보다 작은(<7) 로우-k 유전체 재료로 형성된다. 일부 실시예에서, 더미 핀 구조체(118)는 LPCVD 공정, 플라즈마 강화 CVD(PECVD) 공정, 고밀도 플라즈마 CVD(HDP-CVD) 공정, 고 종횡비 공정(HARP), 유동성 CVD(FCVD) 공정, 원자층 퇴적(ALD) 공정, 다른 적절한 방법 또는 이들의 조합에 의해 형성된다.
일부 실시예에서, 캡핑층(120)은 7보다 큰(>7) k 값을 가지는 하이-k 유전체 재료로 형성된다. 하이-k 유전체 재료는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 알루미나 산화물(HfAlOx), 하프늄 실리콘 산화물(HfSiOx), 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물(HfTaOx), 하프늄 티타늄 산화물(HfTiOx), 하프늄 지르코늄 산화물(HfZrOx) 등을 포함할 수 있다. 일부 실시예에서, 캡핑층(120)은 LPCVD 공정, 플라즈마 강화 CVD(PECVD) 공정, 고밀도 플라즈마 CVD(HDP-CVD) 공정, 고 종횡비 공정(HARP), 유동성 CVD(FCVD) 공정, 원자층 퇴적(ALD) 공정, 다른 적절한 방법 또는 이들의 조합에 의해 형성된다.
도 1e에 예시된 바와 같이, 분리 구조체(114)는 수평 방향으로 제1 폭(W1)을 가지고, 더미 핀 구조체(118)는 수평 방향으로 제2 폭(W2)을 가진다. 제2 폭(W2)은 제1 폭(W1)보다 작다. 일부 실시예에서, 더미 핀 구조체(118)는 수직 방향으로 제1 높이(H1)를 가진다. 캡핑층(120)은 수직 방향으로 측정된 제2 높이(H2)를 가진다. 일부 실시예에서, 제2 높이(H2)는 약 10 nm 내지 약 30 nm의 범위에 있다. 일부 실시예에서, 제2 높이(H2) 대 제1 높이(H1)의 비는 약 0.1 내지 약 0.7의 범위이다.
다음으로, 도 1f를 참조하면, 일부 실시예에 따라, 에칭 정지층(121)이 캡핑층(120), 제1 하드 마스크 층(108) 및 제1 라이너(116) 위에 형성된다. 캡핑층(120)의 상부 표면, 제1 마스크 층(108)의 상부 표면 및 제1 라이너(116)의 상부 표면은 실질적으로 평면인 상부 표면을 형성한다. 따라서, 에칭 정지층(121)은 실질적으로 평면인 상부 표면 위에 형성된다. 본 명세서에서 사용된 바와 같이, 평면으로부터 구조체의 편차가 당업계에 공지된 반도체 처리 방법에 내재된 통계적 원자 레벨 변동 내에 있으면 구조체는 "실질적으로 평면"이다.
이후, 에칭 정지층(121) 위에 더미 게이트 구조체(122)가 형성된다. 더미 게이트 구조체(122) 위에 제2 마스크 층(126)이 형성되고, 제2 마스크 층(126) 위에 제3 마스크 층(128)이 형성된다.
일부 실시예에서, 에칭 정지층(121)은 실리콘 산화물로 형성된다. 에칭 정지층(121)은 CVD(예, PECVD, HARP 또는 이들의 조합) 공정, ALD 공정, 다른 적용 가능한 공정 또는 이들의 조합과 같은 퇴적 공정에 의해 형성된다. 일부 실시예에서, 더미 게이트 구조체(122)는 다결정 실리콘(poly-Si) 또는 다결정 실리콘-게르마늄(poly-SiGe)으로 형성된다. 더미 게이트 구조체(122)는 제2 마스크 층(126) 및 제3 마스크 층(128)을 마스크로 사용하는 것에 의해 퇴적 공정 및 패턴화 공정에 의해 형성된다.
일부 실시예에서, 제2 하드 마스크 층(126) 및 제3 마스크 층(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN) 또는 적용 가능한 재료로 독립적으로 형성된다. 일부 실시예에서, 제2 하드 마스크 층(126) 및 제3 마스크 층(128)은 CVD 공정, ALD 공정, 다른 적용 가능한 공정 또는 이들의 조합과 같은 퇴적 공정에 의해 독립적으로 형성된다.
다음으로, 도 1g에 예시된 바와 같이, 일부 실시예에 따라, 게이트 스페이서 층(130)이 더미 게이트 구조체(122)의 대향 측벽면 상에 형성된다.
일부 실시예에서, 게이트 스페이서 층(130)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄질화물(SiOCN) 또는 이들의 조합으로 형성된다. 일부 실시예에서, 게이트 스페이서 층(130)은 CVD 공정, ALD 공정, 다른 적용 가능한 공정, 또는 이들의 조합과 같은 퇴적 공정에 의해 형성된다.
다음에, 더미 게이트 구조체(122)에 의해 피복되지 않은 일부 영역이 제거된다. 더 구체적으로, 에칭 정지층(121)의 일부, 캡핑층(120)의 일부, 제1 라이너(116)의 일부 및 핀 구조체(110)의 일부가 제거되어 다수의 S/D 리세스(131)가 형성된다. 이어서, 더미 게이트 구조체(122) 아래의 제1 라이너(116)의 일부 및 제1 반도체 층(104)의 일부가 제거되어 공동(135)이 형성된다.
캡핑층(120)은 하이-k 유전체 재료로 형성되고, 더미 핀 구조체(118)는 로우-k 유전체 재료로 형성된다는 것을 알아야 한다. 일부 실시예에서, 캡핑층은 7보다 큰(>7) k 값을 가지는 하이-k 유전체 재료로 형성되고, 더미 핀 구조체(118)는 7보다 작은(<7) k 값을 가지는 로우-k 유전체 재료로 형성된다. 캡핑층(120) 및 더미 핀 구조체(118)는 상이한 에칭 속도를 가지도록 상이한 재료로 형성된다. 더미 게이트 구조체(122)에 의해 피복되지 않은 캡핑층(120)이 제거되지만, 제거된 캡핑층(120) 바로 아래의 더미 핀 구조체(118)는 더미 핀 구조체(118)에 대한 캡핑층(120)의 에칭 선택비가 높기 때문에 남겨진다. 또한, 제1 라이너(116)의 일부가 제거되므로, 분리 구조체(114)의 일부가 S/D 리세스(131)에 의해 노출된다.
다음으로, 도 1h에 예시된 바와 같이, 일부 실시예에 따라, 내부 스페이서 층(136)이 공동(135)에 형성된다. 내부 스페이서 층(136)은 S/D 구조체(138)(나중에에 형성됨, 도 1i)와 게이트 구조체(160a)(도 2e에 예시된 바와 같이 나중에 형성됨) 사이의 장벽으로서 구성된다. 내부 스페이서 층(136)은 S/D 구조체(138)(나중에 형성됨, 도 1i)와 게이트 구조체(160a)(도 2e에 예시된 바와 같이 나중에 형성됨) 사이의 기생 용량을 감소시킬 수 있다.
내부 스페이서 층(136)은 게이트 스페이서 층(130) 바로 아래에 배치된다. 내부 스페이서 층(136)은 제1 핀 구조체(110a)의 측벽 표면 및 제2 핀 구조체(110b)의 측벽 표면 상에 형성된다. 또한, 내부 스페이서 층(136)은 캡핑층(120)의 측벽 표면 상에 형성된다.
일부 실시예에서, 내부 스페이서 층(136)은 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄질화물(SiOCN) 또는 이들의 조합으로 형성된다. 일부 실시예에서, 내부 스페이서 층(136)은 CVD 공정, ALD 공정, 다른 적용 가능한 공정 또는 이들의 조합과 같은 퇴적 공정에 의해 형성된다.
다음으로, 도 1i에 예시된 바와 같이, 일부 실시예에 따라, 다수의 S/D 구조체(138)가 S/D 리세스(131)에 형성된다.
S/D 구조체(138) 각각은 실리콘 게르마늄(SiGe), 인듐 비소화물(InAs), 인듐 갈륨 비소화물(InGaAs), 인듐 안티몬화물(InSb), 게르마늄 비소화물(GaAs), 게르마늄 안티몬화물(GaSb), 인듐 알루미늄 인화물(InAlP), 인듐 인화물(InP) 또는 이들의 조합을 포함할 수 있다. S/D 구조체(138)는 하나 이상의 도펀트로 도핑될 수 있다. 일부 실시예에서, S/D 구조체(138)는 인(P), 비소(As), 안티몬(Sb) 또는 다른 적용 가능한 도펀트로 도핑된 실리콘(Si)이다. 대안적으로, S/D 구조체(138) 중 하나는 붕소(B) 또는 다른 적용 가능한 도펀트로 도핑된 실리콘 게르마늄(SiGe)이다.
일부 실시예에서, S/D 구조체(138)는 에피택시 또는 에피택셜(에피) 공정에 의해 형성된다. 에피 공정은 선택적 에피택셜 성장(SEG) 공정, CVD 퇴적 기술(예, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자빔 에피택시, 또는 다른 적절한 에피 공정을 포함할 수 있다.
다음으로, 도 1j에 예시된 바와 같이, 일부 실시예에 따라, 접촉 에칭 정지층(CESL)(140)이 S/D 구조체(138) 위에 형성되고, 층간 유전체(ILD) 층(142)이 CESL(140) 위에 형성된다. CESL(140)은 S/D 구조체(138)와 ILD 층(142) 사이에 있다. 다음으로, ILD 층(142)의 일부가 제거되어 더미 게이트 구조체(122)의 상부 표면이 노출된다. 일부 실시예에서, ILD 층(142)의 일부는 평탄화 공정, 화학적 기계적 연마(CMP) 공정에 의해 제거된다.
일부 실시예에서, CESL(140)은 실리콘 질화물, 실리콘 산질화물 및/또는 다른 적용 가능한 재료로 형성된다. CESL(140)은 플라즈마 강화 화학적 기상 퇴적(CVD) 공정, 저압 CVD 공정, 원자층 퇴적(ALD) 공정 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
ILD 층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 로우-k 유전체 및/또는 다른 적용 가능한 유전체 재료와 같은 다중 유전체 재료로 형성된 다층을 포함할 수 있다. 로우-k 유전체 재료의 예는 플루오르화 실리카 유리(FSG), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, 비스-벤조시클로부텐(BCB) 또는 폴리이미드를 포함하지만 이에 제한되지는 않는다. ILD 층(142)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 스핀-온 코팅 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
다음으로, 도 1k에 예시된 바와 같이, 일부 실시예에 따라 더미 게이트 구조체(122) 및 에칭 정지층(121)이 제거된다. 결국, 트렌치(147)가 형성되어 제1 하드 마스크 층(108)을 노출된다.
다음에, 제4 마스크 층(144) 및 제5 마스크 층(146)이 트렌치(147) 내부 및 ILD 층(142) 위에 형성된다. 제4 마스크 층(144) 및 제5 마스크 층(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN) 또는 적용 가능한 재료로 독립적으로 형성된다. 일부 실시예에서, 제4 마스크 층(144) 및 제5 마스크 층(146)은 CVD 공정, ALD 공정, 다른 적용 가능한 공정 또는 이들의 조합과 같은 퇴적 공정에 의해 독립적으로 형성된다.
도 2a 내지 도 2e는 본 개시 내용의 일부 실시예에 따른 도 1k 이후의 반도체 디바이스 구조체(100a)의 다양한 형성 단계의 단면도를 예시한다. 도 2a는 일부 실시예에 따른 도 1k의 AA' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 2a에 예시된 바와 같이, 다수의 더미 핀 구조체(118)가 분리 구조체(114) 위에 형성되고, 다수의 캡핑층(120)이 더미 핀 구조체(118) 위에 형성된다. 캡핑층(120) 위에 형성된 제4 마스크 층(144)은 캡핑층(120)이 제거되지 않게 보호하도록 구성된다.
이어서, 도 2b에 예시된 바와 같이, 일부 실시예에 따르면, 일부 캡핑층(120)이 제거 공정에 의해 제거되지만, 일부 캡핑층(120)은 제4 마스크 층(144)에 의해 보호된다. 제거 공정은 습식 에칭 공정 또는 건식 에칭 공정일 수 있다. 캡핑층(120)은 제1 라이너(116)에 의해 둘러싸여 있다. 제거 공정 도중에, 제1 라이너(116)의 일부가 제거된다. 이후, 제5 마스크 층(146)이 제거된다.
다음으로, 도 2c에 예시된 바와 같이, 일부 실시예에 따라, 제4 마스크 층(144)이 제거되고, 제1 하드 마스크 층(108)이 제거된다. 다음으로, 제1 라이너(116)가 제거되어 리세스(149)가 형성되고, 제1 반도체 층(104)을 제거되어 갭(151)이 형성된다. 그 결과, 제1 반도체 층(104)으로 형성된 다수의 적층 와이어 구조체가 얻어진다.
일부 실시예에서, 제4 마스크 층(144)은 애싱(ashing) 공정에 의해 제거된다. 일부 실시예에서, 제1 하드 마스크 층(108), 제1 라이너(116) 및 제1 반도체 층(104)은 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합과 같은 에칭 공정에 의해 독립적으로 제거된다. 일부 실시예에서, 제1 라이너(116)는 실리콘 게르마늄(SiGe)으로 형성되고, 제1 반도체 층(104)은 실리콘 게르마늄(SiGe)으로 형성되므로, 제1 라이너(116) 및 제1 반도체 층(104)은 동시에 제거된다.
다음으로, 도 2d에 예시된 바와 같이, 일부 실시예에 따라, 게이트 구조체(160)가 리세스(149) 및 갭(151) 내에 형성된다. 게이트 구조체(160)는 계면층(152), 게이트 유전체 층(154) 및 게이트 전극층(156)을 포함한다.
계면층(152)은 제2 반도체 층(106)을 둘러싸도록 제2 반도체 층(106)의 주요면을 따라 동형으로(conformally) 형성된다. 일부 실시예에서, 계면층(152)은 화학적으로 형성된 실리콘 산화물로 이루어진다.
일부 실시예에서, 게이트 유전체 층(154)은 하이-k 유전체 층이다. 일부 실시예에서, 하이-k 게이트 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료 또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층으로 형성된다. 일부 실시예에서, 하이-k 유전체 층(154)은 CVD, ALD, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에 따르면, 게이트 전극층(156)은 게이트 유전체 층(154) 상에 형성된다. 게이트 전극층(156)은 갭(151)을 채우고 있다. 일부 실시예에서, 게이트 전극층(156)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 또는 이들의 조합과 같은 하나 이상의 도전 재료층으로 형성된다. 일부 실시예에서, 게이트 전극층(156)은 CVD, ALD, 전기 도금, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
다음으로, 도 2e에 예시된 바와 같이, 일부 실시예에 따라 게이트 전극층(156)의 일부가 제거된다. 일부 실시예에서, 게이트 전극층(156)의 일부는 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정에 의해 제거된다. 이후, 게이트 전극층(156)은 에칭 공정에 의해 에치백됨으로써 게이트 전극층(156)의 상부면 위로 캡핑층(120)이 돌출된다. 더 구체적으로, 돌출된 캡핑층(120)은 게이트 전극층(156)을 절단하는 데 사용되므로, 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)가 형성된다. 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)는 더미 핀 구조체(118) 및 캡핑층(120)에 의해 분리된다. 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)는 각각 상이한 기능을 수행한다.
캡핑층(120)의 상부 표면은 제1 핀 구조체(110a) 및 제2 핀 구조체(110b)의 상부 표면보다 높다. 더 구체적으로, 캡핑층(120)의 상부 표면은 각각의 제1 반도체 층(104)의 상부 표면보다 높다. 캡핑층(120)의 상부 표면은 제1 게이트 구조체(160a)의 상부 표면 및 제2 게이트 구조체(160b)의 상부 표면보다 높다.
이후, 게이트 전극층(156) 위에 도전층(162)이 선택적으로 형성되고, 도전층(162) 위에 희생층(164)이 형성된다. 도전층(162)은 게이트 전극층(156)의 저항을 감소시키기 위해 사용된다. 일부 실시예에서, 도전층(162)은 텅스텐(W)으로 형성된다. 도전층(162)은 게이트 전극층(156) 위에 선택적으로 형성되지만 캡핑층(120) 위에는 형성되지 않는다는 것을 알아야 한다. 일부 실시예에서, 희생층(164)은 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물(SiC)), 다른 적용 가능한 절연 재료 또는 이들의 조합으로 형성된다.
일부 실시예에서, 게이트 전극층(156)의 상부 표면에 표면 처리 공정이 수행되어 일부 수소 라디칼이 형성되고, 이어서 게이트 전극층(156)의 처리된 상부 표면에 대해 전구체를 사용한 퇴적 공정이 수행되어 도전층(162)이 형성된다. 일부 실시예에서, 표면 처리 공정은 수소(H2) 가스를 사용하는 것을 포함한다. 전구체는 텅스텐 헥사플루오라이드(WF6) 또는 텅스텐 헥사클로라이드(WCl6)와 같은 텅스텐(W)-함유 재료를 포함할 수 있다. 전구체는 수소 라디칼과 반응하여 도전층(162)을 형성한다.
제1 게이트 구조체(160a)와 제2 게이트 구조체(160b) 사이에 제1 거리(D1)가 존재한다. 일부 실시예에서, 제1 거리(D1)는 약 15 nm 내지 약 40 nm의 범위에 있다.
더미 핀 구조체(118) 및 캡핑층(120)은 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)의 장벽 구조체로서 사용된다. 더미 핀 구조체(118) 및 캡핑층(120)은 게이트 구조체(160)의 형성 전에 형성되므로, 자기 정렬된 절단 금속 게이트(SACMG)가 형성되어 정렬 문제가 방지된다. 더미 핀 구조체(118) 및 캡핑층(120)은 도 1g에 예시된 제거 공정 중에 에칭 선택비를 가지도록 상이한 재료로 형성된다.
또한, 제1 하드 마스크 층(108)의 상부 표면, 제1 라이너(116)의 상부 표면 및 캡핑층(120)의 상부 표면은 평면 상부면을 형성하고, 그 평면 상부면 위에 에칭 정지층(121)이 형성된다. 더미 게이트 구조체(122)도 평면 상부면 위에 형성되고, 더미 게이트 구조체(122)는 2개의 핀 구조체 사이의 갭 내에 충전되지 않음을 알아야 한다. 따라서, 더미 게이트 구조체(122)가 갭 내에 충전될 때의 보이드 문제가 방지된다.
내부 스페이서 층(136)은 S/D 구조체(138)와 게이트 구조체(160) 사이에 제공되어 S/D 구조체(138)와 게이트 구조체(160) 사이의 기생 용량을 감소시키기 위한 장벽으로서 효과적으로 사용된다.
더미 핀 구조체가 나머지 핀 구조체 상에 형성되면(나머지 핀 구조체의 높이가 핀 구조체보다 낮음), 제1 게이트 구조체(160a)와 제2 게이트 구조체(160b) 사이의 거리는 2개의 인접한 핀 구조체(110)의 피치의 2배가 될 것이다. 본 개시 내용에서, 더미 핀 구조체는 분리 구조체(114) 상에 직접 형성되므로, 제1 게이트 구조체(160a)와 제2 게이트 구조체(160b) 사이의 거리는 2개의 인접한 핀 구조체(110)의 피치에 가깝다. 따라서, 2개의 게이트 구조체 사이의 거리가 크게 감소된다.
도 3은 본 개시 내용의 일부 실시예에 따른 도 1k 이후의 BB' 라인을 따른 반도체 디바이스 구조체(100a)의 단면도를 예시한다.
도 3에 예시된 바와 같이, 내부 스페이서 층(136)은 게이트 스페이서 층(130) 아래에 있다. 더미 핀 구조체(118)는 내부 스페이서 층(136)에 의해 둘러싸이고, 제2 반도체 층(106)은 내부 스페이서 층(136)에 의해 둘러싸인다. 또한, 캡핑층(120)은 내부 스페이서 층(136)에 의해 둘러싸이고 내부 스페이서 층(136)과 직접 접촉한다.
도 4는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체(100a)의 상면도를 예시한다. 도 4는 도전층(162)이 게이트 전극층(156) 위에 형성되기 전의 반도체 디바이스 구조체(100a)의 상면도이다.
도 4에 예시된 바와 같이, 캡핑층(120)은 제1 게이트 구조체(160a)와 제2 게이트 구조체(160b)를 분리하기 위한 장벽 구조체로서 사용된다. 캡핑층(120)은 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이의 영역에 형성된다.
도 5a는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체(100b)의 사시도를 예시한다. 반도체 디바이스 구조체(100b)는 핀형 전계 효과 트랜지스터(FinFET)이다. 도 5b는 본 개시 내용의 일부 실시예에 따른 도 5a의 BB' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다. 도 5a의 반도체 디바이스 구조체(100b)는 도 1k의 반도체 디바이스 구조체(100a)와 유사하고, 도 5a와 도 1k의 차이는 도 5a에서 핀 구조체(110)가 존재하고(도 1k에는 적층된 제1 반도체 층(104) 및 제2 반도체 층(106)이 존재함), 실리사이드 층(172)이 S/D 구조체(138) 위에 형성되는 것이며, S/D 접촉 구조체(174)는 실리사이드 층(172) 위에 형성된다.
도 5a 및 도 5b에 예시된 바와 같이, 더미 핀 구조체(118)가 분리 구조체(114), 제1 핀 구조체(110a) 및 제2 핀 구조체(110b) 위에 형성되고, 캡핑층(120)이 더미 핀 구조체(118) 위에 형성된다. 제1 게이트 구조체(160a)와 제2 게이트 구조체(160b)는 더미 핀 구조체(118) 및 캡핑층(120)에 의해 분리된다. 캡핑층(120)의 상부 표면은 제1 핀 구조체(110a) 및 제2 핀 구조체(110b)의 상부 표면보다 높다.
도 5c는 일부 실시예에 따른 도 5a의 CC' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 5c에 예시된 바와 같이, 내부 스페이서 층(136)은 게이트 스페이서 층(130) 아래에 있다. 더미 핀 구조체(118)은 내부 스페이서 층(136)에 의해 둘러싸이고, 핀 구조체(110)는 내부 스페이서 층(136)에 의해 둘러싸인다. 내부 스페이서 층(136)은 핀 구조체(110)의 측벽 표면과 캡핑층(120)의 측벽 표면 상에 형성된다.
도 5d는 일부 실시예에 따른 도 5a의 DD' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 5d에 예시된 바와 같이, 실리사이드 층(172)이 S/D 구조체(138) 위에 형성되고, S/D 접촉 구조체(174)가 실리사이드 층(172) 위에 형성된다.
도 6a 내지 도 6b는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체(100c)의 다양한 형성 단계의 사시도를 예시한다. 도 6a의 반도체 디바이스 구조체(100c)는 도 1d의 반도체 디바이스 구조체(100a)와 유사하고, 도 6a와 도 1d 사이의 차이는 더미 핀 구조체(118)가 오목부를 가지는 U-형 구조체를 가진다는 것이다.
도 6a에 예시된 바와 같이, 제1 피치(P1)는 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이의 피치이고, 제2 피치(P2)는 제2 핀 구조체(110b)와 제3 핀 구조체(110c) 사이의 피치이다. 제3 피치(P3)는 제3 핀 구조체(110c)와 제4 핀 구조체(110d) 사이의 피치이다. 일부 실시예에서, 제3 피치(P3)는 제2 피치(P2)보다 크고, 제2 피치(P2)는 제1 피치(P1)보다 크다. 더미 핀 구조체(118)의 갭 충전 능력은 재료의 종류에 제한되기 때문에, 트렌치(115)는 더미 핀 구조체(118)가 채워지지 않을 수 있다. 따라서, U-형 더미 핀 구조체(118)가 얻어진다. 더미 핀 구조체(118)는 중간 부분에 오목부를 가진다.
이후, 도 6b에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라, 더미 핀 구조체(118)의 리세스 내에 충전층(119)이 형성된다. 다음으로, 캡핑층(120)이 더미 핀 구조체(118) 및 충전층(119) 위에 형성된다. 일부 실시예에서, 충전층(119) 및 더미 핀 구조체(118)는 상이한 재료로 형성된다. 일부 실시예에서, 충전층(119)은 유동성 CVD(FCVD) 공정에 의해 형성된다. 이후에, 반도체 디바이스 구조체(100c)는 계속해서 도 1f-1k에 예시된 공정으로 진행한다.
도 7a-7i는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스 구조체(100d)의 다양한 형성 단계의 사시도를 예시한다.
도 7a는 도 1d와 유사하거나 동일하며, 핀 구조체(110)는 분리 구조체(114) 위로 연장된다. 시드층(112)이 핀 구조체(110)의 측벽 표면 상에 형성되고, 제1 라이너(116)이 시드층(112) 상에 형성된다.
다음으로, 도 7b에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라 제2 라이너(117)가 제1 라이너(116) 상에 형성된다. 제1 라이너(116) 및 제2 라이너(117)는 상이한 재료로 형성된다. 트렌치(115)는 제1 라이너(116) 및 제2 라이너(117)로 완전히 채워지지 않는다.
일부 실시예에서, 제2 라이너(117)는 실리콘 질화물, 실리콘 탄소 질화물(SiCN) 또는 적용 가능한 재료와 같은 유전체 층으로 형성된다. 일부 실시예에서, 제2 라이너(117)는 화학적 기상 퇴적(CVD) 공정, 원자층 퇴적(ALD) 공정, 물리적 기상 퇴적(PVD) 또는 다른 적용 가능한 공정에 의해 형성된다.
이후, 도 7c에 예시된 바와 같이, 더미 핀 구조체(118)가 트렌치(115) 내에 형성되고, 캡핑층(120)이 본 개시 내용의 일부 실시예에 따라 제1 라이너(116) 및 제2 라이너(117) 위에 형성된다.
제1 라이너(116)가 먼저 형성된 다음, 제2 라이너(117)가 형성된다. 다음으로, 더미 핀 구조체(118)는 제2 라이너(117)의 측벽 표면 상에 형성되므로, 더미 핀 구조체(118)는 제2 라이너(117)와 직접 접촉하지만 제1 라이너(116)와는 직접 접촉하지 않는다.
이후, 도 7d에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라, 에칭 정지층(121)이 캡핑층(120), 제1 하드 마스크 층(108) 및 제1 라이너(116) 위에 형성된다. 이후, 더미 게이트 구조체(122)가 에칭 정지층(121) 위에 형성된다. 제2 마스크 층(126)이 더미 게이트 구조체(122) 위에 형성되고, 제3 마스크 층(128)이 제2 마스크 층(126) 위에 형성된다.
이후, 도 7e에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라 게이트 스페이서 층(130)이 더미 게이트 구조체(122)의 대향 측벽 표면 상에 형성된다. 더미 게이트 구조체(122)에 의해 피복되지 않은 일부 층은 제거되어 S/D 리세스(131)가 형성된다. 다음으로, 더미 게이트 구조체(122) 아래의 제1 반도체 층(104)의 일부 및 제1 라이너(116)의 일부가 제거되어 공동(135)이 형성된다. 제1 라이너(116)의 일부가 제거되는 동안 제2 라이너(117)는 제거되지 않는다는 것을 알아야 한다. 제2 라이너(117)는 더미 핀 구조체(118)의 측벽 표면 상에 남겨져서 2개의 인접한 S/D 구조체(도 7g에 예시된 바와 같이 나중에 형성됨) 사이의 분리 효과가 증가된다. 캡핑층(120)은 제거되지만, 더미 핀 구조체(118) 및 제2 라이너(119)는 제거되지 않는다.
다음으로, 도 7f에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라, 내부 스페이서 층(136)이 공동(135) 내에 형성된다.
이후, 도 7g에 예시된 바와 같이, S/D 구조체(138)가 본 개시 내용의 일부 실시예에 따라 S/D 리세스(131) 내에 형성된다. 제1 라이너(116)와 제2 라이너(117)는 2개의 인접한 S/D 구조체(138) 사이에 있다는 것을 알아야 한다.
이어서, 도 7h에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따라, CESL(140)이 S/D 구조체(138) 위에 형성되고, 층간 유전체(ILD) 층(142)이 CESL(140) 위에 형성된다.
다음으로, 도 7i에 예시된 바와 같이, 일부 실시예에 따라 더미 게이트 구조체(122) 및 에칭 정지층(121)이 제거된다. 결국, 트렌치(147)가 형성되어 제1 하드 마스크 층(108)이 노출된다.
도 8a 내지 도 8e는 본 개시 내용의 일부 실시예에 따른 도 7i 이후의 반도체 디바이스 구조체(100d)의 다양한 형성 단계의 단면도를 예시한다. 도 8a는 본 개시 내용의 일부 실시예에 따른 도 7i의 EE' 라인을 따른 반도체 디바이스 구조체의 단면도를 예시한다.
도 8a에 예시된 바와 같이, 다수의 캡핑층(120)이 분리 구조체(114) 위에 형성되고, 제4 마스크 층(144)이 캡핑층(120)의 일부 위에 형성되어 캡핑층(120)이 제거되지 않게 보호한다. 제5 마스크 층(146)은 제4 마스크 층(144) 위에 형성된다.
다음으로, 도 8b에 예시된 바와 같이, 일부 실시예에 따르면, 일부 캡핑층(120)이 제거 공정에 의해 제거되지만, 일부 캡핑층(120)은 제4 마스크 층(144)에 의해 보호된다. 캡핑층(120)은 제1 라이너(116)에 의해 둘러싸여 있다. 제거 공정 중에, 제1 라이너(116)의 일부가 제거된다. 이후, 제5 마스크 층(146)이 제거된다.
다음으로, 도 8c에 예시된 바와 같이, 일부 실시예에 따라, 제4 마스크 층(144)이 제거되고, 제1 하드 마스크 층(108)이 제거된다. 다음으로, 제1 라이너(116)가 제거되어 리세스(149)가 형성되고, 제1 반도체 층(104)이 제거되어 갭(151)이 형성된다. 일부 실시예에서, 제1 라이너(116)는 실리콘 게르마늄(SiGe)으로 형성되고, 제1 반도체 층(104)은 실리콘 게르마늄(SiGe)으로 형성되므로, 제1 라이너(116) 및 제1 반도체 층(104)은 동시에 제거된다.
이후, 도 8d에 예시된 바와 같이, 일부 실시예에 따라, 트렌치(147) 바로 아래에 있는 제2 라이너(117)가 제거된다. 제1 라이너(116) 및 제2 라이너(117)는 상이한 재료로 형성되고, 제1 라이너(116) 및 제2 라이너(117)는 별도의 공정에 의해 제거된다는 것을 알아야 한다. 또한, S/D 구조체(138)와 직접 접촉하는 제2 라이너(117)는 제거되지 않는다.
다음으로, 도 8e에 예시된 바와 같이, 일부 실시예에 따라, 계면층(152), 게이트 유전체 층(154) 및 게이트 전극층(156)이 리세스(149) 및 갭(151) 내에 순차적으로 형성된다.
다음으로, 게이트 전극층(156)의 일부가 제거되므로, 캡핑층(120)의 상부면은 게이트 전극층(156)의 상부면보다 높다. 결국, 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)는 더미 핀 구조체(118) 및 캡핑층(120)에 의해 분리된다.
이후, 도전층(162)이 게이트 전극층(156) 위에 선택적으로 형성되고, 희생층(164)이 도전층(162) 위에 형성된다. 도전층(162)은 게이트 전극층(156)의 저항을 감소시키기 위해 사용된다.
더미 핀 구조체(118)는 2개의 인접한 S/D 구조체(138) 사이의 장벽 구조체이다. 핀 구조체(110)의 치수가 점차 감소함에 따라, 더미 핀 구조체(118)의 폭은 점차 감소된다. 더미 핀 구조체(118)의 폭이 너무 작으면, 더미 핀 구조체(118)의 분리 효과가 충분하지 않을 수 있다. 또한, 제1 S/D 접촉 구조체(미도시)가 제1 S/D 구조체(138) 상에 형성될 것이지만, 제1 S/D 접촉 구조체와 제2 S/D 구조체(제1 S/D 구조체에 전기적으로 연결되어서는 안됨)의 거리는 더미 핀 구조체(118)의 폭이 작아지기 때문에 작아진다. 거리가 짧으면 시간 의존적인 절연 파괴(TDDB)가 일어날 수 있다. 시간 의존적인 절연 파괴(TDDB)를 방지하기 위해, 제2 라이너(117)는 S/D 구조체(138)에 여전히 남겨지고 직접 접촉되어 2개의 인접한 S/D 구조체(138) 사이의 거리가 증가된다.
더미 핀 구조체(118) 및 캡핑층(120)은 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)의 장벽 구조체로서 사용된다. 더미 핀 구조체(118) 및 캡핑층(120)은 게이트 구조체(160)의 형성 전에 형성되므로, 자기 정렬 절단 금속 게이트(SACMG)가 형성되어 정렬 문제가 방지된다. 더미 핀 구조체(118) 및 캡핑층(120)은 제거 공정 중에 에칭 선택비를 가지도록 상이한 재료로 형성된다.
반도체 디바이스 구조체를 형성하기 위한 실시예 및 그 형성 방법이 제공된다. 핀 구조체가 기판 위에 형성된다. 더미 핀 구조체는 분리 구조체 위에 형성되고 2개의 인접한 핀 구조체 사이에 형성된다. 더미 핀 구조체 위에 캡핑층이 형성된다. 제1 게이트 구조체 및 제2 게이트 구조체가 핀 구조체 위에 형성되고, 더미 핀 구조체 및 캡핑층에 의해 분리된다. 더미 핀 구조체 및 캡핑층은 제1 게이트 구조체 및 제2 게이트 구조체의 형성 전에 형성되기 때문에, 자기 정렬 절단 금속 게이트(SACMG)가 형성된다. 또한, 제1 게이트 구조체와 제2 게이트 구조체 사이의 거리는 2개의 핀 구조체 사이의 거리로 정의되고 크게 감소된다. 절단 금속 게이트 공정은 정렬의 문제 없이 자기 정렬되며 2개의 게이트 구조체 사이의 거리가 감소된다. 따라서, 반도체 디바이스 구조체의 수율이 향상된다.
일부 실시예에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성된 분리 구조체, 및 분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체를 포함한다. 반도체 디바이스 구조체는 분리 구조체 위에 형성된 더미 핀 구조체를 포함하고, 더미 핀 구조체는 제1 적층 와이어 구조체와 제2 적층 와이어 구조체 사이에 제공된다. 반도체 디바이스 구조체는 또한 더미 핀 구조체 위에 형성된 캡핑층을 포함한다. 분리 구조체는 제1 폭을 가지고, 더미 핀 구조체는 제2 폭을 가지며, 제2 폭은 제1 폭보다 작다.
일부 실시예에서, 반도체 디바이스 구조체를 형성하는 방법이 제공된다. 반도체 디바이스 구조체는 기판 위에 형성된 분리 구조체 및 해당 분리 구조체 위로 연장되는 제1 적층 와이어 구조체, 제2 적층 와이어 구조체 및 제3 적층 와이어 구조체를 포함한다. 반도체 디바이스 구조체는 분리 구조체 위에 형성된 제1 더미 핀 구조체를 포함하고, 제1 더미 핀 구조체는 제1 적층 와이어 구조체와 제2 적층 와이어 구조체 사이에 제공된다. 반도체 디바이스 구조체는 또한 분리 구조체 위에 형성된 제2 더미 핀 구조체를 포함하고, 제2 더미 핀 구조체는 제2 적층 와이어 구조체와 제3 적층 와이어 구조체 사이에 제공된다. 반도체 디바이스 구조체는 제2 더미 핀 구조체 위에 형성된 캡핑층을 더 포함한다. 제1 적층 와이어 구조체의 제1 외부 측벽 및 제2 적층 와이어 구조체의 제2 외부 측벽은 제1 더미 핀 구조체에 대해 거울상이다.
일부 실시예에서, 반도체 디바이스 구조체를 형성하는 방법이 제공된다. 상기 방법은 분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체를 형성하는 단계를 포함한다. 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체 각각은 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 포함한다. 상기 방법은 또한 제1 적층 와이어 구조체의 측벽 표면 및 제2 적층 와이어 구조체의 측벽 표면 상에 제1 라이너를 형성하는 단계 및 분리 구조체 위에 더미 핀 구조체를 형성하는 단계를 포함한다. 더미 핀 구조체는 제1 적층 와이어 구조체와 제2 적층 와이어 구조체 사이에 제공되고, 더미 핀 구조체는 분리 구조체의 폭보다 작은 폭을 가진다. 방법은 더미 핀 구조체 위에 캡핑층을 형성하는 단계와 캡핑층, 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체 위에 더미 게이트 구조체를 형성하는 단계를 더 포함한다. 더미 게이트 구조체의 하부면은 더미 핀 구조체의 상부면보다 높다. 방법은 또한 더미 게이트 구조체를 둘러싸는 유전체 층을 형성하는 단계 및 더미 게이트 구조체를 제거하여 유전체 층에 트렌치를 형성하는 단계를 포함한다. 방법은 트렌치 아래의 제1 라이너를 제거하여 제1 적층 와이어 구조체와 더미 핀 구조체 사이에 제1 리세스를 형성하고, 제2 적층 와이어 구조체와 더미 핀 구조체 사이에 제2 리세스를 형성하는 단계를 포함한다. 방법은 인접한 2개의 제2 반도체 층 사이에 갭을 형성하도록 제1 반도체 층을 제거하는 단계 및 제1 리세스 및 갭 내에 제1 게이트 구조체를 형성하는 단계를 포함한다. 방법은 제2 리세스 및 갭 내에 제2 게이트 구조체를 형성하는 단계를 더 포함한다. 제1 게이트 구조체 및 제2 게이트 구조체는 더미 핀 구조체 및 캡핑층에 의해 분리된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1.
반도체 디바이스 구조체로서,
기판 위에 형성된 분리 구조체;
상기 분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체;
상기 분리 구조체 위에 형성된 더미 핀 구조체 - 상기 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치됨 -; 및
상기 더미 핀 구조체 위에 형성된 캡핑층(capping layer) - 상기 분리 구조체는 제1 폭을 가지고, 상기 더미 핀 구조체는 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 -
을 포함하는, 반도체 디바이스 구조체.
실시예 2. 실시예 1에 있어서,
상기 제1 적층 와이어 구조체 위에 형성된 제1 게이트 구조체; 및
상기 제2 적층 와이어 구조체 위에 형성된 제2 게이트 구조체 - 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 상기 더미 핀 구조체 및 상기 캡핑층에 의해 분리됨 -
를 더 포함하는, 반도체 디바이스 구조체.
실시예 3. 실시예 1에 있어서, 상기 캡핑층의 상부면은 상기 제1 적층 와이어 구조체의 상부면 및 상기 제2 적층 와이어 구조체의 상부면보다 높은 것인, 반도체 디바이스 구조체.
실시예 4. 실시예 1에 있어서, 상기 더미 핀 구조체와 상기 캡핑층은 상이한 재료로 제조된 것인, 반도체 디바이스 구조체.
실시예 5. 실시예 1에 있어서, 상기 더미 핀 구조체는 로우-k 유전체 재료로 제조되고, 상기 캡핑층은 하이-k 유전체 재료로 형성된 것인, 반도체 디바이스 구조체.
실시예 6. 실시예 1에 있어서, 상기 더미 핀 구조체와 상기 캡핑층 사이의 계면은 상기 제1 적층 와이어 구조체의 최상부면보다 낮은 것인, 반도체 디바이스 구조체.
실시예 7. 실시예 1에 있어서,
상기 제1 적층 와이어 구조체의 측벽 표면, 상기 제2 적층 와이어 구조체의 측벽 표면 및 상기 캡핑층의 측벽 표면 상에 형성된 내부 스페이서 층을 더 포함하는, 반도체 디바이스 구조체.
실시예 8. 실시예 1에 있어서, 상기 제1 적층 와이어 구조체의 외부 측벽과 상기 더미 핀 구조체의 제1 측벽 사이에 제1 거리가 존재하고, 상기 제2 적층 와이어 구조체의 외부 측벽과 상기 더미 핀 구조체의 제2 측벽 사이에 제2 거리가 존재하며, 상기 제1 거리는 상기 제2 거리와 동일한 것인, 반도체 디바이스 구조체.
실시예 9. 실시예 1에 있어서,
상기 더미 핀 구조체의 측벽 상에 형성된 게이트 유전체 층을 더 포함하는, 반도체 디바이스 구조체.
실시예 10. 실시예 1에 있어서,
상기 캡핑층의 측벽 상에 형성된 게이트 유전체 층을 더 포함하고, 상기 게이트 유전층은 상기 캡핑층의 상부면에는 형성되지 않는 것인, 반도체 디바이스 구조체.
실시예 11. 실시예 1에 있어서, 상기 분리 구조체와 상기 더미 핀 구조체 사이의 계면은 상기 제1 적층 와이어 구조체의 최하부면보다 낮은 것인, 반도체 디바이스 구조체.
실시예 12. 반도체 디바이스 구조체로서,
기판 위에 형성된 분리 구조체;
상기 분리 구조체 위로 연장되는 제1 적층 와이어 구조체, 제2 적층 와이어 구조체 및 제3 적층 와이어 구조체;
상기 분리 구조체 위에 형성된 제1 더미 핀 구조체 - 상기 제1 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치됨 -;
상기 분리 구조체 위에 형성된 제2 더미 핀 구조체 - 상기 제2 더미 핀 구조체는 상기 제2 적층 와이어 구조체와 상기 제3 적층 와이어 구조체 사이에 배치됨 -; 및
상기 제2 더미 핀 구조체 위에 형성된 캡핑층 - 상기 제1 적층 와이어 구조체의 제1 외부 측벽 및 상기 제2 적층 와이어 구조체의 제2 외부 측벽은 상기 제1 더미 핀 구조체에 대해 거울상(mirror image)임 -
을 포함하는, 반도체 디바이스 구조체.
실시예 13. 실시예 12에 있어서, 상기 더미 핀 구조체는 로우-k 유전체 재료로 제조되고, 상기 캡핑층은 하이-k 유전체 재료로 제조된 것인, 반도체 디바이스 구조체.
실시예 14. 실시예 12에 있어서, 상기 제1 적층 와이어 구조체는 복수의 와이어를 포함하고, 상기 캡핑층의 하부면은 상기 와이어 중 하나의 최상부면과 상기 와이어 중 하나의 최하부면 사이에 배치된 것인, 반도체 디바이스 구조체.
실시예 15. 실시예 12에 있어서, 상기 분리 구조체와 상기 더미 핀 구조체 사이의 계면은 상기 제1 적층 와이어 구조체의 최하부면보다 낮은 것인, 반도체 디바이스 구조체.
실시예 16. 실시예 12에 있어서, 상기 더미 핀 구조체는 오목한 중간 부분을 가지는 U-형 구조체를 갖는 것인, 반도체 디바이스 구조체.
실시예 17. 반도체 디바이스 구조체를 형성하는 방법으로서,
분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체를 형성하는 단계 - 상기 제1 적층 와이어 구조체 및 상기 제2 적층 와이어 구조체 각각은 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 포함함 -;
제1 적층 와이어 구조체의 측벽 표면 및 제2 적층 와이어 구조체의 측벽 표면 상에 제1 라이너를 형성하는 단계;
상기 분리 구조체 위에 더미 핀 구조체를 형성하는 단계 - 상기 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치되고, 상기 더미 핀 구조체는 상기 분리 구조체의 폭보다 작은 폭을 가짐 -;
상기 더미 핀 구조체 위에 캡핑층을 형성하는 단계;
상기 캡핑층, 상기 제1 적층 와이어 구조체 및 상기 제2 적층 와이어 구조체 위에 더미 게이트 구조체를 형성하는 단계 - 상기 더미 게이트 구조체의 하부면은 상기 더미 핀 구조체의 상부면보다 높음 -;
상기 더미 게이트 구조체를 둘러싸는 유전체 층을 형성하는 단계;
상기 유전체 층 내에 트렌치를 형성하도록 상기 더미 게이트 구조체를 제거하는 단계;
상기 제1 적층 와이어 구조체와 상기 더미 핀 구조체 사이에 제1 리세스를 형성하고 상기 제2 적층 와이어 구조체와 상기 더미 핀 구조체 사이에 제2 리세스를 형성하도록 상기 트렌치 아래의 상기 제1 라이너를 제거하는 단계;
2개의 인접한 제2 반도체 층 사이에 갭을 형성하도록 상기 제1 반도체 층을 제거하는 단계;
상기 제1 리세스 및 상기 갭 내에 제1 게이트 구조체를 형성하는 단계; 및
상기 제2 리세스 및 상기 갭 내에 제2 게이트 구조체를 형성하는 단계 - 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 상기 더미 핀 구조체 및 상기 캡핑층에 의해 분리됨 -
를 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
공동을 형성하도록 상기 제1 반도체 층의 일부를 제거하는 단계; 및
상기 공동 내에 내부 스페이서 층을 형성하는 단계 - 상기 캡핑층은 상기 내부 스페이서 층에 의해 둘러싸여 있음 -;
를 더 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 제1 라이너 위에 제2 라이너를 형성하는 단계를 더 포함하고, 상기 제2 라이너와 상기 제1 라이너는 상이한 재료로 제조되는 것인, 반도체 디바이스 구조체를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
제1 S/D 리세스 및 제2 S/D 리세스를 각각 형성하도록 상기 제1 적층 와이어 구조체의 일부 및 상기 제2 적층 와이어 구조체의 일부를 제거하는 단계; 및
상기 제1 S/D 리세스 내에 제1 S/D 구조체를 형성하고 상기 제2 S/D 리세스 내에 제2 S/D 구조체를 형성하는 단계
를 더 포함하는, 반도체 디바이스 구조체를 형성하는 방법.

Claims (20)

  1. 반도체 디바이스 구조체로서,
    기판 위에 형성된 분리 구조체;
    상기 분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체;
    상기 분리 구조체 위에 형성된 더미 핀 구조체 - 상기 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치됨 -; 및
    상기 더미 핀 구조체 위에 형성된 캡핑층(capping layer) - 상기 분리 구조체는 제1 폭을 가지고, 상기 더미 핀 구조체는 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 -
    을 포함하는, 반도체 디바이스 구조체.
  2. 제1항에 있어서,
    상기 제1 적층 와이어 구조체 위에 형성된 제1 게이트 구조체; 및
    상기 제2 적층 와이어 구조체 위에 형성된 제2 게이트 구조체 - 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 상기 더미 핀 구조체 및 상기 캡핑층에 의해 분리됨 -
    를 더 포함하는, 반도체 디바이스 구조체.
  3. 제1항에 있어서, 상기 캡핑층의 상부면은 상기 제1 적층 와이어 구조체의 상부면 및 상기 제2 적층 와이어 구조체의 상부면보다 높은 것인, 반도체 디바이스 구조체.
  4. 제1항에 있어서, 상기 더미 핀 구조체와 상기 캡핑층은 상이한 재료로 제조된 것인, 반도체 디바이스 구조체.
  5. 제1항에 있어서, 상기 더미 핀 구조체와 상기 캡핑층 사이의 계면은 상기 제1 적층 와이어 구조체의 최상부면보다 낮은 것인, 반도체 디바이스 구조체.
  6. 제1항에 있어서,
    상기 제1 적층 와이어 구조체의 측벽 표면, 상기 제2 적층 와이어 구조체의 측벽 표면 및 상기 캡핑층의 측벽 표면 상에 형성된 내부 스페이서 층을 더 포함하는, 반도체 디바이스 구조체.
  7. 제1항에 있어서, 상기 제1 적층 와이어 구조체의 외부 측벽과 상기 더미 핀 구조체의 제1 측벽 사이에 제1 거리가 존재하고, 상기 제2 적층 와이어 구조체의 외부 측벽과 상기 더미 핀 구조체의 제2 측벽 사이에 제2 거리가 존재하며, 상기 제1 거리는 상기 제2 거리와 동일한 것인, 반도체 디바이스 구조체.
  8. 제1항에 있어서, 상기 분리 구조체와 상기 더미 핀 구조체 사이의 계면은 상기 제1 적층 와이어 구조체의 최하부면보다 낮은 것인, 반도체 디바이스 구조체.
  9. 반도체 디바이스 구조체로서,
    기판 위에 형성된 분리 구조체;
    상기 분리 구조체 위로 연장되는 제1 적층 와이어 구조체, 제2 적층 와이어 구조체 및 제3 적층 와이어 구조체;
    상기 분리 구조체 위에 형성된 제1 더미 핀 구조체 - 상기 제1 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치됨 -;
    상기 분리 구조체 위에 형성된 제2 더미 핀 구조체 - 상기 제2 더미 핀 구조체는 상기 제2 적층 와이어 구조체와 상기 제3 적층 와이어 구조체 사이에 배치됨 -; 및
    상기 제2 더미 핀 구조체 위에 형성된 캡핑층 - 상기 제1 적층 와이어 구조체의 제1 외부 측벽 및 상기 제2 적층 와이어 구조체의 제2 외부 측벽은 상기 제1 더미 핀 구조체에 대해 거울상(mirror image)임 -
    을 포함하는, 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체를 형성하는 방법으로서,
    분리 구조체 위로 연장되는 제1 적층 와이어 구조체 및 제2 적층 와이어 구조체를 형성하는 단계 - 상기 제1 적층 와이어 구조체 및 상기 제2 적층 와이어 구조체 각각은 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 포함함 -;
    제1 적층 와이어 구조체의 측벽 표면 및 제2 적층 와이어 구조체의 측벽 표면 상에 제1 라이너를 형성하는 단계;
    상기 분리 구조체 위에 더미 핀 구조체를 형성하는 단계 - 상기 더미 핀 구조체는 상기 제1 적층 와이어 구조체와 상기 제2 적층 와이어 구조체 사이에 배치되고, 상기 더미 핀 구조체는 상기 분리 구조체의 폭보다 작은 폭을 가짐 -;
    상기 더미 핀 구조체 위에 캡핑층을 형성하는 단계;
    상기 캡핑층, 상기 제1 적층 와이어 구조체 및 상기 제2 적층 와이어 구조체 위에 더미 게이트 구조체를 형성하는 단계 - 상기 더미 게이트 구조체의 하부면은 상기 더미 핀 구조체의 상부면보다 높음 -;
    상기 더미 게이트 구조체를 둘러싸는 유전체 층을 형성하는 단계;
    상기 유전체 층 내에 트렌치를 형성하도록 상기 더미 게이트 구조체를 제거하는 단계;
    상기 제1 적층 와이어 구조체와 상기 더미 핀 구조체 사이에 제1 리세스를 형성하고 상기 제2 적층 와이어 구조체와 상기 더미 핀 구조체 사이에 제2 리세스를 형성하도록 상기 트렌치 아래의 상기 제1 라이너를 제거하는 단계;
    2개의 인접한 제2 반도체 층 사이에 갭을 형성하도록 상기 제1 반도체 층을 제거하는 단계;
    상기 제1 리세스 및 상기 갭 내에 제1 게이트 구조체를 형성하는 단계; 및
    상기 제2 리세스 및 상기 갭 내에 제2 게이트 구조체를 형성하는 단계 - 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 상기 더미 핀 구조체 및 상기 캡핑층에 의해 분리됨 -
    를 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020200010048A 2019-01-29 2020-01-28 반도체 디바이스 구조체 및 이를 형성하기 위한 방법 KR102254863B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/260,483 2019-01-29
US16/260,483 US10825918B2 (en) 2019-01-29 2019-01-29 Semiconductor device structure and method for forming the same
US16/683,512 2019-11-14
US16/683,512 US11004959B2 (en) 2019-01-29 2019-11-14 Semiconductor device structure and method for forming the same

Publications (2)

Publication Number Publication Date
KR20200094679A KR20200094679A (ko) 2020-08-07
KR102254863B1 true KR102254863B1 (ko) 2021-05-26

Family

ID=71524766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200010048A KR102254863B1 (ko) 2019-01-29 2020-01-28 반도체 디바이스 구조체 및 이를 형성하기 위한 방법

Country Status (5)

Country Link
US (3) US10825918B2 (ko)
KR (1) KR102254863B1 (ko)
CN (1) CN111490012B (ko)
DE (1) DE102020100101B8 (ko)
TW (1) TWI737136B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825918B2 (en) 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11211381B2 (en) * 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11651965B2 (en) * 2019-08-12 2023-05-16 Tokyo Electron Limited Method and system for capping of cores for self-aligned multiple patterning
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11328963B2 (en) 2020-02-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
CN113130483A (zh) * 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体结构
US20220037498A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Structures and Methods of Forming the Same
US11329168B2 (en) * 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
DE102020131140A1 (de) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US20220139914A1 (en) * 2020-10-30 2022-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Gate Isolation Structure and Method for Forming the Same
US11728401B2 (en) 2020-10-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11984356B2 (en) * 2021-02-11 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures in semiconductor devices
US11848209B2 (en) * 2021-02-26 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning semiconductor devices and structures resulting therefrom
US11757024B2 (en) * 2021-04-07 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Etch selectivity control for epitaxy process window enlargement in semiconductor devices
US20220328627A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming the same
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US20220399335A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Integrated circuit structures with backside gate partial cut or trench contact partial cut
US20230067799A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap and method of fabricating thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130037871A1 (en) 2011-08-08 2013-02-14 Kabushiki Kaisha Toshiba Integrated circuit device and method for manufacturing same
US20180315857A1 (en) 2017-04-28 2018-11-01 Semiconductor Manufacturing International (Shanghai) Corporation Device and method to improve fin top corner rounding for finfet

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639220B1 (ko) * 2005-12-01 2006-11-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
CN103839819A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件及其制造方法
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9147612B2 (en) * 2013-11-25 2015-09-29 United Microelectronics Corp. Method for forming a semiconductor structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9306038B1 (en) * 2014-12-12 2016-04-05 International Business Machines Corporation Shallow extension junction
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9601492B1 (en) 2015-11-16 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US9786765B2 (en) 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US10510608B2 (en) 2016-03-04 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102604564B1 (ko) 2016-07-01 2023-11-22 인텔 코포레이션 자기 정렬 게이트 에지 트라이게이트 및 finfet 디바이스들
US11101268B2 (en) 2017-03-30 2021-08-24 Intel Corporation Transistors employing non-selective deposition of source/drain material
US10522417B2 (en) * 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10211302B2 (en) * 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US20190081145A1 (en) * 2017-09-12 2019-03-14 Globalfoundries Inc. Contact to source/drain regions and method of forming same
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10971391B2 (en) * 2018-06-13 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric gap fill
US10665514B2 (en) * 2018-06-19 2020-05-26 International Business Machines Corporation Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal
US10573755B1 (en) 2018-09-12 2020-02-25 International Business Machines Corporation Nanosheet FET with box isolation on substrate
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11211381B2 (en) * 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11532723B2 (en) 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-end gate structures and method forming same
US11545490B2 (en) 2019-12-17 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11349004B2 (en) * 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11322505B2 (en) * 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
US20220037498A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Structures and Methods of Forming the Same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130037871A1 (en) 2011-08-08 2013-02-14 Kabushiki Kaisha Toshiba Integrated circuit device and method for manufacturing same
US20180315857A1 (en) 2017-04-28 2018-11-01 Semiconductor Manufacturing International (Shanghai) Corporation Device and method to improve fin top corner rounding for finfet

Also Published As

Publication number Publication date
US10825918B2 (en) 2020-11-03
US20200243666A1 (en) 2020-07-30
CN111490012A (zh) 2020-08-04
CN111490012B (zh) 2023-07-14
US20230053451A1 (en) 2023-02-23
TW202101546A (zh) 2021-01-01
US20210226036A1 (en) 2021-07-22
DE102020100101B4 (de) 2023-06-01
US20200243665A1 (en) 2020-07-30
DE102020100101A1 (de) 2020-07-30
US11502187B2 (en) 2022-11-15
TWI737136B (zh) 2021-08-21
US11004959B2 (en) 2021-05-11
KR20200094679A (ko) 2020-08-07
DE102020100101B8 (de) 2023-08-17

Similar Documents

Publication Publication Date Title
KR102254863B1 (ko) 반도체 디바이스 구조체 및 이를 형성하기 위한 방법
US11626402B2 (en) Semiconductor device structure
KR102270970B1 (ko) 게이트-올-어라운드 전계 효과 트랜지스터 디바이스
US11469332B2 (en) Semiconductor device and manufacturing method thereof
US11145749B2 (en) Method of fabricating a semiconductor device
US20220359701A1 (en) Method for forming semiconductor device structure with hard mask layer over fin structure
TW202221793A (zh) 半導體裝置及其形成方法
US20230352482A1 (en) Semiconductor device and method for forming the same
US11961763B2 (en) Self-aligned metal gate for multigate device and method of forming thereof
US12034062B2 (en) Semiconductor device structure and method for forming the same
TWI840704B (zh) 半導體裝置結構及其形成方法
KR102515318B1 (ko) 반도체 디바이스 구조물 및 이를 형성하는 방법
US11417751B2 (en) Semiconductor device structure and method for forming the same
US20240063287A1 (en) Semiconductor device
US20240186417A1 (en) Semiconductor device structure and method for forming the same
US20240113206A1 (en) Manufacturing method of semiconductor device
US20230268390A1 (en) Semiconductor device structure and method for forming the same
CN115881765A (zh) 半导体器件结构及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant