TW202101546A - 半導體裝置結構及其形成方法 - Google Patents

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Abstract

一種半導體結構的形成方法包括形成襯層於第一鰭結構及第二鰭結構的側壁上；形成虛置鰭結構於隔離結構上，虛置鰭結構位於第一鰭結構及第二鰭結構之間；形成蓋層於虛置鰭結構上；形成虛置閘極結構於蓋層、第一鰭結構、及第二鰭結構上；形成介電層包圍虛置閘極結構；移除虛置閘極結構以於介電層中形成溝槽；移除溝槽下的襯層以形成第一凹槽於第一鰭結構及虛置鰭結構之間，及第二凹槽於第二鰭結構及虛置鰭結構之間；分別形成第一閘極結構於第一凹槽中及第二閘極結構於第二凹槽中，以虛置鰭結構及蓋層分隔第一閘極結構及第二閘極結構。

Description

半導體裝置結構及其形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種自對準切割金屬閘極的方法。
半導體元件使用於各種電子應用之中，例如個人電腦、行動電話、數位相機、及其他電子設備。半導體元件通常以依序沉積絕緣或介電層、導電層、以及半導體層材料於半導體基板之上製造，並使用微影圖案化各材料層以在其上形成電路組件和零件。許多積體電路一般於單一半導體晶圓上製造，且以沿著切割道在積體電路之間鋸開切割晶圓上的個別晶粒。個別晶粒通常以例如多晶片模組，或者以其他封裝類型分別封裝。
當半導體工業為了追求更高的裝置密度、更高的效能、及更低的成本而進展進入奈米科技製程節點時，來自製造及設計的挑戰導致三維設計的發展。
雖然現有的半導體裝置對於原目的來說已經足夠，其並非在各個面向皆令人滿意。
本發明實施例包括一種半導體裝置結構的形成方法，包括：形成第一鰭狀結構及第二鰭狀結構延伸於隔離結構之上；形成襯層於第一鰭狀結構的側壁表面及第二鰭狀結構的側壁表面之上；形成虛置鰭狀結構於隔離結構之上，其中虛置鰭狀結構位於第一鰭狀結構及第二鰭狀結構之間；形成蓋層於虛置鰭狀結構之上；形成虛置閘極結構於蓋層、第一鰭狀結構、及第二鰭狀結構之上；形成介電層包圍虛置閘極結構；移除虛置閘極結構以於介電層中形成溝槽；移除溝槽之下的襯層以形成第一凹槽於第一鰭狀結構及虛置鰭狀結構之間，以及第二凹槽於第二鰭狀結構及虛置鰭狀結構之間；以及分別形成第一閘極結構於第一凹槽中及第二閘極結構於第二凹槽中，其中以虛置鰭狀結構及蓋層分隔第一閘極結構及第二閘極結構。
本發明實施例亦包括一種半導體裝置結構的形成方法，包括：形成第一鰭狀結構及第二鰭狀結構於基板之上，其中第一鰭狀結構包括相互堆疊的第一半導體層及第二半導體層；形成隔離結構於基板之上，其中第一鰭狀結構的頂部及第二鰭狀結構的頂部延伸於隔離結構之上，且溝槽位於第一鰭狀結構及第二鰭狀結構之間；形成第一襯層於溝槽的部分之中；形成虛置鰭狀結構於溝槽的另一部分之中，其中第一襯層位於虛置鰭狀結構及第一鰭狀結構之間；形成蓋層於虛置鰭狀結構之上；形成虛置閘極結構於蓋層、第一鰭狀結構、及第二鰭狀結構之上；移除蓋層的部分、第一襯層的部分、及第一鰭狀結構的部分、及第二鰭狀結構的部分以形成源極/汲極凹槽；形成源極/汲極結構於源極/汲極凹槽之中；形成介電層包圍虛置閘極結構且位於源極/汲極結構之上；移除虛置閘極結構以形成溝槽於介電層之中；移除第一半導體層的部分以形成間隙；以及形成閘極結構於間隙之中，其中蓋層的頂表面高於閘極結構的頂表面。
本發明實施例還包括一種半導體裝置結構，包括：隔離結構，形成於基板之上；第一鰭狀結構及一第二鰭狀結構，延伸於隔離結構之上；虛置鰭狀結構，形成於隔離結構之上，其中虛置鰭狀結構位於第一鰭狀結構及第二鰭狀結構之間；蓋層，形成於虛置鰭狀結構之上，其中蓋層的頂表面高於第一鰭狀結構的頂表面以及第二鰭狀結構的頂表面；第一閘極結構，形成於第一鰭狀結構之上；以及第二閘極結構，形成於第二鰭狀結構之上，其中第一閘極結構及第二閘極結構以虛置鰭狀結構及蓋層相隔。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例可在各範例重複使用標號及/或文字。這樣的重複是為了簡潔及清楚起見，而並非表示所討論的各實施例及/或形態之間的關係。
描述了一些本發明實施例。透過各視圖及所述的實施例，相似的元件可使用相似的標號表示。可在這些實施例所述的階段之前、之中、及/或之後提供額外的操作。不同的實施例可取代或刪除所述的一些階段。
可以任何適合的方法圖案化下述的環繞閘極(gate all around，GAA)電晶體結構。例如，使用一或多種微影製程，包括雙重圖案化製程或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程組合了微影及自對準製程，允許創造具有例如相較於使用單一直接微影製程可得的更小節距的圖案。例如，在一實施例中，形成犧牲層於基板之上並使用微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著移除犧牲層，且餘留的間隔物可用以圖案化環繞閘極結構。
提供了形成半導體元件結構的實施例。根據一些實施例，第1A-1K圖係繪示出形成半導體裝置結構100a之各階段透視圖。半導體裝置結構100a為環繞閘極電晶體結構。提供了自對準切割金屬閘極製程。形成虛置鰭狀結構於隔離結構之上，且形成蓋層於虛置鰭狀結構之上。虛置鰭狀結構及蓋層建構了阻障結構以分隔兩閘極結構。
參見第1A圖，提供了基板102。基板102可以矽或其他半導體材料製成。替代地或附加地，基板102可包括其他元素半導體材料例如鍺。在一些實施例中，基板102以化合物半導體例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenic)、或磷化銦(indium phosphide)製成。在一些實施例中，基板102以合金半導體例如矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、鎵砷磷(gallium arsenic phosphide)、或鎵銦磷(gallium indium phosphide)製成。在一些實施例中，基板102包括磊晶層。例如，基板102具有位於塊材半導體上的磊晶層。
依序交替形成多個第一半導體層104及多個第二半導體層106於基板102之上。垂直堆疊半導體層104及106以形成堆疊線結構。
在一些實施例中，第一半導體層104及第二半導體層106獨自包括矽(silicon，Si)、鍺(germanium，Ge)、矽鍺(Si1-x Gex , 0.1>x>0.7，x值為矽鍺中鍺的原子百分比)、銦砷(indium arsenide，InAs)、銦鎵砷(indium gallium arsenide，InGaAs)、銦銻(indium antimonide，InSb)、或其他可用的材料。在一些實施例中，第一半導體層104及第二半導體層106以不同材料製成。
第一半導體層104及第二半導體層106以具有不同晶格常數的不同材料製成。在一些實施例中，第一半導體層104以矽鍺(Si1-x Gex ，0.1>x>0.7)製成，以及第二半導體層106以矽製成。在一些其他實施例中，第一半導體層104以矽鍺(Si1-x Gex ，0.1>x>0.7)製成，以及第二半導體層106以鍺製成。
在一些實施例中，以選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積(chemical vapor deposition，CVD)製程(例如低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、分子磊晶製程、或其他可用的製程形成第一半導體層104及第二半導體層106。在一些實施例中，在相同的腔室中原位形成第一半導體層104及第二半導體層106。
在一些實施例中，每一第一半導體層104的厚度介於約1.5奈米(nm)至約20nm之間。用語例如「約」與特定距離或尺寸結合可詮釋為不排除與特定距離或尺寸的微小偏差且可包括例如高達20%的偏差。在一些實施例中，第一半導體層104厚度大抵上均勻。在一些實施例中，每一第二半導體層106的厚度介於約1.5nm至約20nm之間。在一些實施例中，第二半導體層106厚度大抵上均勻。
接著，多個第一硬罩幕層108形成於第一半導體層104之上。在一些實施例中，每一第一硬罩幕層108以氮化矽(silicon nitride)、碳氮化矽(silicon carbon nitride，SiCN)、或其他合適的材料製成。在一些實施例中，以沉積製程例如低壓化學氣相沉積製程、電漿增強化學氣相沉積製程、或其他沉積製程形成第一硬罩幕層108。
接著，根據一些實施例，如第1B圖所繪示，形成了多個鰭狀結構110。鰭狀結構110包括第一鰭狀結構110a及第二鰭狀結構110b。
首先圖案化第一硬罩幕層108。接著，使用圖案化的第一硬罩幕層108作為罩幕圖案化第一半導體層104及第二半導體層106。對第一半導體層104及第二半導體層106進行圖案化製程以形成鰭狀結構110。圖案化製程包括微影製程及蝕刻製程。微影製程包括光阻塗佈(例如旋轉塗佈)、軟烘烤、罩幕對準、曝光、曝光後烘烤、顯影光阻、清洗及乾燥(例如硬烘烤)。蝕刻製程包括乾蝕刻製程或濕蝕刻製程。
如第1B圖所繪示，第一節距P1 位於兩鄰近鰭狀結構110之間。在一些實施例中，第一節距P1 介於約20nm至約50nm之間。
接著，根據一些實施例，如第1C圖所繪示，形成晶種層112於第一鰭狀結構110a的側壁表面上、第二鰭狀結構110b的側壁表面上、及第一硬罩幕層108之上。之後，形成絕緣材料113於基板102之上及鰭狀結構110之上。
晶種層112以矽、氧化矽、氮化矽、或上述之組合製成。在一些實施例中，晶種層112包括雙層結構，例如矽層及形成於矽層上的氧化矽層。在一些實施例中，使用熱氧化製程、化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、其他合適的製程、或上述之組合形成晶種層112。
在一些實施例中，以氧化矽、氮化矽、氮氧化矽(silicon oxynitride，SiON)、其他合適的絕緣材料、或上述之組合製成絕緣材料113。在一些實施例中，以低壓化學氣相沉積製程、電漿增強化學氣相沉積製程、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)製程、高選擇比(high aspect ratio process，HARP)製程、可流動化學氣相沉積(flowable CVD，FCVD)製程、原子層沉積製程、其他合適的製程、或上述之組合形成絕緣材料113。
接著，根據一些實施例，如第1D圖所繪示，移除絕緣材料113的一部分以形成隔離結構114。結果是，鰭狀結構110的頂部在隔離結構114之上。溝槽115位於兩鄰近鰭狀結構110之間。第一鰭狀結構110a及第二鰭狀結構110b延伸於隔離結構114之上。
之後，形成第一襯層116於第一鰭狀結構110a的側壁表面上、第二鰭狀結構110b的側壁表面上、及第一硬罩幕層108的側壁表面及頂表面之上。應注意的是，第一襯層116選擇性地形成於晶種層112之上，而不形成於隔離結構114之上。在一些實施例中，晶種層112以矽製成，且第一襯層116以矽鍺製成。溝槽115並未以第一襯層116完全填充。更具體而言，第一襯層116形成於溝槽115的相對側壁表面上。
接著，根據一些實施例，如第1E圖所繪示，形成虛置鰭狀結構118於溝槽115之中。在一些實施例中，虛置鰭狀結構118及隔離結構114以不同材料製成，且因此介面位於虛置鰭狀結構118及隔離結構114之間。第一襯層116位於虛置鰭狀結構118及第一鰭狀結構110a之間。
形成虛置鰭狀材料於隔離結構114、鰭狀結構110、第一襯層116、及第一硬罩幕層108之上，且接著移除部分的虛置鰭狀材料以形成虛置鰭狀結構118。形成虛置鰭狀結構118於隔離結構114之上且以第一襯層116包圍。形成虛置鰭狀結構118於第一鰭狀結構110a及第二鰭狀結構110b之間。在一些實施例中，以移除製程例如回蝕製程、化學機械研磨(chemical mechanical polishing，CMP)或上述之組合移除部分虛置鰭狀材料。
在移除部分虛置鰭狀材料之後，形成凹槽(未繪示)於虛置鰭狀結構118的頂表面之上。接著，形成蓋層120於虛置鰭狀結構118、第一襯層116、及第一硬罩幕層108之上。接著，移除部分蓋層120以露出第一硬罩幕層108的頂表面以及第一襯層116的頂表面。在一些實施例中，以平坦化製程例如化學機械研磨製程移除部分蓋層120。
在一些實施例中，以具有小於7(>7)的k值的低介電常數(low-k)介電材料例如氧化矽、氮化矽、氮氧化矽、氮氧化矽碳(silicon carbon oxynitride，SiCON)、其他可用的絕緣材料、或上述之組合製成虛置鰭狀結構118。在一些實施例中，以低壓化學氣相沉積製程、電漿增強化學氣相沉積製程、高密度電漿化學氣相沉積製程、高選擇比製程、可流動化學氣相沉積製程、原子層沉積製程、其他合適的方法，或上述之組合形成虛置鰭狀結構118。
在一些實施例中，以具有大於7(> 7)的k值的高介電常數(high-k)介電材料製成蓋層120。高介電常數介電材料可包括氧化鉿(hafnium oxide，HfO2 )、氧化鋯(zirconium oxide，ZrO2 )、氧化鋁(aluminum oxide，Al2 O3 )、氧化鉿鋁(hafnium alumina oxide，HfAlOx )、氧化鉿矽(hafnium silicon oxide，HfSiOx )、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide，HfTaOx ) 、氧化鉿鈦(hafnium titanium oxide，HfTiOx )、氧化鉿鋯(hafnium zirconium oxide，HfZrOx )、或其相似物。在一些實施例中，以低壓化學氣相沉積製程、電漿增強化學氣相沉積製程、高密度電漿化學氣相沉積製程、高選擇比製程、可流動化學氣相沉積製程、原子層沉積製程、其他合適的方法，或上述之組合形成蓋層120。
如第1E圖所繪示，在水平方向隔離結構114具有第一寬度W1 ，在水平方向虛置鰭狀結構118具有第二寬度W2 。第二寬度W2 小於第一寬度W1 。在一些實施例中，在垂直方向虛置鰭狀結構118具有第一高度H1 。 蓋層120在垂直方向測得具有第二高度H2 。在一些實施例中，第二高度H2 在介於約10nm至約30nm的範圍。在一些實施例中，第二高度H2 與第一高度H1 的比例在約0.1至約0.7的範圍。
接著，根據一些實施例，如第1F圖所繪示，形成蝕刻停止層121於蓋層120、第一硬罩幕層108、及第一襯層116之上。蓋層120的頂表面、第一硬罩幕層108的頂表面、及第一襯層116的頂表面形成大抵平坦的頂表面。因此，形成蝕刻停止層121於大抵平坦的頂表面之上。如本文所使用，如果結構與平面的偏差在本領域中已知的半導體製程方法中固有的統計原子級偏差之內，結構為「大抵上平坦」。
此後，形成虛置閘極結構122於蝕刻停止層121之上。形成第二罩幕層126於虛置閘極結構122之上，且形成第三罩幕層128於第二罩幕層126之上。
在一些實施例中，以氧化矽製成蝕刻停止層121。以沉積製程例如化學氣相沉積(例如電漿增強化學氣相沉積、高選擇比製程、或上述之組合)製程、原子層沉積製程、其他合適的製程、或上述之組合形成蝕刻停止層121。在一些實施例中，以多晶矽(polycrystalline-silicon，poly-Si)或多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)製成虛置閘極結構122。以使用第二罩幕層126及第三罩幕層128作為罩幕以沉積製程及圖案化製程形成虛置閘極結構122。
在一些實施例中，以氧化矽、氮化矽、碳氮化矽、或合適的材料獨自形成第二罩幕層126及第三罩幕層128。在一些實施例中，以沉積製程例如化學氣相沉積製程、原子層沉積製程、其他合適的製程、或上述之組合獨自形成第二罩幕層126及第三罩幕層128。
接著，根據一些實施例，如第1G圖所繪示，形成閘極間隔物層130於虛置閘極結構122的相對側壁表面上。
在一些實施例中，以介電材料例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、氮碳氧化矽(silicon oxide carbonitride，SiOCN)，或上述之組合製成閘極間隔物層130。在一些實施例中，以沉積製程例如化學氣相沉積製程、原子層沉積製程、其他合適的製程、或上述之組合形成閘極間隔物層130。
接著，移除未被虛置閘極結構122覆蓋的某些區域。更具體而言，移除部分蝕刻停止層121、部分蓋層120、部分第一襯層116、及部分鰭狀結構110以形成多個源極/汲極凹槽131。接著，移除虛置閘極結構122之下的部分第一襯層116及部分第一半導體層104以形成空腔135。
應注意的是，以高介電常數介電材料製成蓋層120，且以低介電常數介電材料製成虛置鰭狀結構118。在一些實施例中，以具有大於7(>7)的k值的高介電常數介電材料製成蓋層，且以具有小於7(>7)的k值的低介電常數介電材料製成虛置鰭狀結構118。以不同材料製成蓋層120及虛置鰭狀結構118以具有不同蝕刻率。移除了未被虛置閘極結構122覆蓋的蓋層120，但由於蓋層120與虛置鰭狀結構118的高蝕刻選擇性，留下了所移除的蓋層120正下方的虛置鰭狀結構118。此外，由於移除了部分第一襯層116，從源極/汲極凹槽131露出部分隔離結構114。
接著，根據一些實施例，如第1H圖所繪示，形成內部間隔物層136於空腔135中。配置內部間隔物層136作為源極/汲極結構138(於後形成，第1I圖)及閘極結構160a(於後形成，如第2E圖所繪示)之間的阻障。內部間隔物層136可降低源極/汲極結構138(於後形成，第1I圖)及閘極結構160a(於後形成，如第2E圖所繪示)之間的寄生電容。
內部間隔物層136位於閘極間隔物層130的正下方。形成內部間隔物層136於第一鰭狀結構110a的側壁表面上及第二鰭狀結構110b的側壁表面上。此外，形成內部間隔物層136於蓋層120的側壁表面上。
在一些實施例中，以碳氮化矽、氮碳氧化矽、或上述之組合製成內部間隔物層136。在一些實施例中，以沉積製程例如化學氣相沉積製程、原子層沉積製程、其他合適的製程、或上述之組合形成內部間隔物層136。
接著，根據一些實施例，如第1I圖所繪示，形成多個源極/汲極結構138於源極/汲極凹槽131之中。
每一源極/汲極結構138可包括矽鍺(silicon germanium，SiGe)、砷化銦(indium arsenide，InAs)、砷化銦鎵(indium gallium arsenide，InGaAs)、銻化銦(indium antimonide，InSb)、砷化鎵(gallium arsenide，GaAs)、銻化鎵(gallium antimonide，GaSb)、磷化銦鋁(indium aluminum phosphide，InAlP)、磷化銦(indium phosphide，InP)、或上述之組合。可以一或多種摻質摻雜源極/汲極結構138。在一些實施例中，源極/汲極結構138為以磷(phosphorus，P)、砷(arsenic，As)、銻(antimony，Sb)、或其他可用的摻質所摻雜的矽(silicon，Si)。或者，源極/汲極結構138之一為以硼(boron，B)或其他可用的摻質所摻雜的矽鍺(silicon germanium，SiGe)。
在一些實施例中，以磊晶(epitaxy or epitaxial，epi)製程形成源極/汲極結構138。磊晶製程可包括選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶、或其他合適的磊晶製程。
接著，根據一些實施例，如第1J圖所繪示，形成接點蝕刻停止層(contact etch stop layer，CESL)140於源極/汲極結構138之上，且形成層間介電(inter-layer dielectric，ILD)層142於接點蝕刻停止層140之上。接點蝕刻停止層140位於源極/汲極結構138及層間介電層142之間。接著，移除部分層間介電層142以露出虛置閘極結構122的上表面。在一些實施例中，以平坦化製程、化學機械研磨製程移除部分層間介電層142。
在一些實施例中，以氮化矽、氮氧化矽、及/或其他可用的材料製成接點蝕刻停止層140。可以電漿增強化學氣相沉積製程、低壓化學氣相沉積製程、原子層沉積製成、或其他可用的製程形成接點蝕刻停止層140。
層間介電層142可包括以多種介電材料例如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他可用的介電材料所製成的多層。低介電常數介電材料可包括但不限於氟矽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。可以化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、或其他合適的製程形成層間介電層142。
接著，根據一些實施例，如第1K圖所繪示，移除虛置閘極結構122及蝕刻停止層121。於是，形成溝槽147以露出第一硬罩幕層108。
接著，形成第四罩幕層144及第五罩幕層146於溝槽147之中及層間介電層142之上。獨自以氧化矽、氮化矽、碳氮化矽、或其他合適的材料製成第四罩幕層144及第五罩幕層146。在一些實施例中，以沉積製程例如化學氣相沉積製程、原子層沉積製程、其他可用的製程、或上述之組合獨自形成第四罩幕層144及第五罩幕層146。
根據一些本發明實施例，第2A-2E圖繪示出在第1K圖之後形成半導體裝置結構100a之各階段的剖面圖。根據一些實施例，第2A圖繪示出第1K圖所繪示的半導體裝置結構沿線AA’的剖面圖。
如第2A圖所繪示，形成多個虛置鰭狀結構118於隔離結構114之上，且形成多個蓋層120於虛置鰭狀結構118之上。配置第四罩幕層144形成於蓋層120之上以保護蓋層120使其免於被移除。
接著，根據一些實施例，如第2B圖所繪示，以移除製程移除一些蓋層120，但以第四罩幕層144保護一些蓋層120。移除製程可為濕蝕刻製程或乾蝕刻製程。以第一襯層116包圍蓋層120。在移除製程時，移除部分第一襯層116。之後，移除第五罩幕層146。
接著，根據一些實施例，如第2C圖所繪示，移除第四罩幕層144，且移除第一硬罩幕層108。接著，移除第一襯層116以形成凹槽149，且移除第一半導體層104以形成間隙151。結果是，獲得了多個以第二半導體層106製成的堆疊線結構。
在一些實施例中，以灰化製程移除第四罩幕層144。在一些實施例中，以蝕刻製程例如濕蝕刻製程、乾蝕刻製程、或上述之組合獨自移除第一硬罩幕層108、第一襯層116、及第一半導體層104。在一些實施例中，第一襯層116以矽鍺製成，且第一半導體層104以矽鍺製成，且因此同時移除了第一襯層116及第一半導體層104。
接著，根據一些實施例，如第2D圖所繪示，形成閘極結構160於凹槽149及間隙151之中。閘極結構160包括界面層152、閘極介電層154、及閘極電極層156。
沿著第二半導體層106的主要表面順應性地形成界面層152以包圍第二半導體層106。在一些實施例中，以化學形成的氧化矽製成界面層152。
在一些實施例中，閘極介電層154為高介電常數介電層。在一些實施例中，以一或多層介電材料例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(hafnium dioxide-alumina，HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料、或上述之組合製成高介電常數閘極介電層。在一些實施例中，使用化學氣相沉積、原子層沉積、其他合適的方法、或上述之組合形成高介電常數閘極介電層154。
根據一些實施例，形成閘極電極層156於閘極介電層154之上。閘極電極層156填充間隙151。在一些實施例中，以一或多層導電材料，例如多晶矽(polysilicon)、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、或上述之組合製成閘極電極層156。在一些實施例中，使用化學氣相沉積、原子層沉積、電鍍、其他合適的方法、或上述之組合形成閘極電極層156。
接著，根據一些實施例，如第2E圖所繪示，移除部分閘極電極層156。在一些實施例中，以平坦化製程例如化學機械研磨製程移除部分閘極電極層156。之後，以蝕刻製程回蝕閘極電極層156，且因此蓋層120突出於閘極電極層156的頂表面之上。更具體而言，突出的蓋層120用以切割閘極電極層156，且因此形成了第一閘極結構160a及第二閘極結構160b。第一閘極結構160a及第二閘極結構160b以虛置鰭狀結構118及蓋層120分隔。第一閘極結構160a及第二閘極結構160b各自執行不同功能。
蓋層120的頂表面高於第一鰭狀結構110a及第二鰭狀結構110b的頂表面。更具體而言，蓋層120的頂表面高於每一第二半導體層106的頂表面。蓋層120的頂表面高於第一閘極結構160a的頂表面及第二閘極結構160b的頂表面。
之後，選擇性地形成導電層162於閘極電極層156之上，且形成犧牲層164於導電層162之上。導電層162用以降低閘極電極層156的電阻。在一些實施例中，以鎢製成導電層162。應注意的是，選擇性地形成導電層162於閘極電極層156之上，但未形成於蓋層120之上。在一些實施例中，以氮化矽、氮氧化矽、碳化矽(silicon carbide，SiC)、其他可用的絕緣材料、或上述之組合製成犧牲層164。
在一些實施例中，於閘極電極層156的頂表面進行表面處理製程，以形成一些氫自由基(hydrogen radicals)，且接著在已處理的閘極電極層156的頂表面進行具前驅物的沉積製程以形成導電層162。在一些實施例中，表面處理製程包括使用氫(hydrogen，H2 )氣。前驅物可包括含鎢材料，例如六氟化鎢(tungsten hexafluoride，WF6 )或六氯化鎢(tungsten hexachloride，WCl6 )。前驅物與氫自由基反應以形成導電層162。
第一閘極結構160a及第二閘極結構160b之間存在第一距離D1 。在一些實施例中，第一距離D1 介於約15nm至約40nm的範圍。
虛置鰭狀結構118及蓋層120用以作為第一閘極結構160a及第二閘極結構160b的阻障結構。在形成閘極結構160之前形成虛置鰭狀結構118及蓋層120，且因此形成自對準切割金屬閘極(self-aligned cut metal gate，SACMG)以避免對準的問題。以不同材料製成虛置鰭狀結構118及蓋層120，以在如第1G圖所繪示的移除製程中具有蝕刻選擇性。
此外，第一硬罩幕層108的頂表面、第一襯層116的頂表面、及蓋層120的頂表面形成平坦的頂表面，且形成蝕刻停止層121於平坦的頂表面之上。應注意的是，亦形成虛置閘極結構122於平坦的頂表面之上，且虛置閘極結構122未填入兩鰭狀結構之間的間隙。因此，避免了虛置閘極結構122填入間隙時的空隙問題。
源極/汲極結構138及閘極結構160之間的內部間隔物層136可有效地用以作為阻障以降低源極/汲極結構138及閘極結構160之間的寄生電容。
若形成虛置鰭狀結構於餘留的鰭狀結構之上(餘留的鰭狀結構的高度低於鰭狀結構)，第一閘極結構160a及第二閘極結構160b之間的距離將為兩鄰近鰭狀結構110之節距的兩倍。在本發明實施例中，直接形成虛置鰭狀結構於隔離結構114之上，且因此第一閘極結構160a及第二閘極結構160b之間的距離約為兩鄰近鰭狀結構110的節距。因此，大幅減少兩閘極結構之間的距離。
根據一些實施例，第3圖繪示出第1K圖中所繪示的半導體裝置結構100a沿線BB’的剖面圖。
如第3圖所繪示，內部間隔物層136位於閘極間隔物層130之下。虛置鰭狀結構118被內部間隔物層136包圍，且第二半導體層106被內部間隔物層136包圍。此外，蓋層120被內部間隔物層136包圍且直接接觸內部間隔物層136。
根據一些實施例，第4圖繪示出半導體裝置結構100a的俯視圖。第4圖為在形成導電層162於閘極電極層156上之前半導體裝置結構100a的俯視圖。
如第4圖所繪示，蓋層120用以作為阻障結構以分隔第一閘極結構160a及第二閘極結構160b。形成蓋層120於第一鰭狀結構110a及第二鰭狀結構110b之間的區域之中。
根據一些實施例，第5A圖繪示出半導體裝置結構100b的透視圖。半導體裝置結構100b為鰭狀場效電晶體(fin field effect transistor，FinFET)。根據一些實施例，第5B圖繪示出第5A圖中所繪示的半導體裝置結構沿線BB’的剖面圖。第5A圖的半導體裝置結構100b與第1K圖的半導體裝置結構100a相似，第5A圖與第1K圖的差別在於第5A圖中為鰭狀結構110(第1K圖中為堆疊的第一半導體層104及第二半導體層106)，以及形成矽化物層172於源極/汲極結構138之上，且形成源極/汲極接點結構174於矽化物層172之上。
如第5A及5B圖所繪示，形成虛置鰭狀結構118於第一鰭狀結構110a及第二鰭狀結構110b之間的隔離結構114之上，且形成蓋層120於虛置鰭狀結構118之上。第一閘極結構160a及第二閘極結構160b以虛置鰭狀結構118及蓋層120分隔。蓋層120的頂表面高於第一鰭狀結構110a及第二鰭狀結構110b的頂表面。
根據一些實施例，第5C圖繪示出第5A圖中所繪示的半導體裝置結構沿線CC’的剖面圖。
如第5C圖所繪示，內部間隔物層136位於閘極間隔物層130的下方。虛置鰭狀結構118被內部間隔物層136包圍，且鰭狀結構110被內部間隔物層136包圍。形成內部間隔物層136於鰭狀結構110的側壁表面上，以及蓋層120的側壁表面上。
根據一些實施例，第5D圖繪示出第5A圖中所繪示的半導體裝置結構沿線DD’的剖面圖。
如第5D圖所繪示，形成矽化物層172於源極/汲極結構138之上，且形成源極/汲極接點結構174於矽化物層172之上。
根據一些實施例，第6A-6B圖繪示出半導體裝置結構100c不同階段的透視圖。第6A圖的半導體裝置結構100c與第1D圖的半導體裝置結構100a相似，第6A圖與第1D圖的差別在於虛置鰭狀結構118具有下凹部分的U型結構。
如第6A圖所繪示，第一節距P1 介於第一鰭狀結構110a及第二鰭狀結構110b之間，第二節距P2 介於第二鰭狀結構110b及第三鰭狀結構110c之間。第三節距P3 介於第三鰭狀結構110c及第四鰭狀結構110d之間。在一些實施例中，第三節距P3 大於第二節距P2 ，且第二節距P2 大於第一節距P1 。由於虛置鰭狀結構118的間隙填充能力受限於材料的種類，虛置鰭狀結構118可能未填充溝槽115。因此，得到了U型虛置鰭狀結構118。虛置鰭狀結構118在中間部分具下凹部分。
此後，根據一些實施例，如第6B圖所繪示，形成填充層119於虛置鰭狀結構118的凹處。接著，形成蓋層120於虛置鰭狀結構118及填充層119之上。在一些實施例中，以不同材料製成填充層119及虛置鰭狀結構118。在一些實施例中，以可流動化學氣相沉積製程形成填充層119。之後，半導體裝置結構100c繼續進行第1F至1K圖中所繪示的製程。
根據一些實施例，第7A-7I圖繪示出半導體裝置結構100d不同階段的透視圖。
第7A圖相似於第1D圖，或與第1D圖相同，鰭狀結構110延伸於隔離結構114之上。形成晶種層112於鰭狀結構110的側壁表面上，以及形成第一襯層116於晶種層112上。
接著，根據一些實施例，如第7B圖所繪示，形成第二襯層117於第一襯層116上。以不同材料製成第一襯層116及第二襯層117。第一襯層116及第二襯層117未完全填充溝槽115。
在一些實施例中，以介電層例如氮化矽、碳氮化矽、或可用的材料製成第二襯層117。在一些實施例中，以化學氣相沉積製程、原子層沉積製程、物理氣相沉積、或其他可用的製程形成第二襯層117。
之後，根據一些實施例，如第7C圖所繪示，形成虛置鰭狀結構118於溝槽115之中，且形成蓋層120於第一襯層116及第二襯層117之上。
首先形成第一襯層116，接著形成第二襯層117。之後，形成虛置鰭狀結構118於第二襯層117的側壁表面上，且因此虛置鰭狀結構118直接接觸第二襯層117，而不直接接觸第一襯層116。
此後，根據一些實施例，如第7D圖所繪示，形成蝕刻停止層121於蓋層120、第一硬罩幕層108、及第一襯層116之上。之後，形成虛置閘極結構122於蝕刻停止層121之上。形成第二罩幕層126於虛置閘極結構122之上，且形成第三罩幕層128於第二罩幕層126之上。
之後，根據一些實施例，如第7E圖所繪示，形成閘極間隔物層130於虛置閘極結構122的相對側壁表面上。移除未被虛置閘極結構122覆蓋的一些膜層以形成源極/汲極凹槽131。接著，移除虛置閘極結構122之下的部分第一襯層116及部分第一半導體層104以形成空腔135。應注意的是，當移除部分第一襯層116時，未移除第二襯層117。留下第二襯層117於虛置鰭狀結構118的側壁表面上以增加兩鄰近源極/汲極結構(於後形成，如第7G圖所繪示)之間的隔離效果。移除了蓋層120，但未移除虛置鰭狀結構118及第二襯層117。
接著，根據一些實施例，如第7F圖所繪示，形成內部間隔物層136於空腔135之中。
之後，根據一些實施例，如第7G圖所繪示，形成源極/汲極結構138於源極/汲極凹槽131之中。應注意的是，第一襯層116及第二襯層117位於兩鄰近源極/汲極結構138之間。
接著，根據一些實施例，如第7H圖所繪示，形成接點蝕刻停止層140於源極/汲極結構138之上，且形成層間介電層142於接點蝕刻停止層140之上。
接著，根據一些實施例，如第7I圖所繪示，移除虛置閘極結構122及蝕刻停止層121。於是，形成溝槽147以露出第一硬罩幕層108。
根據一些實施例，第8A-8E繪示出在第7I圖之後形成半導體元件結構100d之各階段的剖面圖。根據一些實施例，第8A圖繪示出在第7I圖中所繪示的半導體元件結構沿線EE’的剖面圖。
如第8A圖所繪示，形成多個蓋層120於隔離結構114之上，且形成第四罩幕層144於部分蓋層120之上以保護蓋層120免於被移除。形成第五罩幕層146於第四罩幕層144之上。
接著，根據一些實施例，如第8B圖所繪示，以移除製程移除一些蓋層120，但第四罩幕層144保護了一些蓋層120。第一襯層116包圍蓋層120。在移除製程之中，移除了部分第一襯層116。接著，移除第五罩幕層146。
接著，根據一些實施例，如第8C圖所繪示，移除第四罩幕層144，且移除第一硬罩幕層108。接著，移除第一襯層116以形成凹槽149，且移除第一半導體層104以形成間隙151。在一些實施例中，第一襯層116以矽鍺製成，且第一半導體層104以矽鍺製成，且因此，同時移除了第一襯層116及第一半導體層104。
接著，根據一些實施例，如第8D圖所繪示，移除溝槽147正下方的第二襯層117。應注意的是，以不同材料製成第一襯層116及第二襯層117，以及以分別的製程移除第一襯層116及第二襯層117。此外，未移除與源極/汲極結構138直接接觸的第二襯層117。
接著，根據一些實施例，如第8E圖所繪示，依序形成界面層152、閘極介電層154、及閘極電極層156於凹槽149及間隙151之中。
接著，移除部分閘極電極層156，且因此蓋層120的頂表面高於閘極電極層156的頂表面。於是，第一閘極結構160a及第二閘極結構160b以虛置鰭狀結構118及蓋層120相隔。
之後，選擇性地形成導電層162於閘極電極層156之上，且形成犧牲層164於導電層162之上。導電層162用以降低閘極電極層156的電阻。
虛置鰭狀結構118為兩鄰近源極/汲極結構138之間的阻障結構。當鰭狀結構110的尺寸逐漸減小時，虛置鰭狀結構118的寬度逐漸減小。若虛置鰭狀結構118的寬度太小，虛置鰭狀結構118的隔離效果可能不夠好。此外，形成第一源極/汲極接點結構(未繪示)於第一源極/汲極結構138之上，但由於虛置鰭狀結構118的寬度變小，第一源極/汲極接點結構及第二源極/汲極結構(不應電性連接至第一源極/汲極結構)的距離變小。小距離可能造成時間依賴性介電崩潰(time dependent dielectric breakdown，TDDB)。為了避免時間依賴性介電崩潰，仍留下第二襯層117直接接觸源極/汲極結構138以增加兩鄰近源極/汲極結構138之間的距離。
虛置鰭狀結構118及蓋層120用以作為第一閘極結構160a及第二閘極結構160b的阻障結構。於形成閘極結構160之前形成虛置鰭狀結構118及蓋層120，且因此形成了自對準切割金屬閘極以避免對準問題。以不同材料製成虛置鰭狀結構118及蓋層120，以在移除製程中具有蝕刻選擇性。
提供了半導體裝置結構及其形成方法的實施例。形成鰭狀結構於基板之上。虛置鰭狀結構形成於隔離結構之上以及形成於兩鄰近鰭狀結構之間。形成蓋層於虛置鰭狀結構之上。形成第一閘極結構及第二閘極結構於鰭狀結構之上，且以虛置鰭狀結構及蓋層分隔。由於在形成第一閘極結構及第二閘極結構之前形成了虛置鰭狀結構及蓋層，且因此形成了自對準切割金屬閘極。此外，以兩鰭狀結構之間距離所定義的第一閘極結構及第二閘極結構之間的距離大幅減小。切割金屬閘極製程為自對準，沒有對準問題，且兩閘極結構之間的距離減小。因此，改善了半導體元件結構的良率。
在一些實施例中，提供了一種半導體裝置結構的形成方法。此方法包括形成第一鰭狀結構及第二鰭狀結構延伸於隔離結構之上，以及形成襯層於第一鰭狀結構的側壁表面及第二鰭狀結構的側壁表面之上。此方法亦包括形成虛置鰭狀結構於隔離結構之上，且虛置鰭狀結構位於第一鰭狀結構及第二鰭狀結構之間。此方法更包括形成蓋層於虛置鰭狀結構之上，且形成虛置閘極結構於蓋層、第一鰭狀結構、及第二鰭狀結構之上。此方法包括形成介電層包圍虛置閘極結構，以及移除虛置閘極結構以於介電層中形成溝槽。此方法更包括移除溝槽之下的襯層以形成第一凹槽於第一鰭狀結構及虛置鰭狀結構之間，以及第二凹槽於第二鰭狀結構及虛置鰭狀結構之間。此方法包括分別形成第一閘極結構於第一凹槽中及第二閘極結構於第二凹槽中，以及以虛置鰭狀結構及蓋層分隔第一閘極結構及第二閘極結構。
在一些實施例中，提供了一種半導體裝置結構的形成方法。此方法包括形成第一鰭狀結構及第二鰭狀結構於基板之上，且第一鰭狀結構包括相互堆疊的第一半導體層及第二半導體層。此方法亦包括形成隔離結構於基板之上，且第一鰭狀結構的頂部及第二鰭狀結構的頂部延伸於隔離結構之上，且溝槽位於第一鰭狀結構及第二鰭狀結構之間。此方法更包括形成第一襯層於溝槽的部分之中，且形成虛置鰭狀結構於溝槽的另一部分之中。第一襯層位於虛置鰭狀結構及第一鰭狀結構之間。此方法亦包括形成蓋層於虛置鰭狀結構之上，且形成虛置閘極結構於蓋層、第一鰭狀結構、及第二鰭狀結構之上。此方法更包括移除蓋層的部分、第一襯層的部分、及第一鰭狀結構的部分、及第二鰭狀結構的部分以形成源極/汲極凹槽，以及形成源極/汲極結構於源極/汲極凹槽之中。此方法包括形成介電層包圍虛置閘極結構且位於源極/汲極結構之上，且移除虛置閘極結構以形成溝槽於介電層之中。此方法更包括移除第一半導體層的部分以形成間隙；以及形成閘極結構於間隙之中。蓋層的頂表面高於閘極結構的頂表面。
在一些實施例中，提供了一種半導體裝置結構。半導體裝置結構包括隔離結構形成於基板之上，且第一鰭狀結構及第二鰭狀結構延伸於隔離結構之上。半導體裝置結構亦包括虛置鰭狀結構形成於隔離結構之上，且虛置鰭狀結構位於第一鰭狀結構及第二鰭狀結構之間。半導體裝置結構包括蓋層，形成於虛置鰭狀結構之上，且蓋層的頂表面高於第一鰭狀結構的頂表面以及第二鰭狀結構的頂表面。半導體裝置結構更包括第一閘極結構形成於第一鰭狀結構之上，以及第二閘極結構形成於第二鰭狀結構之上。第一閘極結構及第二閘極結構以虛置鰭狀結構及蓋層相隔。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
100a,100b,100c,100d:半導體裝置結構 102:基板 104:第一半導體層 106:第二半導體層 108:第一硬罩幕層 110:鰭狀結構 110a:第一鰭狀結構 110b:第二鰭狀結構 110c:第三鰭狀結構 110d:第四鰭狀結構 112:晶種層 113:絕緣材料 114:隔離結構 115:溝槽 116:第一襯層 117:第二襯層 118:虛置鰭狀結構 119:填充層 120:蓋層 121:蝕刻停止層 122:虛置閘極結構 126:第二罩幕層 128:第三罩幕層 130:閘極間隔物層 131:源極/汲極凹槽 135:空腔 136:內部間隔物層 138:源極/汲極結構 140:接點蝕刻停止層 142:層間介電層 144:第四罩幕層 146:第五罩幕層 147:溝槽 149:凹槽 151:間隙 152:界面層 154:閘極介電層 156:閘極電極層 160:閘極結構 160a:第一閘極結構 160b:第二閘極結構 162:導電層 164:犧牲層 172:矽化物層 174:源極/汲極接點結構 P1:第一節距 P2:第二節距 P3:第三節距 W1:第一寬度 W2:第二寬度 H1:第一高度 H2:第二高度 AA’,BB’,CC’,DD’,EE’:線 D1:第一距離
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。 第1A-1K圖係根據一些實施例繪示出形成半導體裝置結構之各階段透視圖。 第2A-2E圖係根據一些實施例繪示出在第1K圖之後形成半導體裝置結構之各階段剖面圖。 第3圖係根據一些實施例繪示出第1K圖中的半導體裝置結構沿線BB’之剖面圖。 第4圖係根據一些實施例繪示出半導體裝置結構之俯視圖。 第5A圖係根據一些實施例繪示出半導體裝置結構之透視圖。 第5B圖係根據一些實施例繪示出第5A圖中的半導體裝置結構沿線BB’之剖面圖。 第5C圖係根據一些實施例繪示出第5A圖中半導體裝置結構沿線CC’的之剖面圖。 第5D圖係根據一些實施例繪示出第5A圖中的半導體裝置結構沿線DD’之剖面圖。 第6A-6B圖係根據一些實施例繪示出形成半導體裝置結構之各階段透視圖。 第7A-7I圖係根據一些實施例繪示出形成半導體裝置結構之各階段透視圖。 第8A-8E圖係根據一些實施例繪示出第7I圖之後形成半導體裝置結構之各階段剖面圖。
100a:半導體裝置結構
102:基板
106:第二半導體層
112:晶種層
114:隔離結構
118:虛置鰭狀結構
120:蓋層
152:界面層
154:閘極介電層
156:閘極電極層
160a:第一閘極結構
160b:第二閘極結構
162:導電層
164:犧牲層
H2:第二高度
D1:第一距離

Claims (20)

  1. 一種半導體裝置結構的形成方法，包括： 形成一第一鰭狀結構及一第二鰭狀結構延伸於一隔離結構之上； 形成一襯層於該第一鰭狀結構的一側壁表面及該第二鰭狀結構的一側壁表面之上； 形成一虛置鰭狀結構於該隔離結構之上，其中該虛置鰭狀結構位於該第一鰭狀結構及該第二鰭狀結構之間； 形成一蓋層於該虛置鰭狀結構之上； 形成一虛置閘極結構於該蓋層、該第一鰭狀結構、及該第二鰭狀結構之上； 形成一介電層包圍該虛置閘極結構； 移除該虛置閘極結構以於該介電層中形成一溝槽； 移除該溝槽之下的該襯層以形成一第一凹槽於該第一鰭狀結構及該虛置鰭狀結構之間，以及一第二凹槽於該第二鰭狀結構及該虛置鰭狀結構之間；以及 分別形成一第一閘極結構於該第一凹槽中及一第二閘極結構於該第二凹槽中，其中以該虛置鰭狀結構及該蓋層分隔該第一閘極結構及該第二閘極結構。
  2. 如請求項1之半導體裝置結構的形成方法，其中該襯層包括一第一襯層於該第一鰭狀結構的該側壁表面以及該第二鰭狀結構的該側壁表面之上，以及一第二襯層於該第一襯層之上，其中該第二襯層及該第一襯層以不同材料製成。
  3. 如請求項1之半導體裝置結構的形成方法，更包括： 移除該第一鰭狀結構的一部分及該第二鰭狀結構的一部分以分別形成一第一源極/汲極凹槽及一第二源極/汲極凹槽； 形成一第一源極/汲極結構於該第一源極/汲極凹槽之中以及形成一第二源極/汲極結構於該第二源極/汲極凹槽之中。
  4. 如請求項3之半導體裝置結構的形成方法，更包括： 移除該襯層的一部分以形成一空腔；以及 在形成該第一源極/汲極結構於該第一源極/汲極凹槽之中以及形成該第二源極/汲極結構於該第二源極/汲極凹槽之中之前形成一內部間隔物層於該空腔之中，其中該內部間隔物層直接接觸該第一鰭狀結構及該蓋層。
  5. 如請求項4之半導體裝置結構的形成方法，更包括： 形成一閘極間隔物層於該虛置閘極結構的一側壁表面之上，其中該內部間隔物層位於該閘極間隔物層的正下方。
  6. 如請求項1之半導體裝置結構的形成方法，其中該第一鰭狀結構包括相互堆疊的第一半導體層及第二半導體層，其中該第一半導體層及該第二半導體層以不同的材料製成。
  7. 如請求項6之半導體裝置結構的形成方法，更包括： 移除該溝槽之下的該襯層時，移除該第一半導體層。
  8. 如請求項1之半導體裝置結構的形成方法，其中該隔離結構具有一第一寬度，該虛置鰭狀結構具有一第二寬度，且該第二寬度小於該第一寬度。
  9. 如請求項1之半導體裝置結構的形成方法，其中該虛置鰭狀結構具有一凹陷部份的一U型結構，且一介電層形成於該虛置鰭狀結構的該凹陷部分之中。
  10. 一種半導體裝置結構的形成方法，包括： 形成一第一鰭狀結構及一第二鰭狀結構於一基板之上，其中該第一鰭狀結構包括相互堆疊的第一半導體層及第二半導體層； 形成一隔離結構於該基板之上，其中該第一鰭狀結構的一頂部及該第二鰭狀結構的一頂部延伸於該隔離結構之上，且一溝槽位於該第一鰭狀結構及該第二鰭狀結構之間； 形成一第一襯層於該溝槽的一部分之中； 形成一虛置鰭狀結構於該溝槽的另一部分之中，其中該第一襯層位於該虛置鰭狀結構及該第一鰭狀結構之間； 形成一蓋層於該虛置鰭狀結構之上； 形成一虛置閘極結構於該蓋層、該第一鰭狀結構、及該第二鰭狀結構之上； 移除該蓋層的一部分、該第一襯層的一部分、及該第一鰭狀結構的一部分、及該第二鰭狀結構的一部分以形成一源極/汲極凹槽； 形成一源極/汲極結構於該源極/汲極凹槽之中； 形成一介電層包圍該虛置閘極結構且位於該源極/汲極結構之上； 移除該虛置閘極結構以形成一溝槽於該介電層之中； 移除該第一半導體層的一部分以形成間隙；以及 形成一閘極結構於該間隙之中，其中該蓋層的一頂表面高於該閘極結構的一頂表面。
  11. 如請求項10之半導體裝置結構的形成方法，更包括： 形成一晶種層於該第一鰭狀結構的一側壁表面以及該第二鰭狀結構的一側壁表面上；以及 形成該第一襯層於該晶種層之上。
  12. 如請求項10之半導體裝置結構的形成方法，更包括： 形成一第二襯層於該第一襯層之上，其中該第二襯層及該第一襯層以不同材料製成。
  13. 如請求項10之半導體裝置結構的形成方法，更包括： 移除該第一半導體層的一部分以形成一空腔；以及 形成一內部間隔物層於該空腔之中，其中該蓋層被該內部間隔物層包圍。
  14. 如請求項10之半導體裝置結構的形成方法，其中該虛置鰭狀結構具有一凹陷部份的一U型結構，且一介電層形成於該虛置鰭狀結構的該凹陷部分之中。
  15. 如請求項10之半導體裝置結構的形成方法，更包括： 在移除該虛置閘極結構之前，形成一罩幕層於該蓋層之上。
  16. 一種半導體裝置結構，包括： 一隔離結構，形成於一基板之上； 一第一鰭狀結構及一第二鰭狀結構，延伸於該隔離結構之上； 一虛置鰭狀結構，形成於該隔離結構之上，其中該虛置鰭狀結構位於該第一鰭狀結構及該第二鰭狀結構之間； 一蓋層，形成於該虛置鰭狀結構之上，其中該蓋層的一頂表面高於該第一鰭狀結構的一頂表面以及該第二鰭狀結構的一頂表面； 一第一閘極結構，形成於該第一鰭狀結構之上；以及 一第二閘極結構，形成於該第二鰭狀結構之上，其中該第一閘極結構及該第二閘極結構以該虛置鰭狀結構及該蓋層分隔。
  17. 如請求項16之半導體裝置結構，其中該第一鰭狀結構包括一堆疊線結構。
  18. 如請求項16之半導體裝置結構，其中該虛置鰭狀結構及該蓋層以不同材料製成。
  19. 如請求項16之半導體裝置結構，其中該隔離結構具有一第一寬度，該虛置鰭狀結構具有一第二寬度，且該第二寬度小於該第一寬度。
  20. 如請求項16之半導體裝置結構，更包括： 一內部間隔物層，形成於該第一鰭狀結構的一側壁表面、該第二鰭狀結構的一側壁表面、及該蓋層的一側壁表面之上。
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