JP2013038213A - 集積回路装置及びその製造方法 - Google Patents

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Abstract

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。
【選択図】図１

Description

本発明の実施形態は、集積回路装置及びその製造方法に関する。
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を長くすることができる。
しかしながら、ＦｉｎＦＥＴを小型化するにつれて、多数のＦｉｎＦＥＴを均一に形成することが困難になる。
特開２０１１−００９２９６号公報
本発明の目的は、ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供することである。
実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。
実施形態に係る集積回路装置の製造方法は、半導体基板上に、第１絶縁膜、前記第１絶縁膜とは組成が異なる第２絶縁膜、前記第２絶縁膜とは組成が異なる第３絶縁膜、及び前記第３絶縁膜とは組成が異なる第４絶縁膜がこの順に積層された積層体上に、第１方向に延び、周期的に配置された複数本の第１レジスト部材を形成する工程と、前記第１レジスト部材をマスクとしてエッチングを施すことにより、前記第４絶縁膜を複数本の芯材に加工する工程と、前記芯材の両側面上に側壁を形成する工程と、少なくとも一部の前記芯材を除去する工程と、前記側壁をマスクとしてエッチングを施すことにより、前記第１絶縁膜を分断すると共に、前記第３絶縁膜及び前記第２絶縁膜を複数本のマスク材に加工する工程と、前記マスク材をマスクとしてエッチングを施すことにより、前記半導体基板の上層部分を前記第１方向に延びる複数本のフィンに加工する工程と、前記フィン間に素子分離絶縁膜を埋め込む工程と、前記第１絶縁膜をストッパとして前記素子分離絶縁膜に対して平坦化処理を施す工程と、連続して配列された複数本の前記フィンが配置された第１領域を露出させ、前記第１領域から見て前記第１方向に対して交差した第２方向に位置する第２領域を覆う第２レジスト部材を形成する工程と、前記第２レジスト部材をマスクとしてエッチングを施すことにより、前記素子分離絶縁膜における前記第１領域に位置する部分の上面を、前記フィンの上端よりも下方に位置させる工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記第２方向に延びるゲート電極を形成する工程と、を備える。
（ａ）は、実施形態に係る集積回路装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 実施形態に係る集積回路装置におけるメモリアレイ領域とコア領域との境界領域付近を例示する断面図である。 （ａ）〜（ｃ）は、実施形態に係る集積回路装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、実施形態に係る集積回路装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、実施形態に係る集積回路装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、変形例に係る集積回路装置の製造方法を例示する工程断面図である。 （ａ）は、比較例に係る集積回路装置を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は、本実施形態に係る集積回路装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、
図２は、本実施形態に係る集積回路装置におけるメモリアレイ領域とコア領域との境界領域付近を例示する断面図である。
本実施形態に係る集積回路装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはＦｉｎＦＥＴである。
図１（ａ）及び（ｂ）並びに図２に示すように、本実施形態に係る集積回路装置１（以下、単に「装置１」ともいう）においては、メモリセルがアレイ状に配列されたメモリアレイ領域Ｒａと、メモリセルのゲート電極に電位を供給するか否かを切り替えるスイッチング素子（図示せず）が設けられたコア領域Ｒｃとが設定されている。メモリアレイ領域Ｒａにおいては、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとが設定されている。メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔは、一方向に沿って交互に配列されている。以下、メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔの配列方向を「Ｘ方向」という。
集積回路装置１においては、半導体材料、例えば、シリコンからなるシリコン基板１１が設けられている。そして、メモリアレイ領域Ｒａにおいては、シリコン基板１１の上面に、Ｘ方向に対して直交した方向（以下、「Ｙ方向」という）に延びるフィン１２が複数本形成されている。フィン１２は、シリコン基板１１と一体的に形成されており、その形状は、主面がシリコン基板１１の上面に対して垂直な方向（以下、「Ｚ方向」という）及びＹ方向に対して平行な略板状である。但し、フィン１２の根本部分の側面はＺ方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。
また、シリコン基板１１の上面には、Ｙ方向に延びる広幅フィン１３も形成されている。広幅フィン１３の高さはフィン１２の高さと同じである。また、広幅フィン１３の幅は、フィン１２の幅よりも広く、隣り合う２本のフィン１２間の距離及び２本のフィン１２の幅の和にほぼ等しい。広幅フィン１３の形状も略板状であり、根本部分がテーパー状に広がっている。各フィン１２及び各広幅フィン１３の直上域には、シリコン窒化膜１４が設けられている。
図１（ａ）及び（ｂ）に示すように、メモリセル領域Ｒｍｃにおいては、複数本のフィン１２が連続して配列されている。また、コンタクト領域Ｒｃｔにおいても、複数本のフィン１２が連続して配列されている。そして、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの境界には、広幅フィン１３が配置されている。
そして、装置１においては、Ｙ方向に延び、Ｘ方向において周期的に配置され、それぞれがフィン１２又は広幅フィン１３の内部に位置する複数本の仮想的な直線Ｌを設定することができる。この場合、各フィン１２は１本の直線Ｌを内包し、各広幅フィン１３は２本の直線Ｌを内包する。また、直線Ｌ間のスペースにＸ方向に沿って順番に番号を付したときに、広幅フィン１３の内部に位置する全てのスペースは、奇数番目のスペースの少なくとも一部、又は偶数番目のスペースの少なくとも一部である。例えば、１番目のスペースがある広幅フィン１３の内部に位置する場合には、他の広幅フィン１３の内部に位置するスペースは、３番目、５番目等の奇数番目のスペースに限られ、偶数番目のスペースが広幅フィン１３の内部に位置することはない。
フィン１２及び広幅フィン１３の相互間には、素子分離絶縁膜１６が配置されている。素子分離絶縁膜１６は絶縁性材料、例えば、シリコン酸化物によって形成されている。メモリセル領域Ｒｍｃにおいては、素子分離絶縁膜１６の上面１６ａはフィン１２の上端よりも下方の位置ＰＬに位置する。一方、コンタクト領域Ｒｃｔにおいては、素子分離絶縁膜１６の上面１６ａはフィン１２の上端よりも上方の位置ＰＨに位置する。このため、コンタクト領域Ｒｃｔにおいては、素子分離絶縁膜１６がフィン１２の側面の全体を覆っている。位置ＰＬは、例えば、フィン１２の上端と下端の中間付近の位置である。位置ＰＨは、例えば、シリコン窒化膜１４の上面の位置と同じである。
素子分離絶縁膜１６上には、Ｘ方向に延びる複数本のゲート電極１７が設けられている。ゲート電極１７は導電性材料、例えば金属によって形成されている。ゲート電極１７の上面はほぼ平坦である。また、ゲート電極１７の下面は素子分離絶縁膜１６の上面に接している。メモリセル領域Ｒｍｃにおいては、素子分離絶縁膜１６の上面１６ａが位置ＰＬにあるため、ゲート電極１７は相対的に厚い。一方、コンタクト領域Ｒｃにおいては、素子分離絶縁膜１６の上面１６ａが位置ＰＨにあるため、ゲート電極１７は相対的に薄い。
フィン１２の側面とゲート電極１７との間、及び広幅フィン１３の側面とゲート電極１７との間には、ゲート絶縁膜１８が設けられている。ゲート絶縁膜１８は絶縁性材料、例えば、シリコン酸化物によって形成されている。ゲート絶縁膜１８は、フィン１２の側面及び広幅フィン１３の側面における素子分離絶縁膜１６によって覆われていない領域を覆っている。一方、フィン１２の上面とゲート電極１７との間、及び広幅フィン１３の上面とゲート電極１７との間には、上述のシリコン窒化膜１４が介在している。シリコン窒化膜１４及びゲート絶縁膜１８により、フィン１２及び広幅フィン１３をゲート電極１７から絶縁する絶縁膜が構成されている。シリコン窒化膜１４の電気的な膜厚は、ゲート絶縁膜１８の電気的な膜厚よりも厚い。また、素子分離絶縁膜１６上には、ゲート電極１７を覆うように、層間絶縁膜１９が形成されている。なお、図１（ａ）においては、ゲート絶縁膜１８及び層間絶縁膜１９は図示を省略している。そして、コンタクト領域Ｒｃｔにおいては、層間絶縁膜１９内に、コンタクト２０が設けられている。各コンタクト２０の下端は各ゲート電極１７の一部に接続されている。
一方、図２に示すように、広幅フィン１３は、メモリアレイ領域Ｒａとコア領域Ｒｃとの境界にも設けられている。また、コア領域Ｒｃにはフィン１２は形成されておらず、素子分離絶縁膜１６の上面１６ａは位置ＰＨに位置している。更に、ゲート電極１７はメモリアレイ領域Ｒａからコア領域Ｒｃに延出している。コア領域Ｒｃにおいては、素子分離絶縁膜１６の上面１６ａが位置ＰＨにあるため、ゲート電極１７は相対的に薄い。
メモリセル領域Ｒｍｃにおいては、フィン１２の上部がゲート絶縁膜１８及びシリコン窒化膜１４を介してゲート電極１７によって囲まれているため、フィン１２とゲート電極１７との最近接点毎に、ＦｉｎＦＥＴが構成される。一方、コンタクト領域Ｒｃｔにおいては、フィン１２の全体が素子分離絶縁膜１６によって覆われているため、ＦｉｎＦＥＴは構成されない。
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態に係る集積回路装置の製造方法を例示する工程断面図であり、メモリアレイ領域を示している。
先ず、図３（ａ）に示すように、シリコン基板１１を用意する。シリコン基板１１においては、メモリアレイ領域Ｒａ及びコア領域Ｒｃが設定され、メモリアレイ領域Ｒａにおいては、メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔが設定され、Ｘ方向に沿って交互に配置されている。
そして、シリコン基板１１上に、シリコン窒化膜１４、シリコン酸化膜２１、シリコン窒化膜２２及びシリコン酸化膜２３をこの順に積層し、積層体２５を形成する。次に、積層体２５上に、必要に応じて反射防止膜（図示せず）を形成した後、レジスト膜を形成する。次に、フォトリソグラフィ法により、このレジスト膜をパターニングする。これにより、メモリアレイ領域Ｒａにおいて、Ｙ方向に延び、周期的に配列された複数本のレジスト部材３１を形成する。レジスト部材３１の配列周期は、例えば、露光技術の限界まで短くする。
次に、図３（ｂ）に示すように、レジスト部材３１をマスクとしてエッチング、例えば異方性エッチングを施すことにより、シリコン酸化膜２３を選択的に除去して、レジスト部材３１のパターンをシリコン酸化膜２３に転写する。これにより、シリコン酸化膜２３をＹ方向に延びる複数本の芯材２３ａに加工する。次に、必要に応じて、ウェット処理を施すことにより、芯材２３ａをスリミングする。
次に、図３（ｃ）に示すように、シリコン膜を成膜した後、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）によってエッチバックすることにより、芯材２３ａの両側面上にシリコンからなる側壁３２を形成する。このとき、複数本の側壁３２を、Ｘ方向において周期的に配列させる。換言すれば、側壁３２が周期的に配列されるように、芯材２３ａの幅及び間隔、並びにシリコン膜の膜厚を調整する。
次に、図４（ａ）に示すように、レジスト膜を形成し、フォトリソグラフィ法によりパターニングすることによって、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの境界に位置する各１本の芯材２３ａ及びその両側面上に形成された側壁３２を覆うように、レジスト部材３３を形成する。
次に、シリコン酸化物を溶解するような条件でウェットエッチングを行い、レジスト部材３３によって覆われていない芯材２３ａを除去する。このとき、シリコン窒化膜２２、側壁３２及びレジスト部材３３によって覆われている芯材２３ａは、除去されずに残留する。その後、レジスト部材３３を除去する。
次に、図４（ｂ）に示すように、側壁３２及び残留した芯材２３ａをマスクとしてエッチング、例えば異方性エッチングを施すことにより、側壁３２及び芯材２３ａからなるパターンを、シリコン窒化膜２２及びシリコン酸化膜２１に転写する。これにより、シリコン窒化膜２２及びシリコン酸化膜２１を、Ｙ方向に延びる複数本のマスク材３４ａ及び広幅マスク材３４ｂに加工する。このとき、除去された芯材２３ａ（図４（ａ）参照）の両側面上に形成された側壁３２（図４（ａ）参照）の直下域にはマスク材３４ａが形成され、残留した芯材２３ａ及びその両側面上に形成された側壁３２の直下域には広幅マスク材３４ｂが形成される。従って、広幅マスク材３４ｂの幅はマスク材３４ａの幅よりも広い。また、マスク材３４ａ及び広幅マスク材３４ｂの相互間の距離は、相互にほぼ等しい。
次に、図４（ｃ）に示すように、マスク材３４ａ及び広幅マスク材３４ｂをマスクとしてエッチング、例えば異方性エッチングを施すことにより、シリコン窒化膜１４及びシリコン基板１１の上層部分を選択的に除去する。これにより、シリコン窒化膜１４が分断されると共に、シリコン基板１１の上層部分が、Ｙ方向に延びる複数本のフィン１２及び広幅フィン１３に加工される。このとき、マスク材３４ａの直下域にはフィン１２が形成され、広幅マスク材３４ｂの直下域には広幅フィン１３が形成される。その後、必要に応じて、マスク材３４ａの下部及び広幅マスク材３４ｂの下部を構成していたシリコン酸化膜２１を除去する。
次に、図５（ａ）に示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン１２及び広幅フィン１３の相互間及びこれらの上方に、素子分離絶縁膜１６を形成する。このとき、加熱により素子分離絶縁膜１６が焼き締められて収縮する。また、素子分離絶縁膜１６は、その後の工程における熱処理によっても、焼き締められて収縮する。次に、シリコン窒化膜１４をストッパとして、素子分離絶縁膜１６に対してＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施す。これにより、素子分離絶縁膜１６の上面１６ａの位置が、シリコン窒化膜１４の上面と同じ位置ＰＨとなる。
次に、図５（ｂ）に示すように、素子分離絶縁膜１６上にレジスト部材３６を形成する。レジスト部材３６は、メモリセル領域Ｒｍｃには配置せず、コンタクト領域Ｒｃｔに配置する。メモリアレイ領域Ｒａにおいては、レジスト部材３６の形状はＹ方向に延びる帯状である。また、このとき、レジスト部材３６のＸ方向における端縁を、広幅フィン１３の直上域に位置させる。これにより、レジスト部材３６は、広幅フィン１３におけるメモリセル領域Ｒｍｃ側の部分、メモリセル領域Ｒｍｃにおいて連続して配列された複数本のフィン１２、及びこれらの相互間を露出させると共に、広幅フィン１３におけるコンタクト領域Ｒｃｔ側の部分、コンタクト領域Ｒｃｔに形成されたフィン１２、及びこれらの相互間を覆う。また、コア領域Ｒｃにもレジスト部材３６を形成する。
次に、レジスト部材３６をマスクとしてエッチング、例えばウェットエッチングを施すことにより、素子分離絶縁膜１６のリセスを行う。このときのリセス量は、形成しようとするＦｉｎＦＥＴに必要とされるチャネル幅に応じて決定する。このリセスにより、素子分離絶縁膜１６におけるレジスト部材３６によって覆われていない部分の上面１６ａが、フィン１２の上端よりも下方の位置ＰＬまで低下する。この結果、メモリセル領域Ｒｍｃにおいては、素子分離絶縁膜１６の上面１６ａが位置ＰＬに位置し、フィン１２の上部が露出する。一方、コンタクト領域Ｒｃｔにおいては、上面１６ａの位置は位置ＰＨのままであり、フィン１２は素子分離絶縁膜１６によって埋め込まれる。また、コア領域Ｒｃにおいても、上面１６ａの位置は位置ＰＨのままである。その後、レジスト部材３６を除去する。
次に、図５（ｃ）に示すように、フィン１２及び広幅フィン１３の露出面上にゲート絶縁膜１８を形成する。次に、素子分離絶縁膜１６上に、フィン１２及び広幅フィン１３の露出部分を覆うように、導電膜、例えば金属膜を成膜する。次に、この導電膜をパターニングすることにより、Ｘ方向に延びるゲート電極１７を形成する。
次に、図１（ａ）及び（ｂ）に示すように、素子分離絶縁膜１６上に、ゲート電極１７を覆うように、層間絶縁膜１９を形成する。次に、コンタクト領域Ｒｃｔにおいて、層間絶縁膜１９中に、ゲート電極１７まで到達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことにより、コンタクト２０を形成する。これにより、本実施形態に係る集積回路装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図３（ａ）に示す工程において、メモリアレイ領域Ｒａ全体、すなわち、メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔの双方にレジスト部材３１を形成することにより、図４（ｂ）に示す工程において、メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔの双方に、マスク材３４ａ及び広幅マスク材３４ｂを形成することができる。そして、図４（ｃ）に示す工程において、マスク材３４ａ及び広幅マスク材３４ｂをマスクとしてエッチングを施すことにより、メモリセル領域Ｒｍｃ及びコンタクト領域Ｒｃｔの双方に、フィン１２及び広幅フィン１３を形成することができる。このように、最終的にＦｉｎＦＥＴを形成しないコンタクト領域Ｒｃｔにもフィン１２及び広幅フィン１３（以下、「フィン１２等」ともいう）を形成することにより、図４（ｃ）に示す工程において、マイクロローディング効果を低減させ、メモリアレイ領域Ｒａ全体にわたって均一な条件で、シリコン基板１１をエッチングすることができる。この結果、フィン１２を均一な形状に形成することができ、ＦｉｎＦＥＴの特性を均一化することができる。
より具体的には、フィン１２を形成する際のエッチングの効果は、隣のフィン１２等との間の距離に依存する。このため、隣のフィン１２等との間の距離が大きく異なると、マイクロローディング効果によって加工後のフィン１２の形状が大きく変動してしまう。例えば、フィン１２を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン１２等との距離が大きい場合には、フィン１２の根本部分の側面の傾斜が大きくなり、根本部分が太くなってしまう。この結果、フィン１２をボディ領域とするＦｉｎＦＥＴの特性が変動してしまう。これに対して、本実施形態によれば、コンタクト領域Ｒｃｔにもフィン１２等を形成しているため、フィン１２等の相互間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、フィン１２の形状を均一化することができる。
また、コンタクト領域Ｒｃｔにもフィン１２等を設けることにより、コンタクト領域Ｒｃｔにおいて素子分離絶縁膜１６の上面１６ａを平坦にすることができる。これにより、ゲート電極１７の上面が平坦になる。この結果、ゲート電極１７の上面を平坦化するための処理、例えばＣＭＰ処理が不要となり、装置１の製造コストが低下する。
更に、図４（ｃ）に示す工程において、フィン１２等の間隔を一定とすることにより、図５（ａ）に示す工程において、素子分離絶縁膜１６を均一に形成することができる。例えば、素子分離絶縁膜１６を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜１６の組成が均一になる。この結果、図５（ｂ）に示す工程において、メモリセル領域Ｒｍｃに配置された素子分離絶縁膜１６をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜１６の上面１６ａを平坦にすることができる。これにより、図５（ｃ）に示す工程においてゲート電極１７を形成したときに、フィン１２におけるゲート電極１７によって覆われる部分の長さが均一になり、ＦｉｎＦＥＴのチャネル幅が均一になる。この結果、ＦｉｎＦＥＴの特性を均一化することができる。
特に、図３（ａ）に示す工程においてレジスト部材３１の配列周期を調整し、図３（ｂ）に示す工程において芯材２３ａの幅を調整することにより、図３（ｃ）に示す工程において、側壁３２の配列周期を一定にすれば、フィン１２及び広幅フィン１３を形成したときに、図１（ａ）に示すような仮想的な直線Ｌを設定することができる。この結果、フィン１２及び広幅フィン１３の相互間の距離がより均一になり、ＦｉｎＦＥＴの特性をより一層均一化することができる。
更にまた、本実施形態においては、図５（ａ）に示す工程において、素子分離絶縁膜１６の上面１６ａの位置をシリコン窒化膜１４の上面の位置ＰＨとした後、図５（ｂ）に示す工程において、コンタクト領域Ｒｃｔを覆うように、レジスト部材３６を形成し、その後、エッチングを施している。これにより、コンタクト領域Ｒｃｔにおいては素子分離絶縁膜１６がエッチングされず、各フィン１２の全体が素子分離絶縁膜１６によって覆われる。この結果、コンタクト領域ＲｃｔにはＦｉｎＦＥＴが形成されない。メモリセルを構成しないダミーのＦｉｎＦＥＴを形成しないことにより、集積回路装置１の動作が安定する。
また、ＦｉｎＦＥＴを形成しないコンタクト領域Ｒｃｔにおいては、素子分離絶縁膜１６の上面１６ａの位置を相対的に高くし、その分、ゲート電極１７を薄くすることにより、ゲート電極１７の寄生容量を低減することができる。また、シリコン基板１１とゲート電極１７との距離を長くすることができるため、シリコン基板１１とゲート電極１７との間の寄生容量も低減することができる。これにより、集積回路装置１の動作が高速化する。同様に、図２に示すように、コア領域Ｒｃにおいても、素子分離絶縁膜１６の上面１６ａを相対的に高い位置ＰＨとすることにより、ゲート電極１７の寄生容量及びシリコン基板１１とゲート電極１７との間の寄生容量を低減することができる。これによっても、集積回路装置１の動作の高速化を図ることができる。
更に、本実施形態においては、フィン１２の上面とゲート電極１７との間、及び、広幅フィン１３の上面とゲート電極１７との間に、ゲート絶縁膜１８よりも電気的膜厚が厚いシリコン窒化膜１４を設けている。これにより、フィン１２及び広幅フィン１３とゲート電極１７との間の容量を低減し、フィン１２及び広幅フィン１３の上部がトランジスタとして動作することを抑制できる。これによっても、集積回路装置１の動作の高速化及び安定化を図ることができる。
更にまた、本実施形態においては、図４（ａ）に示す工程において、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの境界領域に位置する各１本の芯材２３ａ及びその両側面上に形成された側壁３２を覆うように、レジスト部材３３を形成している。この結果、図４（ｂ）に示す工程において、広幅マスク材３４ｂが形成され、図４（ｃ）に示す工程において、広幅フィン１３が形成される。このように、隣り合う２本のフィン１２をマージ（統合）することにより、広幅フィン１３を容易に形成することができる。また、２本のフィン１２をマージして広幅フィン１３を形成すれば、広幅フィン１３を形成することによって、フィン１２及び広幅フィン１３の相互間の距離が変動することがない。このため、上述の各効果が損なわれることがない。
なお、広幅フィン１３は、一部の芯材２３ａ（図３（ｃ）参照）の直下域に形成される。一方、図１（ａ）に示す直線Ｌは、側壁３２（図３（ｃ）参照）の直下域に設定される。側壁３２間のスペースのうち、芯材２３ａが配置されるスペースは１つおきである。このため、直線Ｌ間のスペースにＸ方向に沿って順番に番号を付すと、広幅フィン１３の内部に位置する全てのスペースは、奇数番目のスペース又は偶数番目のスペースのいずれかとなる。
広幅フィン１３は、フィン１２と比較して幅が広く、機械的強度が高いため、素子分離絶縁膜１６の収縮によって横方向の力が印加されても、屈曲又は倒壊する可能性が低い。すなわち、図５（ｂ）に示す工程において、素子分離絶縁膜１６におけるメモリセル領域Ｒｍｃに位置する部分をエッチングした後においては、広幅フィン１３の両側面間で、素子分離絶縁膜１６に接している面積が異なる。このため、素子分離絶縁膜１６が熱処理等によって収縮すると、広幅フィン１３には、メモリセル領域Ｒｍｃ側からコンタクト領域Ｒｃｔ側に向かう横方向の大きな力が加わる。しかしながら、広幅フィン１３はフィン１２よりも太く、機械的強度が高いため、この力に抗することができ、屈曲又は倒壊する可能性が低い。この結果、集積回路装置１の歩留まりが向上する。同様に、メモリアレイ領域Ｒａとコア領域Ｒｃとの境界においても、素子分離絶縁膜１６の収縮に起因して大きな力が発生するが、この境界にフィン１２ではなく広幅フィン１３を配置することにより、屈曲又は倒壊の可能性が低減する。
また、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの境界領域に、フィン１２よりも幅が広い広幅フィン１３を設ければ、図５（ｂ）に示す工程において、レジスト部材３６を形成する際に、レジスト部材３６の端縁を広幅フィン１３の直上域に位置させればよくなる。これにより、レジスト部材３６を形成する際の位置合わせが容易になる。この結果、装置１の製造コスト及び生産効率が向上する。
次に、本実施形態の変形例について説明する。
図６（ａ）〜（ｃ）は、本変形例に係る集積回路装置の製造方法を例示する工程断面図であり、メモリアレイ領域を示している。
以下、本変形例に係る集積回路装置の製造方法について説明する。
先ず、前述の実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を実施する。
次に、図６（ａ）に示すように、シリコン窒化膜２２上に、レジスト部材４３を形成する。レジスト部材４３は、前述の実施形態におけるレジスト部材３３（図４（ａ）参照）とは異なり、コンタクト領域Ｒｃｔ全体に形成する。これにより、レジスト部材４３は、少なくともその一部がコンタクト領域Ｒｃｔに配置された全ての芯材２３ａと、その両側面上の側壁３２を覆う。そして、側壁３２及びレジスト部材４３をマスクとしてエッチングを施す。
これにより、図６（ｂ）に示すように、コンタクト領域Ｒｃｔにおいては、マスク材３４ａは形成されず、広幅マスク材３４ｂのみが形成される。
次に、前述の実施形態と同様に、図４（ｃ）〜図５（ｃ）に示す工程を実施する。
これにより、図６（ｃ）に示すように、コンタクト領域Ｒｃｔにおいては、フィン１２は形成されず、広幅フィン１３のみが形成される。そして、コンタクト領域Ｒｃｔにおいては、素子分離絶縁膜１６が広幅フィン１３の側面の全体を覆っている。なお、本変形例においても、前述の実施形態と同様に、仮想的な直線Ｌ（図１（ａ）参照）を設定し、直線Ｌ間のスペースにＸ方向に沿って順番に番号を付すと、広幅フィン１３の内部に位置するスペースは、奇数番目のスペースの少なくとも一部、又は偶数番目のスペースの少なくとも一部である。
本変形例によれば、図６（ａ）に示す工程において、レジスト部材４３をレジスト部材３３（図４（ａ）参照）よりも大きく形成することができるため、レジスト部材４３のパターニングが容易である。本変形例における上記以外の構成、製造方法及び効果は、前述の実施形態と同様である。
次に、本実施形態の比較例について説明する。
図７（ａ）は、本比較例に係る集積回路装置を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図７（ａ）及び（ｂ）に示すように、本比較例に係る集積回路装置１０１においては、広幅フィン１３（図１（ａ）及び（ｂ）参照）が形成されていない。また、フィン１２はメモリセル領域Ｒｍｃのみに形成されており、コンタクト領域Ｒｃｔには形成されていない。
なお、図７（ａ）においては、ゲート絶縁膜１８及び層間絶縁膜１９は図示を省略している。
本比較例においては、コンタクト領域Ｒｃｔにおいて、広いスペースにわたってフィン１２等が形成されていない。このため、シリコン基板１１をエッチングしてフィン１２を形成する際に、マイクロローディング効果により、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの間でエッチングの程度が変動する。この結果、例えば、メモリセル領域Ｒｍｃに形成されたフィン１２のうち、最もコンタクト領域Ｒｃｔに近い位置に形成されたフィン１２ａについては、全体的に他のフィン１２よりも太くなり、コンタクト領域Ｒｃｔ側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなっている。このため、フィン１２ａは他のフィン１２と比較して、根本部分が太くなる。
また、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとでは、素子分離絶縁膜１６の焼き締めの程度が異なるため、素子分離絶縁膜１６のエッチング速度が異なってしまう。この結果、メモリセル領域Ｒｍｃとコンタクト領域Ｒｃｔとの間で、素子分離絶縁膜１６の上面１６ａの位置が異なり、メモリセル領域Ｒｍｃ内においても、コンタクト領域Ｒｃｔからの距離によって変動してしまう。例えば、コンタクト領域Ｒｃｔにおいては、メモリセル領域Ｒｍｃと比較して、素子分離絶縁膜１６がより広いスペースに埋め込まれているため、焼き締めが進み、エッチング速度が低くなる。この結果、上面１６ａの位置が高くなる。
これらの要因により、ＦｉｎＦＥＴの特性が、配置される位置によって変動する。特に、コンタクト領域Ｒｃｔに近い位置に形成されたフィン１２ａによって構成されるＦｉｎＦＥＴの特性は、他のＦｉｎＦＥＴの特性と大きく異なってしまう。
なお、前述の実施形態及び変形例においては、集積回路装置がＭＲＡＭである例を示したが、これには限定されない。前述の実施形態及び変形例は、高密度にＦｉｎＦＥＴを配置する必要がある集積回路装置であれば、好適に適用可能である。
以上説明した実施形態によれば、ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：集積回路装置、１１：シリコン基板、１２：フィン、１３：広幅フィン、１４：シリコン窒化膜、１６：素子分離絶縁膜、１６ａ：上面、１７：ゲート電極、１８：ゲート絶縁膜、１９：層間絶縁膜、２０：コンタクト、２１：シリコン酸化膜、２２：シリコン窒化膜、２３：シリコン酸化膜、２３ａ：芯材、２５：積層体、３１：レジスト部材、３２：側壁、３３：レジスト部材、３４ａ：マスク材、３４ｂ：広幅マスク材、３６：レジスト部材、４３：レジスト部材、１０１：集積回路装置、Ｌ：直線、ＰＨ、ＰＬ：位置、Ｒａ：メモリアレイ領域、Ｒｃ：コア領域、Ｒｃｔ：コンタクト領域、Ｒｍｃ：メモリセル領域

Claims (18)

  1. メモリアレイ領域及びコア領域が設定された記憶装置を構成する集積回路装置であって、
    半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、
    前記半導体基板の上面に形成され、前記第１方向に延び、幅が隣り合う２本の前記フィン間の距離及び２本の前記フィンの幅の和に等しい複数本の広幅フィンと、
    前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、
    前記素子分離絶縁膜上に設けられ、前記第１方向に対して交差した第２方向に延びるゲート電極と、
    前記フィン及び前記広幅フィンを前記ゲート電極から絶縁する絶縁膜と、
    を備え、
    前記第２方向に沿って、第１領域及び第２領域が交互に配列されており、
    前記第１領域においては、複数本の前記フィンが連続して配列されており、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、
    前記第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置し、前記素子分離絶縁膜が前記フィンの側面の全体及び前記広幅フィンの側面の全体を覆っており、
    前記広幅フィンは、少なくとも、前記第１領域と前記第２領域との境界、及び前記メモリアレイ領域と前記コア領域との境界に配置されており、
    前記絶縁膜のうち、前記フィンの上面と前記ゲート電極との間に位置する部分の電気的膜厚は、前記フィンの側面と前記ゲート電極との間に位置する部分の電気的膜厚よりも厚く、
    前記第１方向に延び、前記第２方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、
    各前記フィンは１本の前記直線を内包し、前記広幅フィンは２本の前記直線を内包し、
    前記直線間のスペースに前記第２方向に沿って順番に番号を付したときに、前記広幅フィンの内部に位置する全ての前記スペースは、奇数番目の前記スペースの少なくとも一部、又は偶数番目の前記スペースの少なくとも一部であることを特徴とする集積回路装置。
  2. 半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、
    前記フィン間に配置された素子分離絶縁膜と、
    前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、
    前記フィンを前記ゲート電極から絶縁する絶縁膜と、
    を備え、
    連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置し、
    前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っていることを特徴とする集積回路装置。
  3. 前記半導体基板の上面に形成され、前記第１領域と前記第２領域との境界に配置され、前記第１方向に延び、幅が前記フィンの幅よりも広い広幅フィンをさらに備えたことを特徴とする請求項２記載の集積回路装置。
  4. メモリアレイ領域及びコア領域が設定された記憶装置であり、
    前記半導体基板の上面に形成され、前記第１方向に延び、幅が前記フィンの幅よりも広い広幅フィンをさらに備え、
    前記メモリアレイ領域の内部には前記フィンが配置されており、
    前記メモリアレイ領域と前記コア領域との境界には前記広幅フィンが配置されていることを特徴とする請求項２記載の集積回路装置。
  5. 半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、
    前記半導体基板の上面に形成され、前記第１方向に延び、幅が前記フィンの幅よりも広い複数本の広幅フィンと、
    前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、
    前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、
    前記フィン及び前記広幅フィンを前記ゲート電極から絶縁する絶縁膜と、
    を備え、
    前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記広幅フィンが配置された第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置し、
    前記第２領域においては、前記素子分離絶縁膜が前記広幅フィンの側面の全体を覆っていることを特徴とする集積回路装置。
  6. メモリアレイ領域及びコア領域が設定された記憶装置であり、
    前記メモリアレイ領域の内部には前記フィンが配置されており、
    前記メモリアレイ領域と前記コア領域との境界には前記広幅フィンが配置されていることを特徴とする請求項５記載の集積回路装置。
  7. 前記コア領域には、前記フィンは配置されておらず、前記素子分離絶縁膜の上面は前記第２の位置に位置していることを特徴とする請求項４または６に記載の集積回路装置。
  8. 前記第１方向に延び、前記第２方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、
    各前記フィンは１本の前記直線を内包し、前記広幅フィンは２本の前記直線を内包することを特徴とする請求項３〜７のいずれか１つに記載の集積回路装置。
  9. 前記広幅フィンの幅は、隣り合う２本の前記フィン間の距離及び２本の前記フィンの幅の和に等しいことを特徴とする請求項３〜８のいずれか１つに記載の集積回路装置。
  10. 前記絶縁膜のうち、前記フィンの上面と前記ゲート電極との間に位置する部分の電気的膜厚は、前記フィンの側面と前記ゲート電極との間に位置する部分の電気的膜厚よりも厚いことを特徴とする請求項２〜９のいずれか１つに記載の集積回路装置。
  11. 半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、
    前記半導体基板の上面に形成され、前記第１方向に延び、幅が前記フィンの幅よりも広い広幅フィンと、
    前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、
    前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、
    前記フィンを前記ゲート電極から絶縁する絶縁膜と、
    を備え、
    前記第１方向に延び、前記第２方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、
    各前記フィンは１本の前記直線を内包し、前記広幅フィンは２本の前記直線を内包することを特徴とする集積回路装置。
  12. 前記直線間のスペースに前記第２方向に沿って順番に番号を付したときに、前記広幅フィンの内部に位置する全ての前記スペースは、奇数番目の前記スペースの少なくとも一部、又は偶数番目の前記スペースの少なくとも一部であることを特徴とする請求項８または１１に記載の集積回路装置。
  13. 磁気抵抗ランダムアクセスメモリであることを特徴とする請求項１〜１２のいずれか１つに記載の集積回路装置。
  14. 半導体基板上に、第１絶縁膜、前記第１絶縁膜とは組成が異なる第２絶縁膜、前記第２絶縁膜とは組成が異なる第３絶縁膜、及び前記第３絶縁膜とは組成が異なる第４絶縁膜がこの順に積層された積層体上に、第１方向に延び、周期的に配置された複数本の第１レジスト部材を形成する工程と、
    前記第１レジスト部材をマスクとしてエッチングを施すことにより、前記第４絶縁膜を複数本の芯材に加工する工程と、
    前記芯材の両側面上に側壁を形成する工程と、
    少なくとも一部の前記芯材を除去する工程と、
    前記側壁をマスクとしてエッチングを施すことにより、前記第３絶縁膜及び前記第２絶縁膜を複数本のマスク材に加工する工程と、
    前記マスク材をマスクとしてエッチングを施すことにより、前記第１絶縁膜を分断すると共に、前記半導体基板の上層部分を前記第１方向に延びる複数本のフィンに加工する工程と、
    前記フィン間に素子分離絶縁膜を埋め込む工程と、
    前記第１絶縁膜をストッパとして前記素子分離絶縁膜に対して平坦化処理を施す工程と、
    連続して配列された複数本の前記フィンが配置された第１領域を露出させ、前記第１領域から見て前記第１方向に対して交差した第２方向に位置する第２領域を覆う第２レジスト部材を形成する工程と、
    前記第２レジスト部材をマスクとしてエッチングを施すことにより、前記素子分離絶縁膜における前記第１領域に位置する部分の上面を、前記フィンの上端よりも下方に位置させる工程と、
    前記フィンの露出面上にゲート絶縁膜を形成する工程と、
    前記素子分離絶縁膜上に、前記第２方向に延びるゲート電極を形成する工程と、
    を備えたことを特徴とする集積回路装置の製造方法。
  15. 前記側壁を、前記第２方向において周期的に配列させることを特徴とする請求項１４記載の集積回路装置の製造方法。
  16. 一部の前記芯材及びその両側面上に形成された前記側壁を覆う第３レジスト部材を形成する工程をさらに備え、
    前記芯材を除去する工程において、前記第３レジスト部材によって覆われた前記芯材は残留させ、
    前記マスク材に加工する工程において、前記芯材もマスクとすることにより、前記第３絶縁膜及び前記第２絶縁膜を、幅が前記マスク材の幅よりも広い広幅マスク材にも加工し、
    前記フィンに加工する工程において、前記広幅マスク材もマスクとすることにより、前記半導体基板の上層部分を、幅が前記フィンの幅よりも広い広幅フィンにも加工し、
    前記第２レジスト部材を形成する工程において、前記第２レジスト部材の端縁を、前記広幅フィンの直上域に位置させることを特徴とする請求項１４または１５に記載の集積回路装置の製造方法。
  17. 前記素子分離絶縁膜を埋め込む工程は、
    絶縁材料を堆積させる工程と、
    前記絶縁材料を加熱する工程と、
    を有したことを特徴とする請求項１４〜１６のいずれか１つに記載の集積回路装置の製造方法。
  18. 前記半導体基板及び前記側壁をシリコンにより形成し、
    前記第１絶縁膜及び前記第３絶縁膜をシリコン窒化物により形成し、
    前記第２絶縁膜及び前記第４絶縁膜をシリコン酸化物により形成することを特徴とする請求項１４〜１７のいずれか１つに記載の集積回路装置の製造方法。
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