TWI718764B - 具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法 - Google Patents

具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法 Download PDF

Info

Publication number
TWI718764B
TWI718764B TW108141750A TW108141750A TWI718764B TW I718764 B TWI718764 B TW I718764B TW 108141750 A TW108141750 A TW 108141750A TW 108141750 A TW108141750 A TW 108141750A TW I718764 B TWI718764 B TW I718764B
Authority
TW
Taiwan
Prior art keywords
fin
gate
top surface
region
insulated
Prior art date
Application number
TW108141750A
Other languages
English (en)
Other versions
TW202029474A (zh
Inventor
周峰
金珍浩
祥 呂
謝爾蓋 喬巴
凱瑟琳 迪柯柏
恩漢 杜
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW202029474A publication Critical patent/TW202029474A/zh
Application granted granted Critical
Publication of TWI718764B publication Critical patent/TWI718764B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種記憶體裝置，具有複數個向上延伸半導體基板鰭狀物；一記憶體單元，其形成在一第一鰭狀物上；以及一邏輯裝置，其形成在一第二鰭狀物上。該記憶體單元包括一源極區域及一汲極區域，其在該第一鰭狀物中且在其間具有一通道區域；一多晶矽浮動閘，其沿著包括該第一鰭狀物的側面及頂面之該通道區域的一第一部分延伸；一金屬選擇閘，其沿著包括該第一鰭狀物的側面及頂面之該通道區域的一第二部分延伸；一多晶矽控制閘，其沿著該浮動閘延伸；以及一多晶矽抹除閘，其沿著該源極區域延伸。該邏輯裝置包括一源極區域及一汲極區域，其在該第二鰭狀物中且在其間具有一第二通道區域；以及一金屬邏輯閘，其沿著包括該第二鰭狀物的側面及頂面之該第二通道區域延伸。

Description

具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法
[優先權請求]本申請案主張2018年12月3日所提出之發明名稱「具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法」的美國專利申請案第16/208,150號之優先權。
本發明係有關於非揮發性快閃記憶體陣列。
分離閘非揮發性記憶體裝置在該項技藝中係眾所周知的。例如，美國專利第7,927,994號揭露一種分離閘非揮發性記憶體單元。圖1繪示在半導體基板12上形成之這樣的分離閘記憶體單元之實例。在基板12中以擴散區域形成源極區域16及汲極區域14，並且在它們之間界定通道區域18。記憶體單元包括四個導電閘極：浮動閘22，其設置在通道區域18的第一部分及源極區域16的一部分上方且與其絕緣；控制閘26，其設置在浮動閘22上方且與其絕緣；抹除閘24，其設置在源極區域16上方且與其絕緣；以及選擇閘20，其設置在通道區域18的第二部分上方且與其絕緣。可以形成導電接觸層10，以電連接至汲極區域14。因通道區域係沿著半導體基板的平坦表面來形成，所以隨著裝置幾何形狀變小，通道區域的總面積(例如，寬度)亦會變小。這減少源極與汲極區域之間的電流流動，尤其需要更靈敏的感測放大器來偵測記憶體單元的狀態。
因為縮小微影尺寸從而減小通道寬度的問題會影響所有半導體裝置件，所以已經提出鰭式場效電晶體(Fin-FET)類型的結構。在Fin-FET類型的結構中，半導體材料的鰭狀構件將源極區域連接至汲極區域。鰭狀構件具有終止於頂面的兩個側面。然後，從源極區域至汲極區域的電流可以沿著兩個側面及頂面流動。因此，增加通道區域的寬度，從而增加電流流動。然而，通道區域的寬度係在不犧牲更多半導體面積的情況下藉由將通道區域「折疊」成兩個側面及頂面來增加，從而減小通道區域的「覆蓋面積」(footprint)。已經揭露使用這樣的Fin-FET之非揮發性記憶體單元，其中浮動閘設置成與鰭狀構件的側面中之一者相鄰。習知技藝的Fin-FET非揮發性記憶體結構的一些實例(但是閘極的數量及組態不同於上述圖1中之平面實例)包括美國專利第7,423,310、7,410,913及8,461,640號以及美國專利公開第2017/0345840號。亦已經提出在鰭狀構件上形成邏輯器件。參見例如美國專利公開第2017/0125429號及審查中的美國專利申請案第15/933,124號。
然而，這些習知技藝的Fin-FET結構已揭露使用在堆疊式閘極組態中之浮動閘或使用捕獲材料或使用SRO(富矽氧化物)或使用奈米晶矽來儲存電荷，或者已揭露會增加裝置製造成本之其它更複雜的記憶體單元組態。
藉由一種記憶體裝置來解決上述問題及需要，該記憶體裝置包括一半導體基板，該半導體基板具有一帶有複數個向上延伸鰭狀物之上表面，其中每個鰭狀物包括彼此相對且終止於一頂面之第一及第二側面，一記憶體單元形成在該複數個鰭狀物中之一第一鰭狀物上，而一邏輯裝置形成在該複數個鰭狀物中之一第二鰭狀物上。該記憶體單元包括在該第一鰭狀物中間隔開之一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸；多晶矽材料的一浮動閘，其沿著該第一通道區域的一第一部分延伸，其中該浮動閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣；金屬材料的一選擇閘，其沿著該第一通道區域的一第二部分延伸，其中該選擇閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣；多晶矽材料的一控制閘，其沿著該浮動閘延伸且與其絕緣；以及多晶矽材料的一抹除閘，其沿著該第一源極區域延伸且與其絕緣。該邏輯裝置包括在該第二鰭狀物中間隔開之一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸；以及金屬材料的一第一邏輯閘，其沿著該第二通道區域延伸，其中該第一邏輯閘沿著該第二鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
一種形成記憶體裝置之方法包括在一半導體基板的上表面中形成複數個向上延伸鰭狀物，其中該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面；在該複數個鰭狀物中之一第一鰭狀物上形成一記憶體單元；以及在該複數個鰭狀物中之一第二鰭狀物上形成一邏輯裝置。該記憶體單元藉由下列步驟來形成：在該第一鰭狀物中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸；形成沿著該第一通道區域的一第一部分延伸之多晶矽材料的一浮動閘，其中該浮動閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣；形成沿著該第一通道區域的一第二部分延伸之金屬材料的一選擇閘，其中該選擇閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣；形成沿著該浮動閘延伸且與其絕緣之多晶矽材料的一控制閘；以及形成沿著該第一源極區域延伸且與其絕緣之多晶矽材料的一抹除閘。該邏輯裝置藉由下列步驟來形成：在該第二鰭狀物中形成間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸；以及形成沿著該第二通道區域延伸之金屬材料的一第一邏輯閘，其中該第一邏輯閘沿著該第二鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
本發明的其它目的及特徵將藉由閱讀說明書、申請專利範圍及附圖而變得顯而易見。
本具體例使記憶體裝置能夠具有Fin-FET分離閘式記憶體單元，每個記憶體單元具有四個閘極：浮動閘28、控制閘30、選擇閘32及抹除閘34。Fin-FET邏輯裝置與記憶體單元形成在同一個基板上。圖2係繪示基板的記憶體區域中之記憶體單元鏡對的組態之上視圖。記憶體單元鏡對共享一個共源極區域36(亦即，具有不同於基板的第一導電型之第二導電型的基板之一個區域)，其中在相鄰記憶體單元對(未顯示)之間共享(第二導電型的)汲極區域38。基板包括半導體基板42的上表面之交叉鰭狀部分40及41。記憶體單元形成在鰭狀部分40上。圖2進一步顯示用於隨後描述的附圖之剖面視向a、b、c、d及e。
製造程序由選擇性地佈植半導體基板42的不同區域來開始。在圖3A及圖3B中顯示基板42的各種區域(亦即，圖3A及圖3B顯示同一個基板42的不同區域)，其中基板具有與記憶體單元及邏輯裝置相關之四個區域：記憶體區域42a(在其中形成記憶體單元)、HV區域42b(在其中形成高電壓邏輯裝置)、邏輯核心區域42c(在其中形成核心邏輯裝置)及邏輯IO區域42d(在其中形成輸入/輸出邏輯裝置)。區域42b、42c及42d在本文中統稱為邏輯區域。較佳地，選擇性佈植由用遮罩材料覆蓋除HV區域42b外之基板來開始，HV區域42b經受一個或多個佈植步驟(例如，反穿透佈植，其將防止在此區域內所形成之高電壓邏輯裝置中源極至汲極洩漏)。可以對記憶體區域42a重複此製程(例如，用遮罩材料覆蓋其它區域，並且執行反穿透佈植，其將防止在此區域內所形成之記憶體單元中源極至汲極洩漏)。
然後，如圖4A及圖4B所示，與基板的邏輯區域相比，基板42的記憶體區域42a的上表面係凹陷的(較低的)。上述較佳地藉由下列步驟來完成：在基板42上形成一層材料(例如，氮化矽)，隨後進行遮罩步驟(亦即，光阻沉積、選擇性微影曝光及選擇性光阻移除)，在邏輯區域中的氮化矽上留下光阻，但是使氮化矽暴露在記憶體區域42a中。使用氮化矽蝕刻，以從記憶體區域42a移除氮化矽，從而使基板表面暴露出來。在光阻移除之後，使基板42的暴露部分(在記憶體區域42a中)氧化，然後進行濕式氧化物蝕刻，以移除基板的氧化部分，這有效地移除基板的頂部(有效地使基板的上表面降低/凹陷)。可以重複這些步驟，直到達到所需的表面凹陷R之程度(例如，300-500nm)為止。接著，使用氮化物蝕刻，以從邏輯區域移除氮化物。
然後，在基板上表面中形成鰭狀物。具體地，在記憶體區域42a中形成交叉鰭狀物，而在邏輯區域中形成平行鰭狀物。在基板42的所有四個區域(記憶體區域42a、HV區域42b、邏輯核心區域42c及邏輯IO區域42d)之上表面上形成二氧化矽層(氧化物層)46。在氧化物層46上形成氮化矽層(氮化物層)48。在氮化物層48上形成硬罩材料(例如，非晶碳)50。如圖5A及圖5B所示，在硬罩材料50上形成光阻52，並且使用遮罩步驟對光阻52進行圖案化，以暴露出硬罩材料50的相交長條網格。執行蝕刻，以移除硬罩材料的暴露部分，從而如圖6A及圖6B所示留下硬罩材料50的條帶(在光阻移除之後)。
在結構上方形成氧化物層54。此層在邏輯區域中係共形的，因為如圖7A及圖7B所示在邏輯區域中之硬罩材料的條帶之間的間隔大於在記憶體區域42a(在其中此層填滿硬罩材料條之間的空間)中的間隔。隨後進行非等向性氧化物蝕刻，這會在硬罩條的垂直側壁上留下充分間隔開的氧化物間隔物。如圖8A及圖8B所示，使用濕式碳條蝕刻，以移除碳硬罩材料。在記憶體區域42a中之圖6A的硬罩材料50之兩個相鄰圖案之間的間隔較佳地小於或等於氧化物層54的厚度之兩倍，以便形成如圖8A所示之混合間隔物。在結構上形成光阻，並且對其進行圖案化，以留下覆蓋記憶體區域42a中之交替的氧化物間隔物/區塊及邏輯區域中之可能的一些氧化物間隔物之光阻條。然後，使用氧化物蝕刻，以移除那些被光阻暴露的氧化物間隔物。在光阻移除之後，接著執行一次或多次蝕刻，以移除不在剩餘的氧化物間隔物下面之氮化物48、氧化物46及基板42的上部分之那些部分，這導致延伸至基板中之溝槽56的形成，從而如圖9A及圖9B所示在相鄰溝槽56之間留下基板42的薄鰭式結構58(在移除氧化物間隔物之後)。鰭狀物58在記憶體區域42a中朝垂直(行)及水平(列)方向延伸(亦即，它們與上面所提及之鰭狀物40及41相同)。圖9C顯示記憶體區域42a的上視圖，其中鰭狀物58以網格圖案朝列與行方向延伸(亦即，具有朝行方向延伸之長度的垂直延伸鰭狀物以像網格方式與具有朝列方向延伸之長度的水平延伸鰭狀物相交)。在記憶體區域42a中，每個鰭狀物58的最終寬度可以約為10-50nm。
雖然圖9B在HV區域42b、邏輯核心區域42c及邏輯IO區域42d中之每個區域中僅顯示一個鰭狀物58，並且圖9A在記憶體區域42a中僅顯示兩個鰭狀物58，但是在每個區域中形成許多的鰭狀物。儘管未顯示，但是鰭狀物之間的間隔將根據區域而有所不同。例如，在邏輯核心區域42c中的相鄰鰭狀物之間的距離較佳地小於在記憶體區域42a中之相鄰鰭狀物的分開距離。在結構上方形成絕緣材料60(例如，氧化物)(包括用氧化物60填充溝槽56)，然後進行氧化物平坦化(例如，CMP)，以移除氮化物48頂部上方的氧化物60之任何部分。在邏輯區域上方而不是在記憶體區域42a上方形成硬罩層(例如，氮化物)62。然後，使用氧化物蝕刻，使在記憶體區域42a中之氧化物60凹陷(亦即，移除氧化物60的上部分)。所獲得的結構顯示在圖10A及圖10B中。
用氮化物及氧化物蝕刻(使用光阻來保護在邏輯區域中之氮化物層62)移除在記憶體區域42a中之鰭狀物58的頂部上之氮化物48及氧化物46。在光阻移除之後，接著在記憶體區域42a中之每個鰭狀物58的兩個側面及頂面上形成一層氧化物64(例如，藉由氧化)。然後，如圖11A至圖11D所示，在結構上(包括在氧化物64上)形成多晶矽(poly)的保形層66。接著，執行多晶矽層66的原位摻雜。如圖12A至圖12E所示，執行遮罩步驟及多晶矽蝕刻，以移除在記憶體區域42a之溝槽56的底部中之多晶矽層66的選定部分(在鰭狀物58之間)。在結構上形成絕緣層67(例如，具有氧化物-氮化物-氧化物子層的ONO)。然後，在ONO層67上形成厚的多晶矽層68(可以對其進行原位摻雜)。接著，在多晶矽層68上形成硬罩層69(例如，非晶碳或氮化物)。所獲得的結構顯示在圖13A至圖13E中。
如圖14A至圖14E所示，執行遮罩步驟及一次或多次蝕刻，以沿著記憶體區域42a中之鰭狀物58的頂部去除硬罩層69、多晶矽層68及ONO層67的選定部分，從而在記憶體區域42a中之每個鰭狀物58的頂面上留下成對的閘極疊層結構(疊層S1及S2)(包括多晶矽區塊68a及絕緣區塊69a)。
進行遮罩步驟，以用光阻覆蓋成對的疊層S1/S2之間的記憶體區域42a之部分，隨後進行多晶矽蝕刻，以移除與記憶體區域42a中之疊層S1/S2的外側相鄰之多晶矽層66的暴露部分。使用個別的遮罩及蝕刻製程，以從邏輯區域移除硬罩層69、多晶矽層68及66以及ONO層67。所獲得的結構顯示在圖15A至圖15E(在光阻移除之後)。
執行高溫氧化物(HTO)沉積及退火，以沿著閘極疊層S1及S2的側面形成氧化物層70。執行氮化物沉積及蝕刻，以沿著氧化物層70形成氮化物層71。藉由氧化物沉積及蝕刻沿著氮化物層71形成犧牲氧化物間隔物72。所獲得的結構顯示在圖16A至圖16E中。如圖17A至圖17E所示，使用多晶矽蝕刻，以移除浮動閘多晶矽層66的暴露部分(從記憶體區域42a中之疊層S1及S2之間)。使用遮罩步驟在每對閘極疊層S1及S2之間形成光阻74。然後，如圖18A至圖18E所示，執行字元線Vt(WLVT)佈植，隨後進行氧化物蝕刻，以移除在疊層對S1及S2的外側上之氧化物間隔物72(並且使氧化物60的暴露部分稍微凹陷)。
在光阻移除之後，進行遮罩步驟，以用光阻覆蓋記憶體區域42a，並且使用氮化物蝕刻，以移除覆蓋邏輯區域的氮化物層62。在光阻移除之後，進行遮罩步驟，以用光阻覆蓋除HV區域42b外之結構，使HV區域42b經受氧化物及氮化物蝕刻，以移除鰭狀物58上之氮化物48及氧化物46，並且使鰭狀物58兩側的氧化物60凹陷。然後，如圖19A至圖19E所示，在HV區42b中之暴露的鰭狀物58上且在記憶體區域42a中形成氧化物層80(例如，快速熱氧化RTO+HTO及退火)。
進行遮罩步驟，以用光阻覆蓋除在記憶體區域42a中之每對閘極疊層S1及S2之間的區域外之結構。在每對閘極疊層S1及S2之間的基板中執行佈植(亦即，用於形成如b剖面所示之源極線SL(亦即，源極區域36)及如a及c剖面所示之朝水平/列方向延伸之鰭狀物58中的源極線SL之源極線佈植)。然後，如圖20A至圖20E所示(在光阻移除之後)，使用氧化物蝕刻，以移除那個相同區域中之氧化物80及72，隨後在多晶矽層66的暴露表面以及閘極疊層S1及S2的內側壁上形成隧道氧化物層84(例如，藉由濕式或部分濕式沉積，以使基板上的氧化物增厚，接著進行HTO沉積，以在多晶矽層66上達到所需的厚度並進行退火)。
用光阻覆蓋記憶體區域42a及HV區域42b，以及如圖21所示(在光阻移除之後)，使邏輯核心區域42c及邏輯IO區域42d經受氮化物蝕刻，以移除鰭狀物的頂部上之氮化物48，並且經受氧化物蝕刻，以移除鰭狀物的頂部上之氧化物46且使氧化物60凹陷。在光阻移除之前，執行一次或多次佈植(其較佳地包括反穿透佈植，其將防止在這些區域中所形成之邏輯裝置中的源極至汲極洩漏)。進行遮罩步驟，以用光阻覆蓋記憶體區域42a及邏輯區域中每對閘極疊層S1及S2之間的區域。然後，如圖22A至圖22D所示，使用氧化物蝕刻，以移除沿著這對疊層S1/S2的垂直外表面之暴露的氧化物以及在這對疊層外面之鰭狀物58的頂面及側面上之暴露的氧化物。
接著，在記憶體區域42a及HV區域42b上形成光阻，隨後在邏輯核心區域42c及邏輯IO區42d中之暴露的鰭狀物58(以及基板42的其它暴露部分)上形成氧化物86。在邏輯核心區域42c及邏輯IO區域42d中之鰭狀物58上的氧化物86較佳地藉由CVD來形成且比在HV區域42b中之鰭狀物58上的氧化物80還薄。在光阻移除之後，如圖23A及圖23B所示(針對記憶體區域結構)，在結構上方形成多晶矽層88。如圖24A及圖24B所示(針對記憶體區域結構)，使用化學機械研磨(CMP)，以移除結構的上部分並使其平坦化。使用遮罩步驟及多晶矽蝕刻，以移除相鄰閘極疊層對之間的多晶矽層88之一部分，以在每對閘極疊層S1及S2之間留下多晶矽區塊88a，並且在每對閘極疊層S1及S2外部上留下多晶矽區塊88b及88c。多晶矽蝕刻亦移除邏輯區域中之多晶矽層88的一部分，以在鰭狀物58上方留下多晶矽區塊88d。在多晶矽區塊88a-88d上方形成氮化物90。所獲得的結構顯示在圖25A至圖25C(其中圖25C顯示邏輯核心區域42c的正交視圖，例如，沿著在與記憶體區域42a中上面形成有記憶體單元之鰭狀物相同的方向上延伸之鰭狀物的頂部)。
執行一次或多次佈植，以在基板42中形成用於記憶體單元及邏輯裝置的源極區域及汲極區域。具體地，在記憶體區域42a中形成與多晶矽區塊88b及88c相鄰之記憶體單元汲極區域38，並且在HV區域42b、邏輯核心區域42c及邏輯IO區域42d中形成與剩餘多晶矽區塊88d相鄰之邏輯源極及汲極區域92/94。較佳地，在佈植之前，這些區域藉由執行遮罩步驟及用以暴露上方將要形成記憶體汲極及邏輯源極/汲極區域之基板表面的氧化物蝕刻來強化。執行磊晶成長步驟，以在基板表面上成長矽(Si)或矽碳(SiC)，以在基板表面上留下隆起矽區域96。如圖26A及圖26B所示，後續的佈值至少部分在這些隆起矽區域96中形成記憶體汲極區域38及邏輯源極/汲極區域92/94。
在結構上方形成氮化物層98。在氮化物98上方形成厚的絕緣材料層(ILD氧化物)100。然後，執行化學機械研磨，以移除氧化物100，直至多晶矽區塊88a/88b/88c/88d上方之氮化物98的最高水平(亦即，使用氮化物98作為蝕刻中止層)。如圖27A及圖27B所示，進行氧化物回蝕，以使氧化物100的上表面凹陷成低於暴露的氮化物之上表面。在結構上方形成光阻102，然後進行遮罩步驟，以移除在多晶矽區塊88b/88c/88d上方之光阻102的那些部分。接著，如圖28A及圖28B所示，執行氮化物蝕刻，以暴露多晶矽區塊88b/88c/88d。然後，如圖29A及圖29B所示，使用多晶矽蝕刻，以移除暴露的多晶矽區塊88b/88c/88d，從而留下溝槽104。此時可以任選地移除及/或替換藉由移除邏輯區域中之多晶矽區塊88d所暴露之基板鰭狀物上的氧化物層(在溝槽104的底部)(使用光阻來保護記憶體區域42a中之相應氧化物)。在溝槽104的底部形成薄氧化物層106(界面層-IL)。在溝槽104中之氧化物層106上形成高K值介電材料層108(亦即，其介電常數K大於諸如HfO2 、ZrO2 、TiO2 、Ta2 O5 或其它適當材料之氧化物的介電常數K)。然後，在溝槽104中形成金屬材料區塊110(例如，藉由金屬沉積及CMP)。接著，在結構上形成氮化物層112。所獲得的結構顯示在在圖30A及圖30B中。
在結構上方形成絕緣層(例如，ILD氧化物)114並對其進行平坦化(例如，藉由CMP)。在絕緣材料114中形成接觸孔，所述接觸孔延伸至並暴露出汲極區域38、金屬區塊110以及多晶矽區塊88a及68a。然後，如圖31A及圖31B所示，用金屬填充接觸孔，以形成電連接至汲極區域38、金屬區塊110以及多晶矽區塊88a及68a的金屬接觸層116。
在記憶體區域42a中之鰭狀物58上的最終結構顯示在圖32A中。成對的記憶體單元沿著每個鰭狀物58以端對端方式來形成。每個記憶體單元包括基板在源極區域36與汲極區域38之間延伸的通道區域118(亦即，基板在源極/汲極區域36/38之間沿著鰭狀物58的兩個側面及頂面之那些部分)。多晶矽區塊66a係浮動閘28，其設置在通道區域118的第一部分上方且與其絕緣。多晶矽區塊68a係控制閘30，其在浮動閘28上方延伸且與其絕緣。在控制閘30旁邊的金屬區塊110係選擇閘32，每個選擇閘32設置在通道區域118的第二部分上方且與其絕緣。多晶矽區塊88a係抹除閘34，其與一對浮動閘28相鄰且與其絕緣，並且在源極區域36上方且與源極區域36絕緣。抹除閘34包括一對凹口，每個凹口面向一個浮動閘的一個角。鰭狀物58具有兩個相對側面及頂面。浮動閘28纏繞在鰭狀物58上，使得浮動閘28與鰭狀物58的兩個相對側面及頂面相鄰且與其絕緣。選擇閘32亦纏繞在鰭狀物58上，使得選擇閘32與鰭狀物58的兩個相對側面及頂面相鄰且與其絕緣。因此，本組態的一個優點是，與平面通道區域上方之大小相等的記憶體單元相比，通道區域118的表面積在尺寸上較大(亦即，浮動閘及選擇閘與基板之間的表面重疊量大於基板被這些元件佔據的水平面積)。
在HV區域42b、邏輯核心區域42c及邏輯IO區域42d中之鰭狀物58上及其周圍的最終結構係相似的，因為每個閘極纏繞各自的鰭狀物58，使得它與鰭狀物58的兩個相對側面及頂面相鄰且與其絕緣。因此，本組態的另一個優點是，與在平面通道區域上方之大小相等的邏輯裝置相比，每個邏輯裝置的通道區域之表面積在尺寸上較大(亦即，邏輯閘與基板之間的表面重疊量大於基板被此元件佔據的水平面積)。例如，邏輯核心區域42c中之最終結構顯示在圖32B中。每個邏輯裝置包括基板在源極與汲極區域92及94之間延伸的通道區域120(亦即，基板在源極/汲極區域92/94之間沿著鰭狀物58的兩個側面及頂面的那些部分)。金屬區塊110係邏輯閘122，其設置在通道區域120上方且與其絕緣(並且控制通道區域120的導電性)。
在下面的表1及表2中提供用於記憶體區域42a中之記憶體單元的兩組獨立的非限制示例性操作電壓。 表1
  程式化 抹除 讀取
汲極38 1-2 µA 0V 0.5-1.1V
選擇閘32 0.5-1.2V 0V 0.5-2.5V
控制閘30 5.5-13.5V 0V 0.5-2.5V
抹除閘34 3.5-5.5V 8.5-15.5V 0V
源極36 3.5-5.5V 0V 0V
表2
  程式化 抹除 讀取
汲極38 1-2 µA 0V 0.5-1.1V
選擇閘32 0.5-1.2V 0V 0.5-2.5V
控制閘30 5.5-13.5V -10V to -15V 0.5-2.5V
抹除閘34 3.5-5.5V 8.5-12V 0V
源極36 3.5-5.5V 0V 0V
在一個替代具體例中，可以省略圖4A及圖4B所述之基板的上表面之凹陷步驟，以致於如圖33A及圖33B所示，最初在記憶體及邏輯區域中形成之鰭狀物58彼此是一致的。然後，如圖34A及圖34B所示，在記憶體區域42a中之氧化物60的凹陷之前、期間或之後，藉由矽蝕刻來移除記憶體區域42a中之鰭狀物58的頂部，從而相對於邏輯區域中之鰭狀物58的高度，有效地減小記憶體區域42a中之鰭狀物58的高度達數量R。在記憶體區域42a中之減小高度的鰭狀物58上形成記憶體單元將同樣地導致較高的記憶體單元閘極具有與邏輯裝置閘極的上表面齊平的上表面。
本發明的不同特徵具有許多的優點。選擇閘32及邏輯閘122使用高K值介電質及金屬，可以在不增加單元及邏輯裝置尺寸的情況下增加導電性及性能(並且實際上將有助於縮小記憶體單元的尺寸)，而抹除閘34及浮動閘28使用多晶矽，可以維持這兩個閘極之間的關鍵隧穿性能之控制。纏繞鰭狀物58的頂面及兩個側面之保形閘極形成在記憶體區域42a(亦即，浮動閘、抹除閘及選擇閘)及邏輯區域(亦即，邏輯閘)中，以允許進一步縮小尺寸而不會危及耦合表面積。再者，即使記憶體單元的閘極疊層比邏輯裝置的邏輯閘高，藉由使記憶體區域42a中之鰭狀物凹陷，完成的記憶體單元之頂部與邏輯裝置的頂部係彼此大致相當的(亦即，記憶體單元之選擇閘及抹除閘的頂部與邏輯區域中之邏輯閘的頂部係齊平的)，這可以改善可製造性。此外，記憶體單元及多達三種不同類型的邏輯裝置皆形成在同一個半導體基板的鰭狀基板結構上，其中每個記憶體單元形成在單個鰭狀物上，並且每個邏輯裝置形成在單個鰭狀物上，這樣能夠減小鰭狀物至鰭狀物的間隔。每條源極線SL沿著水平延伸鰭狀物58中之一者且通過一列記憶體單元來延伸，從而提供橫越相鄰單元之間的隔離區域(朝列方向)來延伸之連續源極線。這允許將單元縮小至較小尺寸，因為這種組態避免需要為每對記憶體單元形成源極線接觸層。取而代之的是，沿著鰭狀物延伸之連續源極線可以經由週期性導電帶接觸層(strap contacts)(例如，每32或64行)電連接至導電帶(strap)。藉由每32或64行具有一個接觸層，而不是每行一個接觸層，大小為這些記憶體單元，因此可以顯著減小記憶體單元的記憶體陣列。在控制閘30上方的氮化物69a減少對準問題，並且有助於在後續處理期間保護堆疊式閘極結構(包括控制閘30及浮動閘28)。最後，當偽多晶矽區塊88b/88c/88d被移除且用高K值介電質與金屬(HKMG)來取代時，在抹除閘34及疊層S1/S2上方的氮化物90保護這些結構。
應當理解，本發明並非侷限於上面所述及本文所示之具體例，而是包括落入由此支持之任何請求項的範圍內之任何及所有變化。例如，本文中對本發明的參照沒有意欲限制任何請求或請求項的範圍，而是僅參照可能由一個或多個請求項涵蓋之一個或多個特徵。上述材料、製程及數值實例僅是示例性的，並且不應該被視為對任何請求項的限制。再者，並非所有方法步驟都需要以所示的確切順序來執行。鰭狀物可以在記憶體區域與邏輯區域之間連續延伸。例如，在記憶體區域42a(在其上形成記憶體單元)中之一個或多個鰭狀物可以連續地延伸離開記憶體區域42a且進入邏輯區域(在其上形成邏輯裝置)，在這種情況下，記憶體裝置與邏輯裝置可以形成在同一個連續形成的鰭狀物上。最後，單層材料可以形成為多層的這種或相似材料，反之亦然。
應當注意，如本文所使用，術語「在......上方」及「在......上」均包含性地包括「直接在......上」(沒有中間材料、元件或空間設置在其間)及「間接在......上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，在「在基板上方」形成元件可以包括在基板上直接形成元件而其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
10:接觸層 12:半導體基板 14:汲極區域 16:源極區域 18:通道區域 20:選擇閘 22:浮動閘 24:抹除閘 26:控制閘 28:浮動閘 30:控制閘 32:選擇閘 34:抹除閘 36:共源極區域 38:汲極區域 40:鰭狀部分 41:鰭狀部分 42:半導體基板 42a:記憶體區域 42b:HV區域 42c:邏輯核心區域 42d:邏輯IO區域 46:二氧化矽層(氧化物層) 48:氮化矽層(氮化物層) 50:硬罩材料 52:光阻 54:氧化物層 56:溝槽 58:薄鰭式結構 60:絕緣材料 62:硬罩層 64:氧化物 66:多晶矽(poly)的保形層 67:絕緣層 68:多晶矽層 68a:多晶矽區塊 69:硬罩層 69a:絕緣區塊 70:氧化物層 71:氮化物層 72:犧牲氧化物間隔物 74:光阻 80:氧化物層 84:隧道氧化物層 86:氧化物 88:多晶矽層 88a:多晶矽區塊 88b:多晶矽區塊 88c:多晶矽區塊 88d:多晶矽區塊 90:氮化物 92:邏輯源極區域 94:邏輯汲極區域 96:隆起矽區域 98:氮化物層 100:絕緣材料層 102:光阻 104:溝槽 106:薄氧化物層 108:高K值介電材料層 110:金屬材料區塊 112:氮化物層 114:絕緣層 116:金屬接觸層 118:通道區域 120:通道區域 122:邏輯閘 a:剖面視向 b:剖面視向 c:剖面視向 d:剖面視向 e:剖面視向 R:表面凹陷 S1:疊層 S2:疊層
圖1係習知非揮發性記憶體單元的側視剖面圖。
圖2係記憶體區域的上視圖，其繪示其它圖的各種剖面視向。
圖3A、4A、5A、6A、7A、8A、9A、10A、11A-11C、12A-12D、13A-13D、14A-14D、15A-15D、16A-16D、17A-17D、18A-18D、19A-19D、20A-20D、22A-22D、23A-23B、24A-24B、25A、26A、27A、28A、29A、30A、31A及32A係記憶體區域的不同剖面位置及方向之側視剖面圖，其顯示形成本發明的記憶體裝置之步驟。
圖3B、4B、5B、6B、7B、8B、9B、10B、11D、12E、13E、14E、15E、16E、17E、18E、19E、20E、21、25B-25C、26B、27B、28B、29B、30B、31B及32B係邏輯裝置區域的側視剖面圖，其顯示形成本發明的記憶體裝置之步驟。
圖9C係記憶體區域的上視圖，其顯示基板的垂直及水平延伸鰭狀物。
圖33A及圖34A係記憶體區域的側視剖面圖，其顯示形成依據本發明的一個替代具體例之記憶體裝置的步驟。
圖33B及圖34B係邏輯裝置區域的側視剖面圖，其顯示形成依據本發明的所述替代具體例之記憶體裝置的步驟。
28:浮動閘
30:控制閘
32:選擇閘
34:抹除閘
36:共源極區域
38:汲極區域
42:半導體基板
58:薄鰭式結構
114:絕緣層
116:金屬接觸層
118:通道區域

Claims (22)

  1. 一種記憶體裝置，包括：一半導體基板，其具有一帶有複數個向上延伸鰭狀物之上表面，其中該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面；一記憶體單元，其形成在該複數個鰭狀物中之一第一鰭狀物上，包括：在該第一鰭狀物中間隔開之一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸；多晶矽材料的一浮動閘，其沿著該第一通道區域的一第一部分延伸，其中該浮動閘纏繞在該第一鰭狀物上以便與該第一鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣；金屬材料的一選擇閘，其沿著該第一通道區域的一第二部分延伸，其中該選擇閘纏繞在該第一鰭狀物上以便與該第一鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣；多晶矽材料的一控制閘，其沿著該浮動閘延伸且與其絕緣；以及多晶矽材料的一抹除閘，其沿著該第一源極區域延伸且與其絕緣；一邏輯裝置，其形成在該複數個鰭狀物中之一第二鰭狀物上，包括：在該第二鰭狀物中間隔開之一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸；以及金屬材料的一第一邏輯閘，其沿著該第二通道區域延伸，其中該第一邏輯閘纏繞在該第二鰭狀物上以便與該第二鰭狀物的第一及第二側面以及頂 面相鄰且與其絕緣。
  2. 如請求項1之記憶體裝置，其中，高K值介電材料係設置在該選擇閘與該第一通道區域的該第二部分之間，並且其中高K值介電材料係設置在該第一邏輯閘與該第二通道區域之間。
  3. 如請求項1之記憶體裝置，其中，該第一鰭狀物的頂面相對於該第二鰭狀物的頂面係凹陷的。
  4. 如請求項1之記憶體裝置，其中，該第一鰭狀物的頂面包括相對於該第一通道區域沿其延伸之該第一鰭狀物的頂面之一部分的該基板的一第一隆起部分，並且其中該第一汲極區域至少部分形成在該第一隆起部分中。
  5. 如請求項4之記憶體裝置，其中，該第二鰭狀物的頂面包括相對於該第二通道區域沿其延伸之該第二鰭狀物的頂面之一部分的該基板的第二及第三隆起部分，並且其中該第二源極區域至少部分形成在該第二隆起部分中，而該第二汲極區域至少部分形成在該第三隆起部分中。
  6. 如請求項1之記憶體裝置，進一步包括：該複數個鰭狀物中之一第三鰭狀物，其具有朝一第一方向延伸之長度，其中該第一鰭狀物具有朝垂直於該第一方向的一第二方向延伸之長度，並且其中該第一源極區域形成在該第一鰭狀物中且位於該第一鰭狀物與該第三鰭狀物的相交處。
  7. 如請求項6之記憶體裝置，其中，該抹除閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該第三鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  8. 如請求項1之記憶體裝置，其中，該抹除閘沿著該浮動閘的一上邊緣延伸且與其絕緣，並且其中該抹除閘包括一面向該浮動閘的該上邊緣之凹口。
  9. 如請求項1之記憶體裝置，進一步包括：一第二邏輯裝置，其形成在該複數個鰭狀物中之一第三鰭狀物上，包括：在該第三鰭狀物中間隔開之一第三源極區域及一第三汲極區域，該第三鰭狀物的一第三通道區域在該第三源極區域與該第三汲極區域之間沿著該第三鰭狀物的頂面及相對側面延伸；以及一第二邏輯閘，其沿著該第三通道區域延伸，其中該第二邏輯閘纏繞在該第三鰭狀物上以便與該第三鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣。
  10. 如請求項9之記憶體裝置，其中，該第一邏輯閘藉由該第一絕緣材料與該第二鰭狀物絕緣；該第二邏輯閘藉由第二絕緣材料與該第三鰭狀物絕緣；該第二絕緣材料的厚度大於該第一絕緣材料的厚度。
  11. 一種形成記憶體裝置之方法，包括：在一半導體基板的上表面中形成複數個向上延伸鰭狀物，其中該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面；藉由下列步驟在該複數個鰭狀物中之一第一鰭狀物上形成一記憶體單元：在該第一鰭狀物中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿 著該第一鰭狀物的頂面及相對側面延伸；形成沿著該第一通道區域的一第一部分延伸之多晶矽材料的一浮動閘，其中該浮動閘纏繞在該第一鰭狀物上以便與該第一鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣；形成沿著該第一通道區域的一第二部分延伸之金屬材料的一選擇閘，其中該選擇閘纏繞在該第一鰭狀物上以便與該第一鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣；形成沿著該浮動閘延伸且與其絕緣之多晶矽材料的一控制閘；以及形成沿著該第一源極區域延伸且與其絕緣之多晶矽材料的一抹除閘；藉由下列步驟在該複數個鰭狀物中之一第二鰭狀物上形成一邏輯裝置：在該第二鰭狀物中形成間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸；以及形成沿著該第二通道區域延伸之金屬材料的一第一邏輯閘，其中該第一邏輯閘纏繞在該第二鰭狀物上以便與該第二鰭狀物的第一及第二側面以及頂面相鄰且與其絕緣。
  12. 如請求項11之方法，其中，該選擇閘、該抹除閘及該第一邏輯閘的形成包括：在該基板上方形成一多晶矽層；移除該多晶矽層的一部分，使得該多晶矽層的一第一區塊沿著該第一源極區域延伸且與其絕緣，該多晶矽層的一第二區塊沿著該第一通道區域的該第二部分延伸且與其絕緣，以及該多晶矽層的一第三區塊沿著該第二通 道區域延伸且與其絕緣；移除該多晶矽層的該第二區塊並用金屬材料的一第一區塊來取代；以及移除該多晶矽層的該第三區塊並用金屬材料的一第二區塊來取代，其中該多晶矽層的該第一區塊係該抹除閘，該金屬材料的第一區塊係該選擇閘，以及該金屬材料的第二區塊係該第一邏輯閘。
  13. 如請求項12之方法，進一步包括：在移除該多晶矽層的該第二及第三區塊之前，在該抹除閘及該控制閘上方形成一絕緣層。
  14. 如請求項11之方法，其中，該選擇閘的形成包括形成設置在該選擇閘與該第一通道區域的該第二部分之間的高K值介電材料，並且其中該第一邏輯閘的形成包括形成設置在該第一邏輯閘與該第二通道區域之間的高K值介電材料。
  15. 如請求項11之方法，其中，該第一鰭狀物的頂面相對於該第二鰭狀物的頂面係凹陷的。
  16. 如請求項11之方法，進一步包括：在相對於該第一通道區域沿其延伸之該第一鰭狀物的頂面之一部分的該第一鰭狀物的頂面中形成一第一隆起部分，其中該第一汲極區域至少部分形成在該第一隆起部分中。
  17. 如請求項16之方法，進一步包括：在相對於該第二通道區域沿其延伸之該第二鰭狀物的頂面之一部分的該第二鰭狀物的頂面中形成一第二隆起部分，其中該第二源極區域至少部分形成在該第二隆起部分中； 在相對於該第二通道區域沿其延伸之該第二鰭狀物的頂面之該部分的該第二鰭狀物的頂面中形成一第三隆起部分，其中該第二汲極區域至少部分形成在該第三隆起部分中。
  18. 如請求項11之方法，進一步包括：形成該複數個鰭狀物中之一第三鰭狀物，其具有朝一第一方向延伸之長度，其中該第一鰭狀物具有朝垂直於該第一方向的一第二方向延伸之長度，並且其中該第一源極區域形成在該第一鰭狀物中且位於該第一鰭狀物與該第三鰭狀物的相交處。
  19. 如請求項18之方法，其中，該抹除閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該第三鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  20. 如請求項11之方法，其中，該抹除閘沿著該浮動閘的一上邊緣延伸且與其絕緣，並且其中該抹除閘包括一面向該浮動閘的該上邊緣之凹口。
  21. 如請求項11之方法，進一步包括：藉由下列步驟在該複數個鰭狀物中之一第三鰭狀物上形成一第二邏輯裝置：在該第三鰭狀物中形成間隔開的一第三源極區域及一第三汲極區域，該第三鰭狀物的一第三通道區域在該第三源極區域與該第三汲極區域之間沿著該第三鰭狀物的頂面及相對側面延伸；以及形成沿著該第三通道區域延伸之一第二邏輯閘，其中該第二邏輯閘纏繞在該第三鰭狀物上以便與該第三鰭狀物的第一及第二側面以及頂面相鄰且 與其絕緣。
  22. 如請求項21之方法，其中，該第一邏輯閘藉由第一絕緣材料與該第二鰭狀物絕緣；該第二邏輯閘藉由第二絕緣材料與該第三鰭狀物絕緣；該第二絕緣材料的厚度大於該第一絕緣材料的厚度。
TW108141750A 2018-12-03 2019-11-18 具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法 TWI718764B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/208,150 US10937794B2 (en) 2018-12-03 2018-12-03 Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US16/208,150 2018-12-03
PCT/US2019/046300 WO2020117329A1 (en) 2018-12-03 2019-08-13 Split gate non-volatile memory cells with finfet structure and hkmg memory and logic gates, and method of making same
USPCT/US19/46300 2019-08-13

Publications (2)

Publication Number Publication Date
TW202029474A TW202029474A (zh) 2020-08-01
TWI718764B true TWI718764B (zh) 2021-02-11

Family

ID=67770588

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141750A TWI718764B (zh) 2018-12-03 2019-11-18 具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法

Country Status (7)

Country Link
US (1) US10937794B2 (zh)
EP (1) EP3891804B1 (zh)
JP (1) JP2022511012A (zh)
KR (1) KR102582829B1 (zh)
CN (1) CN113169175A (zh)
TW (1) TWI718764B (zh)
WO (1) WO2020117329A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
US11233156B2 (en) * 2020-01-15 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
EP4197037A1 (en) * 2020-08-17 2023-06-21 Silicon Storage Technology Inc. Method of making memory cells, high voltage devices and logic devices on a substrate with silicide on conductive blocks
KR102567123B1 (ko) * 2020-09-21 2023-08-14 실리콘 스토리지 테크놀로지 인크 평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법
CN114256251A (zh) 2020-09-21 2022-03-29 硅存储技术股份有限公司 形成具有存储器单元、高压器件和逻辑器件的设备的方法
CN114446972A (zh) * 2020-10-30 2022-05-06 硅存储技术股份有限公司 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元、hv和逻辑器件及其制造方法
CN115084155A (zh) 2021-03-11 2022-09-20 联华电子股份有限公司 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法
CN116666458A (zh) * 2022-02-18 2023-08-29 联华电子股份有限公司 功率元件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160379987A1 (en) * 2015-06-25 2016-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with emedded efs3 and finfet device
US20170103989A1 (en) * 2015-10-07 2017-04-13 Silicon Storage Technology, Inc. Method Of Making Embedded Memory Device With Silicon-On-Insulator Substrate
US9634017B1 (en) * 2015-12-04 2017-04-25 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell and method for the formation thereof
US20170330949A1 (en) * 2016-04-08 2017-11-16 Silicon Storage Tech Inc Reduced Size Split Gate Non-volatile Flash Memory Cell And Method Of Making Same

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US20050012137A1 (en) 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
KR100528486B1 (ko) 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
KR100652384B1 (ko) 2004-11-08 2006-12-06 삼성전자주식회사 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
TWI259585B (en) 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
KR101100428B1 (ko) 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
KR100663366B1 (ko) 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7838922B2 (en) 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8008702B2 (en) * 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8148768B2 (en) 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP2011003742A (ja) 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8461640B2 (en) * 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8420476B2 (en) 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
JP2012234885A (ja) 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
US8785273B2 (en) 2012-04-11 2014-07-22 International Business Machines Corporation FinFET non-volatile memory and method of fabrication
US9406689B2 (en) 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US8951884B1 (en) * 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure
US9614048B2 (en) 2014-06-17 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate flash memory structure and method of making the split gate flash memory structure
US9543153B2 (en) * 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
US9312268B2 (en) 2014-09-02 2016-04-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with FinFET nonvolatile memory
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9515188B2 (en) * 2014-12-22 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
WO2016118785A1 (en) 2015-01-23 2016-07-28 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9793280B2 (en) * 2015-03-04 2017-10-17 Silicon Storage Technology, Inc. Integration of split gate flash memory array and logic devices
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US10141321B2 (en) 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
JP6644900B2 (ja) * 2015-11-03 2020-02-12 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法
JP6620034B2 (ja) 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9666589B1 (en) 2016-03-21 2017-05-30 Globalfoundries Inc. FinFET based flash memory cell
US9837425B2 (en) 2016-04-19 2017-12-05 United Microelectronics Corp. Semiconductor device with split gate flash memory cell structure and method of manufacturing the same
US9985042B2 (en) 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US9947676B2 (en) 2016-07-08 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
CN108933105B (zh) 2017-05-24 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160379987A1 (en) * 2015-06-25 2016-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with emedded efs3 and finfet device
US20170103989A1 (en) * 2015-10-07 2017-04-13 Silicon Storage Technology, Inc. Method Of Making Embedded Memory Device With Silicon-On-Insulator Substrate
US9634017B1 (en) * 2015-12-04 2017-04-25 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell and method for the formation thereof
US20170330949A1 (en) * 2016-04-08 2017-11-16 Silicon Storage Tech Inc Reduced Size Split Gate Non-volatile Flash Memory Cell And Method Of Making Same

Also Published As

Publication number Publication date
EP3891804A1 (en) 2021-10-13
WO2020117329A1 (en) 2020-06-11
US20200176459A1 (en) 2020-06-04
KR102582829B1 (ko) 2023-09-25
EP3891804B1 (en) 2023-09-27
WO2020117329A8 (en) 2020-09-24
TW202029474A (zh) 2020-08-01
KR20210062076A (ko) 2021-05-28
JP2022511012A (ja) 2022-01-28
US10937794B2 (en) 2021-03-02
CN113169175A (zh) 2021-07-23

Similar Documents

Publication Publication Date Title
TWI718764B (zh) 具有鰭式場效電晶體結構及高k值介電質與金屬閘極記憶體及邏輯閘之分離閘非揮發性記憶體單元以及其製造方法
TWI693698B (zh) 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
TWI714011B (zh) 具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法
TWI714351B (zh) 具有延伸源極線鰭式場效電晶體之以鰭式場效電晶體為基礎的分離閘非揮發性快閃記憶體及製造方法
TWI709247B (zh) 具有三維鰭狀場效電晶體(finfet)結構之分離閘非揮發性記憶體單元及其製造方法
TWI809514B (zh) 具有鰭式場效電晶體（finfet）結構的分離閘非揮發性記憶體單元，高壓（hv）與邏輯裝置及其製造方法