JP2022511012A - FinFET構造体及びHKMGメモリ及び論理ゲートを有する分割ゲート不揮発性メモリセル、並びにその製造方法 - Google Patents
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Abstract
Description
本出願は、2018年12月3日に出願された「Split Gate Non-volatile Memory Cells With FINFET Structure And HKMG Memory And Logic Gates,And Method Of Making Same」と題する米国特許出願第16/208,150号の優先権を主張する。
Claims (22)
- メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを有する上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1及び第2の側面を含む、半導体基板と、
前記複数のフィンのうちの第1のフィンに形成されたメモリセルであって、
前記第1のフィンに間隔をあけて配置された第1のソース領域及び第1のドレイン領域であって、前記第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間の前記第1のフィンの前記頂面及び前記対向する側面に沿って延在している、第1のソース領域及び第1のドレイン領域と、
前記第1のチャネル領域の第1の部分に沿って延在するポリシリコン材料の浮遊ゲートであって、前記浮遊ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、浮遊ゲートと、
前記第1のチャネル領域の第2の部分に沿って延在する金属材料の選択ゲートであって、前記選択ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、選択ゲートと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁されるポリシリコン材料の制御ゲートと、
前記第1のソース領域に沿って延在し、かつ前記第1のソース領域から絶縁されるポリシリコン材料の消去ゲートと、を含む、メモリセルと、
前記複数のフィンのうちの第2のフィンに形成された論理デバイスであって、
前記第2のフィンに間隔をあけて配置された第2のソース領域及び第2のドレイン領域であって、前記第2のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間の前記第2のフィンの前記頂面及び前記対向する側面に沿って延在している、第2のソース領域及び第2のドレイン領域と、
前記第2のチャネル領域に沿って延在する金属材料の第1の論理ゲートであって、前記第1の論理ゲートは、前記第2のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、第1の論理ゲートと、を含む、論理デバイスと、を備える、メモリデバイス。 - 高K誘電材料は、前記選択ゲートと前記第1のチャネル領域の前記第2の部分との間に配設され、高K誘電材料は、前記第1の論理ゲートと前記第2のチャネル領域との間に配設される、請求項1に記載のメモリデバイス。
- 前記第1のフィンの前記頂面は、前記第2のフィンの前記頂面に対して陥凹している、請求項1に記載のメモリデバイス。
- 前記第1のフィンの前記頂面は、前記基板の第1の隆起部分を含み、前記第1のドレイン領域は、前記第1の隆起部分に少なくとも部分的に形成される、請求項1に記載のメモリデバイス。
- 前記第2のフィンの前記頂面は、前記基板の第2及び第3の隆起部分を含み、前記第2のソース領域は、前記第2の隆起部分に少なくとも部分的に形成され、前記第2のドレイン領域は、前記第3の隆起部分に少なくとも部分的に形成される、請求項4に記載のメモリデバイス。
- 第1の方向に延在する長さを有する、前記複数のフィンのうちの第3のフィンであって、前記第1のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有し、前記第1のソース領域は、前記第1のフィンと前記第3のフィンとの交点において前記第1のフィンに形成される、第3のフィンを更に備える、請求項1に記載のメモリデバイス。
- 前記消去ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁され、前記第3のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、請求項6に記載のメモリデバイス。
- 前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記消去ゲートは、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項1に記載のメモリデバイス。
- 前記複数のフィンのうちの第3のフィンに形成された第2の論理デバイスであって、
前記第3のフィンに間隔をあけて配置された第3のソース領域及び第3のドレイン領域であって、前記第3のフィンの第3のチャネル領域は、前記第3のソース領域と前記第3のドレイン領域との間を前記第3のフィンの前記頂面及び前記対向する側面に沿って延在する、第3のソース領域及び第3のドレイン領域と、
前記第3のチャネル領域に沿って延在する第2の論理ゲートであって、前記第2の論理ゲートは、前記第3のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、第2の論理ゲートと、を含む、第2の論理デバイスを更に備える、請求項1に記載のメモリデバイス。 - 前記第1の論理ゲートは、第1の絶縁材によって前記第2のフィンから絶縁され、
前記第2の論理ゲートは、第2の絶縁材によって前記第3のフィンから絶縁され、
前記第2の絶縁材は、前記第1の絶縁材の厚さよりも大きい厚さを有する、請求項9に記載のメモリデバイス。 - メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に複数の上向きに延在するフィンを形成するステップであって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1及び第2の側面を含む、ステップと、
前記複数のフィンのうちの第1のフィンにメモリセルを形成するステップであって、
前記第1のフィンに間隔をあけて配置された第1のソース領域及び第1のドレイン領域を形成するステップであって、前記第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間の前記第1のフィンの前記頂面及び前記対向する側面に沿って延在している、形成するステップと、
前記第1のチャネル領域の第1の部分に沿って延在するポリシリコン材料の浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、形成するステップと、
前記第1のチャネル領域の第2の部分に沿って延在する金属材料の選択ゲートを形成するステップであって、前記選択ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、形成するステップと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁されるポリシリコン材料の制御ゲートを形成するステップ、並びに
前記第1のソース領域に沿って延在し、かつ前記第1のソース領域から絶縁されるポリシリコンの消去ゲートを形成するステップ、によるステップと、
前記複数のフィンのうちの第2のフィンに論理デバイスを形成するステップであって、
前記第2のフィンに間隔をあけて配置された第2のソース領域及び第2のドレイン領域を形成するステップであって、前記第2のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間の前記第2のフィンの前記頂面及び前記対向する側面に沿って延在している、形成するステップ、並びに
前記第2のチャネル領域に沿って延在する金属材料の第1の論理ゲートを形成するステップであって、前記第1の論理ゲートは、前記第2のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、形成するステップ、によるステップと、を含む、方法。 - 前記選択ゲート、前記消去ゲート、及び前記第1の論理ゲートの前記形成するステップは、
前記基板の上方にポリシリコン層を形成するステップと、
前記ポリシリコン層の第1のブロックが前記第1のソース領域に沿って延在し、かつ前記第1のソース領域から絶縁され、前記ポリシリコン層の第2のブロックが前記第1のチャネル領域の前記第2の部分に沿って延在し、かつ前記第1のチャネル領域の前記第2の部分から絶縁され、前記ポリシリコン層の第3のブロックが前記第2のチャネル領域に沿って延在し、かつ前記第2のチャネル領域から絶縁されるように、前記ポリシリコン層の部分を除去するステップと、
前記ポリシリコン層の前記第2のブロックを除去して、金属材料の第1のブロックと置換するステップと、
前記ポリシリコン層の前記第3のブロックを除去して、金属材料の第2のブロックと置換するステップと、を含み、
前記ポリシリコン層の前記第1のブロックは前記消去ゲートであり、金属材料の前記第1のブロックは前記選択ゲートであり、金属材料の前記第2のブロックは前記第1の論理ゲートである、請求項11に記載の方法。 - 前記ポリシリコン層の前記第2及び第3のブロックを除去するステップの前に、前記消去ゲート及び前記制御ゲートの上方に絶縁層を形成するステップを更に含む、請求項12に記載の方法。
- 前記選択ゲートの前記形成するステップは、前記選択ゲートと前記第1のチャネル領域の前記第2の部分との間に配設された高K誘電材料を形成するステップを含み、前記第1の論理ゲートの前記形成するステップは、前記第1の論理ゲートと前記第2のチャネル領域との間に配設された高K誘電材料を形成するステップを含む、請求項11に記載の方法。
- 前記第1のフィンの前記頂面は、前記第2のフィンの前記頂面に対して陥凹している、請求項11に記載の方法。
- 前記第1のフィンの前記頂面に第1の隆起部分を形成するステップであって、前記第1のドレイン領域は、前記第1の隆起部分に少なくとも部分的に形成される、ステップを更に含む、請求項11に記載の方法。
- 前記第2のフィンの前記頂面に第2の隆起部分を形成するステップであって、前記第2のソース領域は、前記第2の隆起部分に少なくとも部分的に形成される、ステップと、
前記第2のフィンの前記頂面に第3の隆起部分を形成するステップであって、前記第2のドレイン領域は、前記第3の隆起部分に少なくとも部分的に形成される、ステップと、を更に含む、請求項16に記載の方法。 - 第1の方向に延在する長さを有する、前記複数のフィンのうちの第3のフィンを形成するステップであって、前記第1のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有し、前記第1のソース領域は、前記第1のフィンと前記第3のフィンとの交点において前記第1のフィンに形成される、ステップを更に含む、請求項11に記載の方法。
- 前記消去ゲートは、前記第1のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1及び第2の側面並びに前記頂面から絶縁され、前記第3のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、請求項18に記載の方法。
- 前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの前記上縁から絶縁され、前記消去ゲートは、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項11に記載の方法。
- 前記複数のフィンのうちの第3のフィンに第2の論理デバイスを形成するステップであって、
前記第3のフィンに間隔をあけて配置された第3のソース領域及び第3のドレイン領域を形成するステップであって、前記第3のフィンの第3のチャネル領域は、前記第3のソース領域と前記第3のドレイン領域との間を前記第3のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップ、並びに
前記第3のチャネル領域に沿って延在する第2の論理ゲートを形成するステップであって、前記第2の論理ゲートは、前記第3のフィンの前記第1及び第2の側面並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1及び第2の側面並びに前記頂面から絶縁される、形成するステップ、によるステップを更に含む、請求項11に記載の方法。 - 前記第1の論理ゲートは、第1の絶縁材によって前記第2のフィンから絶縁され、
前記第2の論理ゲートは、第2の絶縁材によって前記第3のフィンから絶縁され、
前記第2の絶縁材は、前記第1の絶縁材の厚さよりも大きい厚さを有する、請求項21に記載の方法。
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