JP2018503263A - 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 - Google Patents

金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 Download PDF

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Abstract

間にチャネル領域を有する、離間された第１の領域及び第２の領域を形成することと、チャネル領域の第１の部分の上にそこから絶縁された浮遊ゲートを形成することと、浮遊ゲート上にそこから絶縁された制御ゲートを形成することと、第１の領域上にそこから絶縁された消去ゲートを形成することと、チャネル領域の第２の部分上にそこから絶縁された選択ゲートを形成することと、によって、メモリデバイスを形成する方法。浮遊ゲートを形成することは、基板上に第１の絶縁層を形成することと、第１の絶縁層上に第１の導電層を形成することと、第１の導電層を通る第１のトレンチ及び第２のトレンチを形成するために２つの別個のエッチングを実行することと、を含む。第１のトレンチにおける第１の導電層の側壁は負勾配を有し、第２のトレンチにおける第１の導電層の側壁は垂直である。

Description

〔関連出願〕
本出願は、２０１５年１月２３日に出願された米国特許仮出願第６２／１０７，０７７号の利益を主張する。
本発明は、不揮発性メモリセルアレイに関する。
分割ゲートメモリセルをかかるセルのアレイとして形成することは、当該技術分野において周知である。例えば、米国特許第７，８６８，３７５号（あらゆる目的で参照により本明細書に援用）は、それぞれのメモリセルが浮遊ゲート、制御又は結合ゲート、選択ゲート、消去ゲートを含み、すべてがソース領域とドレイン領域との間に画定されたチャネル領域を有する基板上に形成されている、メモリセルのアレイを開示している。空間を効率的に使用するため、メモリセルは２つ１組で形成され、それぞれの組は共通のソース領域及び消去ゲートを共有する。
また、メモリセルのアレイとして同一のウェハチップ上に低電圧及び高電圧の両論理デバイスを形成することも知られている。かかる論理デバイスは、それぞれにソース及びドレインを有するトランジスタと、ソースとドレインとの間のチャネル領域の導電性を制御するポリゲートと、を含み得る。
メモリデバイスを形成する方法であって、第１の導電型の基板内に、第２の導電型の離間された第１の領域と第２の領域とを形成することと、それらの間にチャネル領域を画定することと、第１の領域に隣接するチャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、第１の領域上に配設されてそこから絶縁された消去ゲートを形成することと、第２の領域に隣接するチャネル領域の第２の部分上にそこから絶縁された選択ゲートを形成することと、を含む。浮遊ゲートを形成することは、基板上に第１の絶縁層を形成することと、第１の絶縁層上に第１の導電層を形成することと、第１の導電層を通る第１のトレンチを形成するために第１のエッチングを実行することと、第１の導電層を通る第２のトレンチを形成するために、第１のエッチングとは異なる第２のエッチングを実行することと、を含む。浮遊ゲートは、第１のトレンチと第２のトレンチとの間の第１の導電層を構成する。第１の領域は、第１のトレンチの下に配設される。第１のトレンチにおける第１の導電層の側壁は負勾配を有し、第２のトレンチにおける第１の導電層の側壁は垂直である。
メモリデバイスを形成する方法は、第１の導電型の基板内に、第２の導電型の離間された第１の領域と第２の領域とを形成することと、それらの間にチャネル領域を画定することと、第１の領域に隣接するチャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、第１の領域上に配設されてそこから絶縁された消去ゲートを形成することと、第２の領域に隣接するチャネル領域の第２の部分上にそこから絶縁された選択ゲートを形成することと、を含む。浮遊ゲートの形成は、基板上にそこから絶縁された第１のポリシリコン層を堆積させることと、浮遊ゲートを構成する第１のポリシリコン層のブロックを残して、第１のポリシリコン層を介してエッチングを施すことと、を含む。制御ゲートを形成することは、第１のポリシリコン層上にそこから絶縁された第２のポリシリコン層を堆積させることと、制御ゲートを構成する第２のポリシリコン層のブロックを残して、第２のポリシリコン層を介してエッチングを施すことと、を含む。消去ゲートを形成することは、第１の領域上にそこから絶縁された第３のポリシリコン層を堆積させることを含む。選択ゲートを形成することは、基板上にそこから絶縁された第４のポリシリコン層を堆積させることと、浮遊ゲート及び制御ゲートに横方向に隣接し、そこから絶縁された第４のポリシリコン層の第１のブロックを残して、第４のポリシリコン層を介してエッチングを施すことと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（メモリ区域内のセルＷＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、（セルＢＬ方向の）垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスを形成する工程を示す、垂直断面図である。 本発明のメモリセルデバイスの代替実施形態を示す、垂直横断面図である。
本発明は、金属ゲートを備えた自己整合型分割ゲートメモリセルと、メモリセルアレイと同じウェハチップ上の低電圧及び高電圧の両論理デバイスと、を形成するための技術である。
プロセスは、半導体基板１０を準備することから開始する。基板１０上に、酸化物層１２が形成される。酸化物層１２上に、第１のポリシリコン（ポリ）層１４が形成される。ポリ層１４上に、窒化物層１６が形成される。窒化物層１６は、その上にＢＡＲＣコーティングを含んでよい。構造は、フォトリソグラフィーのフォトレジスト堆積１８、マスク露光、及びフォトレジストエッチングを使用してパターン化される。ＢＡＲＣ、窒化物、ポリ、酸化物、及びシリコンエッチングが構造の露出部分で実行され、これらすべての層を通って基板１０の中に延在するトレンチ２０が形成される。トレンチ２０は、基板を１つ又は２つ以上のメモリセル区域２２、１つ又は２つ以上のＨＶ／ＭＶデバイス区域２４、及び１つ又は２つ以上のコアデバイス区域２６に分割し、メモリセル区域２２を活性領域２２ａ及び隔離領域２２ｂに分割する。結果として得られた構造を図１Ａ（メモリ区域２２内のセルＷＬ方向の断面）及び図１Ｂ（セルＢＬ方向の断面）に示す。
フォトレジスト１８が除去された後、トレンチ２０に絶縁材料（例えば、ＳＴＩ酸化物）が充填される。好ましくは、これは、トレンチが酸化物層で覆われ、続いて酸化物の堆積、焼きなまし、及びＣＭＰ（化学機械研磨）酸化物エッチングが行われる従来のＳＴＩプロセスを伴う。次いで、窒化物層１６が、窒化物エッチングによって除去される。結果として得られた構造を図２Ａ及び２Ｂに示す。
好ましくは、露出したポリ層１４上でポリの埋め込みが実行される。その後、図３Ａ及び３Ｂに示すように、酸化物エッチングが使用されて、ＳＴＩ絶縁体２８の上面がポリ層１４の上面より下に下げられる。
ＯＮＯ（酸化物、窒化物、酸化物）絶縁体３０が、酸化物、窒化物、酸化物の堆積及び焼きなましによって構造上に形成される。第２のポリ層３２が構造上に形成され、続いてポリの埋め込み及び焼きなましが行われる。次に、図４Ａ及び４Ｂに示すように、窒化物層３４が構造上に形成され、続いて酸化物層３６、続いて別の窒化物層３８、続いて別の酸化物層４０が形成される。
フォトリソグラフィープロセス（フォトレジスト、マスク露光、及びエッチング）が使用されて、メモリセル区域２２内の構造の一部が選択的に露出される。図５Ａ及び５Ｂ（フォトレジストの除去後）に示すように、酸化物、窒化物、及び酸化物エッチングが使用されて、構造の露出部分にトレンチ４２が形成される。酸化物堆積及びエッチングが実行されて、トレンチ４２の側壁に沿った酸化物のスペーサ４４が形成される。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の堆積の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。窒化物エッチングが使用されて、トレンチ４２（スペーサ４４の間）の底部にある窒化物層３４の露出部分が除去される。次に、ポリエッチングが使用されて、トレンチ４２（スペーサ４４の間）の底部にある第２のポリ層３２の露出部分が除去される。結果として得られた構造を図６Ａ及び６Ｂに示す。
ＨＴＯ（高温酸化物）の堆積が実行されて、構造上（及びトレンチ４２内）に酸化物４６の層が形成され、続いてＨＴＯの焼きなましが行われる。次いで、酸化物、ＯＮＯ、及びポリエッチングが実行されて、トレンチ４２が酸化物層１２まで拡張される。ポリエッチングは好ましくは等方性であり、そのため、第１のポリ層１４の側壁へのわずかなアンダーカット１４ａ（すなわち、負勾配）が存在する。結果として得られた構造を図７Ａ及び７Ｂに示す。次いで、スクリーニング酸化物層４８が構造上に堆積され、続いて、図８に示すように、トレンチ４２の下の基板内にソース（第１）領域５０を形成するための埋め込み及び焼きなましが行われる。
酸化物エッチングが実行されて、スクリーニング酸化物層４８が除去される。次いで、酸化物の堆積が実行されて、第１のポリ層１４のアンダーカット縁部にトンネル酸化物５２が形成される。次いで、ポリシリコンが構造上に堆積され、続いて、トレンチにポリシリコンを充填するポリＣＭＰエッチバックが行われる。図９に示すように、更なるポリエッチバックによって、それぞれのトレンチ４２の底部にポリシリコン５４のブロックが残される。酸化物の堆積及びＣＭＰ酸化物エッチングが使用されて、トレンチ４２が酸化物５６で充填される。次いで、図１０に示すように、窒化物エッチングが使用されて、窒化物層３８が除去される。
酸化物エッチングが実行されて、酸化物層３６が除去され、下層の窒化物層３４が露出される。次いで、窒化物エッチングが使用されて、窒化物層３４の露出部分が除去され、続いてポリエッチングによって第２のポリ層３２の露出部分が除去される。ＨＴＯの堆積及び焼きなましが実行される。次いで、１対のメモリセルを構成する積層構造５８を残しながら、図１１に示すように、ＨＴＯ、ＯＮＯ、及びポリエッチングが実行されて、ＯＮＯ層３０の露出部分及び第１のポリ層１４が除去される。１つの積層構造５８のみが示されているが、メモリセル区域２２内にかかる積層構造のアレイが存在することを理解されたい。
次いで、フォトレジスト６０が構造上に形成され、それぞれの積層構造５８に隣接するメモリセル区域内の当該部分から、フォトレジスト６０が選択的に除去される。次いで、図１２に示すように、基板の対応する部分上（最終的に、この上にワード線ゲートが形成されることになる）で埋め込みプロセスが実行される。フォトレジスト５４が除去された後、熱酸化が実行されて、第１のポリ層１４の露出側に酸化物６２が形成される。図１３に示すように、窒化物堆積及び窒化物エッチングが実行されて、積層構造５８の側面に窒化物スペーサ６４が形成される。
この段階で、埋め込みのためにウェハの様々な部分を選択的に露出させるよう、フォトレジストが形成され、選択的に除去され得る。例えば、ＨＶ／ＭＶデバイス区域及びコアデバイス区域内のワード線の埋め込み及びＶｔの埋め込みが実行され得る。次いで、酸化物エッチングが使用されて、基板表面上の酸化物層１２の露出部分が除去される。次いで、図１４に示すように、酸化物６６（基板上の酸化物の層及び積層構造の側壁に沿った酸化物のスペーサ）が、ＲＴＯ及びＨＴＯによって構造上に形成され、続いてＨＴＯの焼きなましが行われる。
この段階で、更なる埋め込みのためにウェハの様々な部分を選択的に露出するよう、フォトレジストが形成され、選択的に除去され得る。例えば、Ｐウェル及びＮウェルの埋め込みが、必要に応じてコアデバイス区域内で実行され得る。次いで、フォトレジストがメモリセル区域２２及びコアデバイス区域２６上に形成され、ＨＶ／ＭＶデバイス区域２４は露出したままとなる。酸化物エッチングが使用されて、ＨＶ／ＭＶデバイス区域２４内の基板表面上の酸化物６６が除去され、続いて酸化プロセスによってより厚みのある酸化物層６８が形成される。フォトレジストが除去された後、図１５（フォトレジストの除去後）に示すように、追加のフォトレジストがＨＶ／ＭＶデバイス区域２４上に形成され、メモリセル区域２２及びコアデバイス区域２６は酸化物エッチングにさらされたままとなり、基板表面上の酸化物層６６、メモリセル区域構造５８沿いの酸化物スペーサ６６、及びメモリセル区域構造の上面沿いの酸化物が除去される。
ｈｉｇｈｔ−Ｋ（高誘電率）絶縁材料７０の層が構造上に形成され、続いて、ＴｉＮ層７２、ポリシリコン７４の第３の層、及び酸化物層７６の形成が行われる。酸化物層がフォトリソグラフィーを使用してパターン化されて、メモリセル区域２２から酸化物層７６が除去されるが、ＨＶ／ＭＶデバイス２４及びコアデバイス区域２６内には酸化物層７６はそのまま残される。次いで、図１６に示すように、別のポリの堆積が実行されて、メモリセル区域２２内のポリ７４が厚化され、ＨＶ／ＭＶデバイス及びコアデバイス区域内の酸化物層７６上にポリシリコン層７８が形成される。
ＢＡＲＣコーティング後に、ポリエッチングが実行されて、ポリ層７４が薄化され、ポリ層７８が除去される。次いで、図１７に示すように、酸化物層７６が酸化物エッチングによって除去され、ポリ層７４は、ＨＶ／ＭＶデバイス区域２４及びコアデバイス区域２６内でのその厚さに対して、メモリセル区域２２内ではより厚いままとなる。酸化物層８０が構造上に形成され、下層ポリ７４の一部を選択的に露出するようにフォトリソグラフィーによってパターン化される。図１８（フォトリソグラフィーのフォトレジストの除去後）に示すように、各種の区域内にポリ７４のブロックを残しながら、露出したポリ部分でポリエッチングが実行される。
酸化物層８０が、フォトリソグラフィー（すなわち、フォトレジストの堆積、マスク露光、ポリエッチング、酸化物層エッチング）を使用して、メモリセル区域内の酸化物層８０の一部を除去するように再びパターン化され、ポリブロック７４の下層部分は露出したままとなる。次いで、フォトレジストの除去後、ポリエッチングが実行されて、ポリブロック７４の露出した部分が除去される（すなわち、メモリセル区域２２内のポリブロック７４の幅が削減される）。次いで、ＴｉＮエッチングが実行されて、ＴｉＮ層７２の露出部分が除去される。次いで、ポリブロック７４上の酸化物層８０を除去し、基板表面上のｈｉｇｈ−Ｋ絶縁体７０を除去する酸化物エッチングが実行される。結果として得られた構造を図１９に示す。
酸化プロセスが使用されて、基板の露出した表面部分上に酸化物の層が形成される。次いで、一連の埋め込みが実行されて、ソース／ドレイン領域が各種の区域内に形成される。例えば、フォトレジストが構造上に形成され、メモリセル区域２２からのみ除去される。次いで、ＬＤＤの埋め込みが実行されて、ドレイン領域８２が形成される。フォトレジストの削除後、追加のフォトレジストが構造上に形成され、コアデバイス区域２６からのみ除去される。次いで、埋め込みが実行されて、コアデバイス区域２６内にソース領域８４及びドレイン領域８６が形成される。次いで、酸化物エッチングが実行されて、コアデバイス区域２６内の基板表面上の酸化物層が除去される。フォトレジストの削除後、追加のフォトレジスト８８が構造上に形成され、ＨＶ／ＭＶデバイス区域２４からのみ除去される。次いで、図２０（酸化物エッチングが使用されて、ＨＶ／ＭＶデバイス区域２４内の基板表面上の酸化物層が除去された後）に示すように、高電圧埋め込みが行われて、ＨＶ／ＭＶデバイス区域２４内にソース領域９０及びドレイン領域９２が形成される。埋め込みを分離させることによって、３つの区域内の様々なソース／ドレイン領域が、異なる破壊電圧で形成され得、異なる導電型のウェル（すなわち、Ｐウェル対Ｎウェル）内の様々な区域の形成に適応する。
フォトレジストの除去後、酸化物及び窒化物の堆積並びにエッチバックが実行されて、構造の側壁沿いに酸化物／窒化物スペーサ９４が形成される。図２１に示すように、追加の埋め込みを実行してソース／ドレイン領域の形成を完了させることができ、スペーサは、段階的な接合部が結果として生じるようにこの埋め込みをブロックする。フォトレジストが構造上に形成され、メモリセル区域２２内の構造を選択的に露出するよう、フォトリソグラフィーを介して選択的に削除される。次いで、酸化物エッチングが実行されて、メモリセル区域２２内のポリブロック上の酸化物が除去される。フォトレジストの除去後、シリサイド９６が、ポリブロックの露出した上面上、及び基板の露出した上面上に形成される。次いで、絶縁材料９７（例えば、酸化物）及び９８（例えば、ＩＬＤＯ−層間絶縁膜）が構造上に形成される。結果として得られた構造を図２２に示す。
ＩＬＤＯエッチングが実行されて、ＨＶ／ＭＶデバイス区域２４及びコアデバイス区域２６内のポリブロック７４が露出され、メモリセル区域２２内の積層構造５８ごとの外側のポリブロック７４が露出される。ＨＶ／ＭＶデバイス区域及びコアデバイス区域内のポリブロック７４に到達させるための、それらの区域内の追加のＩＬＤＯエッチングに対してメモリセル区域を保護するため、パターン化されたフォトレジストを使用してもよい。次いで、図２３に示すようにトレンチ１００を残しながら、露出したポリブロック７４がポリエッチングによって除去される。トレンチ１００は、金属の堆積及びエッチバック（すなわち、論理デバイス及びメモリセル用の金属ゲートの形成）によって、金属材料１０２のブロックで充填される。金属の堆積及びエッチバックは、他の区域に対する保護的なフォトレジストを使用して、異なる区域に別個に行うことができる。結果として得られた構造を図２４に示す。
次いで、絶縁材料１０４（例えば、ＩＬＤ０）が構造上に形成され、ＣＭＰエッチングを使用して平坦化される。次いで、フォトレジストが構造上に形成され、絶縁材料を選択的に露出させるよう、フォトリソグラフィーによってパターン化される。次いで、図２５（フォトレジストの除去後）に示すように、エッチングが使用されて絶縁材料の露出部分が除去され、絶縁材料１０４を介してソース領域及びドレイン領域まで、これらの領域を露出させる接触孔１０６が作製される。次いで、接触孔１０６が適切な導電材料で充填されて、ソース／ドレイン領域用に電気接点１０８が作製される。最終構造を図２６に示す。
メモリセルはそれぞれ、ソース領域５０及びドレイン領域８２、ポリシリコン浮遊ゲート１１０、ポリシリコン制御（結合）ゲート１１２、ポリシリコン消去ゲート１１４、及び金属ワード線又は選択ゲート１１６を含む。メモリセルは、共通消去ゲート１１４及び共通ソース領域５０を共用して２つ１組で形成される。ＨＶ／ＭＶデバイス区域２４内の論理デバイスはそれぞれ、ソース領域９０及びドレイン領域９２、並びに金属ゲート１０２を含む。コアデバイス区域２６内の論理デバイスはそれぞれ、ソース領域８４及びドレイン領域８６、並びに金属ゲート１０２を含む。
上述の形成プロセスは、多くの利点を有する。まず、メモリセル及び論理デバイスは、それらのポリゲートが除去されて金属材料に置換される前に、自己整合プロセスで完全に形成される。メモリセル構成要素、特に浮遊ゲート、制御ゲート、消去ゲート、及び浮遊ゲートと消去ゲートとの間のトンネル酸化物が最初に形成され、絶縁材料によって、後に実施される金属ゲート形成処理から保護される。浮遊ゲートの側面は、別個の処理工程によって形成され、そのため、ソース領域上の浮遊ゲートの側壁がわずかなアンダーカットを有して形成されて、消去ゲートに対向する鋭角を高めることができる一方、選択ゲートに隣接する浮遊ゲートの側壁は垂直方向で形成される。多くの要素が互いに自己整合型であり、それにより、必要なフォトリソグラフィーのマスキング工程の数が軽減される。
本発明は、上述の、及び本明細書に例示の実施形態（複数の場合あり）に限定されないことが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語をも限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、請求項及び明細書から明らかなように、すべての方法工程が例示又は特許請求される正確な順序で行われる必要はなく、むしろ任意の順序でメモリセルの対及び関連する論理デバイスの適切な形成が可能である。材料の単一層は、そのような又は類似の材料の複数層として形成することができ、そして、逆もまた同様である。最後に、金属選択ゲート１１６は、導電材料の複合物から作製され得る。例えば、固体金属のブロックで作製される代わりに、図２７に示すように、選択ゲート１１６は、代わりにＬ形金属材料１２０及びポリシリコン１２２のブロックで形成され得る。別の例として、選択ゲート１１６は、ポリシリコンを維持することができる（すなわち、図２２に示すメモリセル区域２２内の外側のポリブロック７４は除去されず、図２３〜２４に示すように金属ブロックに置換される）。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (13)

  1. メモリデバイスを形成する方法であって、
    第１の導電型の基板内に、第２の導電型の、離間された第１の領域及び第２の領域を形成することであって、それらの間にチャネル領域を画定する、ことと、
    前記第１の領域に隣接した前記チャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、
    前記浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、
    前記第１の領域上に配設されてそこから絶縁された消去ゲートを形成することと、
    前記第２の領域に隣接した前記チャネル領域の第２の部分上にそこから絶縁された選択ゲートを形成することと、を含み、
    前記浮遊ゲートを形成することが、
    前記基板上に第１の絶縁層を形成することと、
    前記第１の絶縁層上に第１の導電層を形成することと、
    前記第１の導電層を通る第１のトレンチを形成するための第１のエッチングを実行することと、
    前記第１の導電層を通る第２のトレンチを形成するための前記第１のエッチングとは異なる、第２のエッチングを実行することと、を含み、
    前記浮遊ゲートが、前記第１のトレンチと前記第２のトレンチとの間の前記第１の導電層を構成し、
    前記第１の領域が、前記第１のトレンチの下に配設され、
    前記第１のトレンチにおける前記第１の導電層の側壁が負勾配を有し、前記第２のトレンチにおける前記第１の導電層の側壁が垂直である、方法。
  2. 前記選択ゲートを形成することが、前記基板上にそこから絶縁されたポリシリコン層を堆積させることと、前記浮遊ゲート及び前記制御ゲートに横方向に隣接し、そこから絶縁された前記ポリシリコン層の第１のブロックを残して、前記ポリシリコン層を介してエッチングを施すことと、を含む、請求項１に記載の方法。
  3. 前記基板上にそこから絶縁された第１の論理ゲートを形成することと、
    前記基板内に、前記第２の導電型の、離間された第３及び第４の領域を形成することであって、それらの間に第２のチャネル領域を画定する、ことと、によって前記基板上に第１の論理デバイスを形成することを更に含み、
    前記第１の論理ゲートが、前記第２のチャネル領域上に配設され、
    前記ポリシリコン層の第２のブロックを残して、前記ポリシリコン層を介してエッチングを施すことと、
    前記ポリシリコン層の前記第２のブロックを除去して、前記第１の論理ゲートを構成する金属材料の第１のブロックと置換することと、によって形成される、請求項２に記載の方法。
  4. 前記基板の上にそこから絶縁された第２の論理ゲートを形成することと、
    前記基板内に、前記第２の導電型の、離間された第５及び第６の領域を形成することであって、それらの間に第３のチャネル領域を画定する、ことと、によって前記基板上に第２の論理デバイスを形成することを更に含み、
    前記第２の論理ゲートが、前記第３のチャネル領域上に配設され、
    前記ポリシリコン層の第３のブロックを残して、前記ポリシリコン層を介してエッチングを施すことと、
    前記ポリシリコン層の前記第３のブロックを除去して、前記第２の論理ゲートを構成する金属材料の第２のブロックと置換することと、によって形成される、請求項３に記載の方法。
  5. 前記第１の論理ゲートが、第２の絶縁層によって前記基板から絶縁され、
    前記第２の論理ゲートが、第３の絶縁層によって前記基板から絶縁され、
    前記第２の絶縁層が、前記第３の絶縁層より厚い、請求項４に記載の方法。
  6. 前記第１及び第２の論理ゲートがそれぞれ、選択ゲートの高さよりも低い高さを有する、請求項４に記載の方法。
  7. メモリデバイスを形成する方法であって、
    第１の導電型の基板内に、第２の導電型の、離間された第１の領域及び第２の領域を形成することであって、それらの間にチャネル領域を画定する、ことと、
    前記第１の領域に隣接した前記チャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、
    前記浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、
    前記第１の領域上に配設されてそこから絶縁された消去ゲートを形成することと、
    前記第２の領域に隣接した前記チャネル領域の第２の部分上にそこから絶縁された選択ゲートを形成することと、を含み、
    前記浮遊ゲートを形成することが、前記基板上にそこから絶縁された第１のポリシリコン層を堆積させることと、前記浮遊ゲートを構成する前記第１のポリシリコン層のブロックを残して、前記第１のポリシリコン層を介してエッチングを施すことと、を含み、
    前記制御ゲートを形成することが、前記第１のポリシリコン層上にそこから絶縁された第２のポリシリコン層を堆積させることと、前記制御ゲートを構成する前記第２のポリシリコン層のブロックを残して、前記第２のポリシリコン層を介してエッチングを施すことと、を含み、
    前記消去ゲートを形成することが、前記第１の領域上にそこから絶縁された第３のポリシリコン層を堆積させることを含み、
    前記選択ゲートを形成することが、前記基板上にそこから絶縁された第４のポリシリコン層を堆積させることと、前記浮遊ゲート及び前記制御ゲートに横方向に隣接し、そこから絶縁された前記第４のポリシリコン層の第１のブロックを残して、前記第４のポリシリコン層を介してエッチングを施すことと、を含む、方法。
  8. 前記第４のポリシリコン層の前記第１のブロックが、前記選択ゲートを構成する、請求項７に記載の方法。
  9. 前記選択ゲートを形成することが、
    前記第４のポリシリコン層の前記第１のブロックを除去して、前記選択ゲートを構成する金属材料の第１のブロックと置換すること、を更に含む、請求項７に記載の方法。
  10. 前記基板上にそこから絶縁された第１の論理ゲートを形成することと、
    前記基板内に、前記第２の導電型の、離間された第３及び第４の領域を形成することであって、それらの間に第２のチャネル領域を画定する、ことと、によって前記基板上に第１の論理デバイスを形成することを更に含み、
    前記第１の論理ゲートが、前記第２のチャネル領域上に配設され、
    前記第４のポリシリコン層の第２のブロックを残して、前記第４のポリシリコン層を介してエッチングを施すことと、
    前記第４のポリシリコン層の前記第２のブロックを除去して、前記第１の論理ゲートを構成する金属材料の第１のブロックと置換することと、によって形成される、請求項７に記載の方法。
  11. 前記基板上にそこから絶縁された第２の論理ゲートを形成することと、
    前記基板内に、前記第２の導電型の、離間された第５及び第６の領域を形成することであって、それらの間に第３のチャネル領域を画定する、ことと、によって前記基板上に第２の論理デバイスを形成することを更に含み、
    前記第２の論理ゲートが、前記第３のチャネル領域上に配設され、
    前記第４のポリシリコン層の第３のブロックを残して、前記第４のポリシリコン層を介してエッチングを施すことと、
    前記第４のポリシリコン層の前記第３のブロックを除去して、前記第２の論理ゲートを構成する金属材料の第２のブロックと置換することと、によって形成される、請求項１０に記載の方法。
  12. 前記第１の論理ゲートが、第１の絶縁層によって前記基板から絶縁され、
    前記第２の論理ゲートが、第２の絶縁層によって前記基板から絶縁され、
    前記第１の絶縁層が、前記第２の絶縁層より厚い、請求項１１に記載の方法。
  13. 前記第１及び第２の論理ゲートがそれぞれ、選択ゲートの高さよりも低い高さを有する、請求項１１に記載の方法。
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