KR102240022B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
반도체 장치 및 반도체 장치의 제조 방법 Download PDFInfo
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Abstract
본 발명의 실시 형태에 따른 반도체 장치의 제조 방법은, 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극층 및 제어 게이트 전극층을 갖는 스플릿 게이트(split gate) 구조물을 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 제1 게이트 절연막과 금속 게이트막을 순차적으로 형성하는 단계, 상기 로직 영역 및 상기 셀 영역의 적어도 일부에서 상기 금속 게이트막을 제거하는 단계, 상기 금속 게이트막이 제거된 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 게이트 전극막을 형성하는 단계, 및 상기 제1 및 제2 게이트 절연막, 상기 게이트 전극막 및 잔존한 상기 금속 게이트막을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근 들어 플래시 메모리 장치에서 셀 소자와 로직 소자를 함께 제조하는 공정에 대한 연구가 진행되고 있다. 플래시 메모리 장치에서 메모리 셀 소자와 함께 로직 소자를 형성함에 있어서, 저전압으로 동작하는 로직 소자에서 발생할 수 있는 게이트 누설(Gate Leakage) 현상을 방지하기 위해 고유전율 막과 금속 게이트를 이용하여 저전압으로 동작하는 로직 소자를 형성하는 방법에 대한 연구가 활발하게 진행되고 있다.
고유전율 막과 메탈 게이트를 이용하여 게이트 구조물을 형성하는 경우, 저전압으로 동작하는 로직 소자에서 게이트 누설 현상을 방지할 수 있다. 반면, 메모리 셀 소자가 스플릿 게이트(Split Gate) 구조를 갖는 경우 이레이즈 게이트와 셀렉트 게이트가 메탈 게이트에 의해 서로 전기적으로 연결되는 쇼트 현상으로 인해 플래시 메모리 장치가 제대로 동작할 수 없으며, 데이터 리텐션(data retention) 오류가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 고유전율 막과 메탈 게이트를 이용하여 로직 영역에 포함되는 회로 소자를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은, 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극 및 제어 게이트 전극을 갖는 스플릿 게이트(split gate)를 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 제1 게이트 절연층과 금속 게이트층을 순차적으로 형성하는 단계, 상기 로직 영역 및 상기 셀 영역의 적어도 일부에서 상기 금속 게이트층을 제거하는 단계, 상기 금속 게이트층이 제거된 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 게이트 전극층을 형성하는 단계, 및 상기 제1 및 제2 게이트 절연층, 상기 게이트 전극층 및 잔존한 상기 금속 게이트층을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계를 포함한다.
본 발명의 일부 실시 형태에서, 상기 로직 영역은, 상기 셀 영역에 인접하는 제1 영역, 및 상기 제1 영역에 인접하는 제2 영역을 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 게이트층을 제거하는 단계는, 상기 셀 영역의 적어도 일부 영역 및 상기 제1 영역에서 상기 금속 게이트층을 제거하고, 상기 제2 영역에서 상기 금속 게이트층을 잔존시킬 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 게이트층을 제거하는 단계는, 상기 셀 영역의 적어도 일부 영역에서 상기 금속 게이트층을 제거하고, 상기 제1 영역 및 상기 제2 영역에서 상기 금속 게이트층을 잔존시킬 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 게이트층을 제거하는 단계는, SC1 용액을 포함하는 식각 용액을 이용하여 상기 로직 영역의 적어도 일부 영역 및 상기 셀 영역에서 상기 금속 게이트층을 제거하는 습식 식각 공정을 포함할 수 있다.
본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은, 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극 및 제어 게이트 전극을 갖는 스플릿 게이트(split gate)를 형성하는 단계, 상기 로직 영역 중 적어도 일부에서 상기 기판의 상면이 노출되도록 제1 게이트 전극층을 형성하는 단계, 상기 로직 영역에서 노출된 상기 기판의 상면에 제1 게이트 절연층 및 금속 게이트층을 순차적으로 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 제2 게이트 전극층을 형성하는 단계, 및 상기 제1 및 제2 게이트 전극층, 상기 금속 게이트층 및 상기 제1 게이트 절연층을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계를 포함한다.
본 발명의 일부 실시 형태에서, 상기 금속 게이트층의 적어도 일부를 제거하는 단계는, 상기 로직 영역 및 상기 셀 영역에 상기 제1 게이트 절연층 및 상기 금속 게이트층을 형성하는 단계, 상기 셀 영역을 노출시키는 마스크층을 형성하는 단계, 및 상기 셀 영역에서 상기 금속 게이트층을 제거하는 단계를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 로직 영역에 형성되는 상기 게이트 전극들은 상기 제2 게이트 전극층을 포함하며, 상기 셀 영역에 형성되는 상기 게이트 전극들은 상기 제1 및 제2 게이트 전극층을 포함할 수 있다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 제1 영역과 제2 영역을 갖는 로직 영역 및 셀 영역을 포함하는 기판, 상기 제1 영역에 배치되는 제1 회로 소자와, 상기 제2 영역에 배치되는 제2 회로 소자를 포함하는 복수의 회로 소자, 및 상기 셀 영역에 배치되며, 스플릿 게이트 구조로 배치되는 플로팅 게이트 전극, 제어 게이트 전극, 소거 게이트 전극, 및 선택 게이트 전극을 포함하는 복수의 메모리 셀 소자를 포함하고, 상기 복수의 회로 소자 중 적어도 일부는 금속 게이트층 및 상기 금속 게이트층과 상기 기판 사이에 배치되는 제1 게이트 절연층을 포함하며, 상기 제1 게이트 절연층은 상기 복수의 메모리 셀 소자 내에 포함되는 다른 게이트 절연층보다 높은 유전율을 갖는다.
본 발명의 일부 실시 형태에 따르면, 상기 제1 회로 소자는 상기 기판의 상면으로부터 순차적으로 적층되는 상기 제1 게이트 절연층, 제2 게이트 절연층, 및 게이트 전극층을 가지며, 상기 제2 게이트 절연층은 상기 제1 게이트 전극층보다 낮은 유전율을 갖고, 상기 제2 회로 소자는 상기 기판의 상면으로부터 순차적으로 적층되는 상기 제1 게이트 절연층, 상기 금속 게이트층, 및 상기 게이트 전극층을 포함할 수 있다.
본 발명의 다양한 실시예에 따르면, 로직 영역에 포함되는 제1 회로 소자와 제2 회로 소자 중 적어도 일부는 고유전율 막과 금속 게이트층이 순차적으로 적층된 구조를 가질 수 있으며, 메모리 셀 소자는 적어도 일부 영역에서 금속 게이트층을 포함하지 않을 수 있다. 따라서, 게이트 누설 현상을 효율적으로 방지함과 동시에 메모리 셀 소자에서 금속 게이트층에 의해 발생할 수 있는 전기적 쇼트 현상 및 데이터 리텐션 오류를 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치가 포함될 수 있는 전자 장치를 간략하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이에 포함될 수 있는 메모리 셀 소자를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함될 수 있는 메모리 셀 소자를 나타낸 사시도이다.
도 4는 도 3에 도시한 메모리 셀 소자를 나타낸 단면도이다.
도 5는 도 3에 도시한 메모리 셀 소자를 나타낸 평면도이다.
도 6 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 20 내지 도 30은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 31 내지 도 34는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이에 포함될 수 있는 메모리 셀 소자를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함될 수 있는 메모리 셀 소자를 나타낸 사시도이다.
도 4는 도 3에 도시한 메모리 셀 소자를 나타낸 단면도이다.
도 5는 도 3에 도시한 메모리 셀 소자를 나타낸 평면도이다.
도 6 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 20 내지 도 30은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 31 내지 도 34는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치가 포함될 수 있는 전자 장치를 간략하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전자 장치(1)는, 플래시 메모리(10), 제어부(20) 및 램(30)을 포함할 수 있다. 플래시 메모리(10)는 데이터를 저장하는 메모리 셀 어레이(11) 및 로직 회로(12)를 포함할 수 있으며, 메모리 셀 어레이(11)는 복수의 메모리 블록을 가질 수 있다. 즉, 본 발명의 실시예에 따른 전자 장치(1)는 메모리 장치일 수 있다.
로직 회로(12)는 제어부(20)로부터 전달되는 명령에 따라 특정, 또는 전체 메모리 블록에 저장된 데이터를 지우거나, 새로운 데이터를 쓰거나, 저장된 데이터를 읽어오는 등의 동작을 제어할 수 있다. 제어부(20)는 전자 장치(1)와 연결되는 호스트로부터 전달되는 요청에 응답하여 로직 회로(12)가 수행하는 읽기, 쓰기, 소거 동작 등을 제어할 수 있다.
제어부(20)는 램(30)과 함께 메모리 컨트롤러를 구성할 수 있다. 도 1에는 도시되지 않았으나, 메모리 컨트롤러는 제어부(20)와 램(30) 이외에 호스트 인터페이스, 플래시 인터페이스, ECC 회로, 배드 페이지 관리자 등을 더 포함할 수도 있다.
램(30)은 제어부(20)에 의해 그 동작이 제어되며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 이용될 수 있다. 램(30)이 워크 메모리로 사용되는 경우, 제어부(20)에 의해 처리되는 데이터가 램(30)에 임시로 저장될 수 있다. 램(30)이 버퍼 메모리(buffer memory)로 사용되는 경우, 호스트와 전자 장치(1) 사이에서 송수신되는 데이터를 버퍼링하는 데에 램(30)이 사용될 수 있다. 캐시 메모리로 램(30)이 사용되는 경우에는, 저속 동작하는 플래시 메모리(10)가 고속으로 동작하도록 할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이에 포함될 수 있는 메모리 셀 소자를 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 메모리 셀 소자(40)는 복수의 게이트 전극을 가질 수 있다. 하나의 메모리 셀 소자(40)는 2개의 워드 라인(WL1-WLn: WL)에 연결될 수 있으며, 하나의 비트 라인(BL1-BLm: BL)에 연결될 수 있다. 도 2에서 메모리 셀 어레이(11)는 n개의 워드 라인(WL1-WLn)과 m개의 비트 라인(BL1-BLm)을 통해 로직 회로와 연결될 수 있다. (n, m 은 각각 2 이상의 자연수)
각 메모리 셀 소자(40)는 워드 라인(WL)과 연결되는 선택 게이트 전극층(41, 45), 제어 게이트 라인(CG)과 연결되는 제어 게이트 전극층(42, 44), 및 소거 게이트 라인(EG)과 연결되는 소거 게이트 전극층(43) 등을 포함할 수 있다. 제어 게이트 전극층(42, 44)은 플로팅 게이트 전극 구조를 가질 수 있다.
도 2에 나타낸 바와 같이 하나의 메모리 셀 소자(40)는 소거 게이트 전극층(43)을 기준으로 대칭 구조를 가질 수 있다. 따라서, 메모리 셀 소자(40)는 스플릿 게이트(Split Gate) 구조를 가질 수 있으며, 소거 게이트 전극층(43)의 측면에 제어 게이트 전극층(42, 44) 및 선택 게이트 전극층(41, 45)이 각각 배치될 수 있다. 각 게이트 전극층(41-45)에는 메모리 셀 어레이(11)의 동작에 따라 하기의 표 1과 같은 전압이 인가될 수 있다. 하기의 표 1에서 SL은 메모리 셀 소자(40)에 포함되는 소스 라인일 수 있다.
| 동작 | WL | CG | EG | BL | SL | |
| 쓰기 | SELECT | 0.8V | 9.0V | 4.5V | 0.3V | 4.5V |
| UNSELECT | 0V | 0V | 0V | 1.1V | VDD/3 | |
| 소거 | SELECT | 0V | -8.0V | 9.5V | 0V | 0V |
| UNSELECT | 0V | 1.1V | 0V | 0V | 0V | |
| 읽기 | SELECT | 1.1V | 1.5V | 0V | 0.4V | 0V |
| UNSELECT | 0V | 1.5V | 0V | 0V | FLOAT | |
쓰기 동작은 비트-바이-비트 원칙(bit-by-bit basis)에 따라 실행될 수 있다. 우선, 선택 게이트 전극층(42, 44)의 하부에 위치하는 플로팅 게이트에 커플링을 제공하기 위해 약 9.0V의 전압이 선택 게이트 전극층(42, 44)에 인가될 수 있으며, 그 절반에 해당하는 4.5V의 전압이 소스 라인(SL) 및 소거 게이트 전극층(43)에 인가될 수 있다. 워드 라인(WL)에는 약 0.8V의 전압이 인가될 수 있으며, 비트 라인(BL)에는 약 0.3V 또는 그 이하의 전압이 인가되어 수 마이크로 암페어 단위의 전류가 비트 라인(BL)에 흐를 수 있다.
소거 동작 시에는, 데이터를 지우고자 선택되는 메모리 셀 소자(40)의 소거 게이트 전극층(43)에 약 9.5V의 전압이 인가될 수 있다. 이때, 선택 게이트 전극층(42, 44)에는 -8.0V의 음(-) 전압이 인가될 수 있으며, 따라서 선택 게이트 전극층(42, 44)의 하부에 위치한 플로팅 게이트 전극으로부터 소거 게이트 전극층(43)으로 전자 터널링이 발생할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함될 수 있는 메모리 셀 소자를 나타낸 사시도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 소자(100)는 기판(110), 기판(110)에 형성되는 제어 게이트 전극층(127), 소거 게이트 전극층(171), 및 선택 게이트 전극층(173) 등을 포함할 수 있다. 메모리 셀 소자(100)는, 제1 방향 (도 3의 x축 방향)을 따라서 소거 게이트 전극층(171)의 양측에 제어 게이트 전극층(127), 및 선택 게이트 전극층(173)이 배치되는 스플릿 게이트(split gate) 구조를 가질 수 있다.
일 실시예에서, 메모리 셀 소자(100)는 기판(110) 상에 순차적으로 적층되는 플로팅 게이트 절연층(121), 플로팅 게이트 전극층(123), 제어 게이트 절연층(125), 제어 게이트 전극층(127) 및 하드 마스크층(129)을 포함하는 한 쌍의 스플릿 게이트 구조물(120)를 포함할 수 있다. 스플릿 게이트 구조물(120)에서, 플로팅 게이트 절연층(121)은 실리콘 산화물을 포함할 수 있으며, 플로팅 게이트 전극층(123)은 불순물로 도핑된 폴리실리콘 또는 금속을 포함할 수 있다.
제어 게이트 절연층(125)은 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있으며, 일 실시예에서 산화막-질화막-산화막이 순차적으로 적층되는 다층 구조를 가질 수도 있다. 제어 게이트 전극층(127)은 플로팅 게이트 전극층(123)과 유사하게 불순물로 도핑된 폴리실리콘 등을 포함할 수 있으며, 하드 마스크층(129)은 실리콘 질화물을 포함할 수 있다.
스플릿 게이트 구조물(120) 사이에는 기판(110)의 상면을 일정 깊이만큼 파고 들어가는 형태를 가지며, 불순물이 도핑되는 제1 불순물 영역(112)이 마련될 수 있다. 제1 불순물 영역(112)은 소스 영역을 제공될 수 있으며, 제1 불순물 영역(112) 상에는 산화막(161)이 마련될 수 있다. 산화막(161)은 실리콘 산화물을 포함할 수 있으며, 가운데가 볼록한 형상을 가질 수 있다.
산화막(161) 상에는 제1 소거 게이트 절연층(162) 및 제2 소거 게이트 절연층(163)이 마련될 수 있다. 제1 소거 게이트 절연층 (162)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 물질을 포함할 수 있으며, 일 실시예에서 수십 내지 수백 Å의 두께를 가질 수 있다. 제1 소거 게이트 절연층 (162)이 실리콘 산화물보다 높은 유전율을 갖는 물질로 형성되는 경우, 제1 소거 게이트 절연층(162)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나를 포함할 수 있다. 한편, 제2 소거 게이트 절연층(163)은 실리콘 산화물을 포함할 수 있으며, 수십 Å의 두께를 가질 수 있다. 소거 게이트 전극층(171)은 제2 소거 게이트 절연층(163) 상에 마련될 수 있으며, 도핑된 폴리실리콘을 포함할 수 있다.
스플릿 게이트 구조물(120)의 외측에는 스플릿 게이트 스페이서(132) 및 제1, 제2 선택 게이트 절연층(165, 166) 등이 마련될 수 있다. 스플릿 게이트 스페이서(132)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있으며, 수백 Å, 일 실시예에서 300 내지 400 Å의 두께를 가질 수 있다.
제1 및 제2 선택 게이트 절연층(165, 166)은 각각 제1 및 제2 소거 게이트 절연층(162, 163)과 동일한 물질을 포함할 수 있다. 즉, 제2 선택 게이트 절연층(166)은 제2 소거 게이트 절연층(163)과 마찬가지로 실리콘 산화물을 포함할 수 있다. 제1 선택 게이트 절연층(165)은 제1 소거 게이트 절연층(162)과 유사하게 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 물질을 포함할 수 있다. 제조 공정 상에서, 제1 및 제2 선택 게이트 절연층(165, 166) 각각은, 제1 및 제2 소거 게이트 절연층(162, 163)과 동일한 공정에서 형성될 수 있다.
제1 및 제2 선택 게이트 절연층(165, 166) 상에는 선택 게이트 전극층(173)이 형성될 수 있다. 선택 게이트 전극층(173)은 도핑된 폴리실리콘을 포함할 수 있으며, 로직 회로와 워드 라인(WL)을 통해 연결될 수 있다. 선택 게이트 전극층(173)에 인접한 기판(110)의 일부 영역에 불순물이 도핑된 제2 불순물 영역(113)이 마련될 수 있으며, 제2 불순물 영역(113)의 외측에는 소자 분리막(111)이 형성될 수 있다.
도 3에 도시된 바와 같이, 스플릿 게이트 구조물(120)은 상기 제1 방향(도 3의 x축 방향)과 교차하는 제2 방향(도 3의 y축 방향)으로 연장될 수 있다. 스플릿 게이트 구조물(120) 사이에 위치하는 소거 게이트 전극층(171)과, 스플릿 게이트 구조물(120) 외측에 배치되는 선택 게이트 전극층(173)도 상기 제2 방향을 따라 연장될 수 있다.
메모리 셀 소자(100)는 층간 절연막에 의해 덮일 수 있으며, 층간 절연막 내부에 형성되는 비트 라인 컨택에 의해 제2 불순물 영역(113)이 비트 라인(BL)과 연결될 수 있다. 이하, 도 4 및 도 5를 참조하여 설명하기로 한다.
도 4는 도 3에 도시한 메모리 셀 소자를 나타낸 단면도이다. 도 4는 x-z 평면에 대응하는 메모리 셀 소자(100)의 단면도일 수 있다.
도 4를 참조하면, 메모리 셀 소자(100) 상에 층간 절연막(183)이 형성될 수 있다. 층간 절연막(183)은 실리콘 산화물을 포함할 수 있으며, 예를 들어 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 포함할 수 있다. 층간 절연막(183)상에는 비트 라인(180)이 형성될 수 있다.
도 2의 회로도에 도시한 바와 같이, 비트 라인(180)은 메모리 셀 소자(100)의 제2 불순물 영역(113)에 연결될 수 있다. 비트 라인(180)과 제2 불순물 영역(113)을 서로 전기적으로 연결하기 위한 비트 라인 컨택(185)이 층간 절연막(183) 내에 형성될 수 있다. 비트 라인(180) 및 비트 라인 컨택(185)은 금속, 금속 질화물, 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
다음으로, 도 5는 도 3에 도시한 메모리 셀 소자를 나타낸 평면도이다. 도 5를 참조하면, 메모리 셀 소자(100)에 포함되는 스플릿 게이트 구조물(120)과 소거 게이트 전극층(171) 및 선택 게이트 전극층(173)들은 상기 제2 방향(y축 방향)을 따라 길게 연장될 수 있다. 메모리 셀 소자(100)는 메모리 셀 어레이(11)의 셀 영역(C)에 배치될 수 있다. 비트 라인(180)은 상기 제2 방향과 교차하는 상기 제1 방향(x축 방향)을 따라 연장될 수 있으며, 비트 라인 컨택(185)을 통해 메모리 셀 소자(100)의 제2 불순물 영역(113)과 연결될 수 있다.
도 5를 참조하면, 메모리 셀 어레이(11)는 셀 영역(C)의 가장자리로 정의되는 주변 영역(P)을 더 포함할 수 있다. 주변 영역(P)에서 스플릿 게이트 구조물(120)은 T자 형상을 갖는 지지부(120a)를 가질 수 있다. 스플릿 게이트 구조물(120)은 상대적으로 소거 게이트 전극층(171) 및 선택 게이트 전극층(173)보다 큰 높이를 갖고 y축 방향을 따라 길게 연장되며, 지지부(120a)는 스플릿 게이트 구조물(120)이 쓰러지는 것을 방지할 수 있다.
앞서 도 1을 참조하여 설명한 바와 같이, 메모리 셀 어레이(11)는 읽기, 쓰기, 동작을 제어하기 위한 전기 신호를 전달하는 로직 회로(12)와 전기적으로 연결될 수 있다. 로직 회로(12)는 메모리 셀 어레이(11)와 같은 기판(110) 상에 형성될 수 있다. 즉, 기판(110)에서 상기 제1 방향(x축 방향)을 따라 셀 영역(C)의 가장자리에 로직 회로(12)가 마련될 수 있다. 로직 회로(12)는 셀 영역(C)에 인접한 로직 영역(L)에 마련될 수 있으며, 로직 영역(L)에는 복수의 회로 소자가 형성될 수 있다.
로직 영역(L)에 형성되는 복수의 회로 소자는, 상대적으로 높은 전압을 입력받을 수 있는 제1 회로 소자 및 상대적으로 낮은 전압을 입력받아 동작하는 제2 회로 소자를 포함할 수 있다. 제1 회로 소자와 제2 회로 소자는 로직 영역(L)에서 서로 다른 영역으로 정의될 수 있는 제1 및 제2 영역에 각각 형성될 수 있다. 일 실시예에서, 제1 영역은 셀 영역(C)과 제2 영역 사이에 배치될 수 있다.
한편, 본 명세서 전반에 걸쳐서 쓰이는 "제1 회로 소자가 상대적으로 높은 전압을 입력받는다"는 표현 및 "제2 회로 소자가 상대적으로 낮은 전압을 입력받는다"는 표현은, 전압의 절대적인 수치 측면이 아니라 제1 회로 소자와 제2 회로 소자 사이의 관계에서 상대적인 입력 전압의 차이를 나타내는 것으로 이해되어야 할 것이다. 즉, 제1 회로 소자의 게이트 전극층에는, 제2 회로 소자의 게이트 전극층보다 상대적으로 높은 전압을 입력받을 수 있다는 의미로 이해되어야 할 것이다.
상기 제1 및 제2 회로 소자 가운데 적어도 일부는, 게이트 전극에서 발생할 수 있는 게이트 누설(Gate Leakage) 현상을 방지하기 위해 고유전율 막과 금속 게이트층 순차적으로 적층된 구조를 가질 수 있다. 상기 고유전율 막은 실리콘 산화물보다 상대적으로 높은 유전율을 갖는 물질을 포함하는 막으로 정의될 수 있으며, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나를 포함할 수 있다. 상기 고유전율 막 상에 형성되는 금속 게이트층은 금속 질화물, 예를 들어 티타늄 질화물(TiN)을 포함할 수 있다.
이하, 도 6 내지 도 34를 참조하여, 본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 6 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
우선 도 6을 참조하면, 기판(110)에는 복수의 소자 분리막(111)이 형성될 수 있다. 소자 분리막(111) 사이에는 이온 주입 등에 의해 불순물이 주입되는 웰(well) 영역이 마련될 수 있다. 기판(110) 및 기판(110) 상의 영역은, 셀 영역(C), 셀 영역(C)에 인접한 로직 영역(L)을 포함할 수 있다.
앞서 설명한 바와 같이 셀 영역(C)은 메모리 셀 소자(100)가 배치되는 영역으로 정의될 수 있으며, 로직 영역(L)은 메모리 셀 소자(100)를 동작시키는 복수의 회로 소자가 배치되는 영역으로 정의될 수 있다. 로직 영역(L)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있으며, 제1 영역(I)과 제2 영역(II) 각각에는 제1 및 제2 회로 소자가 형성될 수 있다. 제1 회로 소자에는 제2 회로 소자보다 상대적으로 높은 전압이 인가될 수 있다. 제1 영역(I)에 포함되는 제1 회로 소자가 상대적으로 더 높은 전압을 입력받는 경우, 제1 영역(I)에 포함되는 소자 분리막(111)은 제2 영역(I)에 포함되는 소자 분리막(111)보다 더 큰 폭이나 두께를 가질 수 있다.
도 6을 참조하면, 기판(110)의 상면에는 플로팅 게이트 절연막(121`), 플로팅 게이트 전극막(123`), 제어 게이트 절연막(125`), 제어 게이트 전극막(127`), 및 하드 마스크막(129`)이 순차적으로 형성될 수 있다. 플로팅 게이트 절연막(121`)은 실리콘 산화물을 포함할 수 있으며, 플로팅 게이트 전극막(123`)은 도핑된 폴리실리콘 또는 다른 실시예에서 금속을 포함할 수도 있다. 제어 게이트 절연막(125`)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 제어 게이트 전극막(127`)은 도핑된 폴리실리콘 또는 금속을 포함할 수 있으며, 하드 마스크막(129`)은 실리콘 질화물을 포함할 수 있다.
다음으로 도 7을 참조하면, 하드 마스크막(129`)을 선택적으로 제거하여 하드 마스크층(129)을 형성할 수 있다. 하드 마스크층(129)은 기판(110)의 셀 영역(C) 내에 위치하도록 형성될 수 있다. 도 3의 사시도에 도시한 바와 같이, 하드 마스크층(129)은 상기 제2 방향(y축 방향)을 따라 연장될 수 있다.
하드 마스크층(129)이 형성되면, 하드 마스크층(129)을 마스크층으로 이용하여 하드 마스크층(129) 하부에 제어 게이트 전극층(127) 및 제어 게이트 절연층(125)을 형성할 수 있다. 일 실시예에서, 기판(110)의 셀 영역(C) 내에서 상기 제1 방향(x축 방향)을 따라 서로 분리되는 2개의 하드 마스크층(129)이 형성되고 각 하드 마스크층(129) 하부에 제어 게이트 전극층(127) 및 제어 게이트 절연층(125)이 형성될 수 있다. 이에 따라 플로팅 게이트 전극막(123`)의 일부가 노출될 수 있다. 한편, 하드 마스크층(129)과 제어 게이트 전극층(127) 및 제어 게이트 절연층(125)의 측면에는 제1 스페이서(131)가 형성될 수 있다. 제1 스페이서(131)는 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 하드 마스크층(129) 사이에 제1 포토 레지스트 패턴(190)을 형성한 후, 제1 포토 레지스트 패턴(190)에 의해 가려지지 않은 제1 스페이서(131) 일부를 제거할 수 있다. 제1 스페이서(131) 일부가 제거되면, 도 9에 도시한 바와 같이 제1 포토 레지스트 패턴(190)을 제거하고 하드 마스크층(129) 및 잔존한 제1 스페이서(131)를 마스크로 이용하여 플로팅 게이트 전극막(123`) 및 플로팅 게이트 절연막(121`)을 선택적으로 제거할 수 있다. 따라서, 도 9에 도시한 바와 같은 스플릿 게이트 구조물(120)이 형성될 수 있다. 스플릿 게이트 구조물(120)은 기판(110)의 상면으로부터 순차적으로 적층되는 플로팅 게이트 절연층(121), 플로팅 게이트 전극층(123), 선택 게이트 절연층(125), 선택 게이트 전극층(127), 및 하드 마스크층(129)을 포함할 수 있다.
도 10을 참조하면, 스플릿 게이트 구조물(120)과 제1 스페이서(131) 상에 제2 스페이서막(132`)을 형성할 수 있다. 제2 스페이서막(132`)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 스페이서막(132`)을 선택적으로 제거하고 일부를 잔존시킴으로써 도 11에 도시한 바와 같이 스플릿 게이트 스페이서(132)를 형성할 수 있다. 제2 스페이서막(132`)이 실리콘 산화물을 포함하도록 형성될 경우, 일 실시예에서 제2 스페이서막(132`)은 중온 산화물(Middle Temperature Oxide: MTO)을 포함할 수 있다. 제2 스페이서막(132`)은 수백 Å의 두께를 가질 수 있다.
다음으로 도 12를 참조하면, 스플릿 게이트 구조물(120)의 측면 및 상면을 덮는 제2 포토 레지스트 패턴(192)을 형성할 수 있다. 제2 포토 레지스트 패턴(192)은 스플릿 게이트 구조물(120) 사이의 공간을 노출시킬 수 있으며, 스플릿 게이트 구조물(120) 사이의 공간을 선택적으로 식각하여 제1 스페이서(131)를 제거할 수 있다. 제1 스페이서(131)를 제거한 후 이온 주입 등의 방법으로 불순물을 주입함으로써, 스플릿 게이트 구조물(120) 사이에 위치하는 기판(110)의 일부 영역에 제1 불순물 영역(112)을 형성할 수 있다. 제1 불순물 영역(112)에 주입되는 불순물은 n형 또는 p형 불순물일 수 있다.
한편, 제1 불순물 영역(112) 상에 위치하는 기판(110)의 일부 영역을 산화시켜 산화막(161)을 형성할 수 있다. 산화막(161)은 스플릿 게이트 구조물(120)과 마찬가지로 상기 제2 방향(y축 방향)을 따라 연장될 수 있으며, 가운데가 볼록한 형상을 가질 수 있다. 일 실시예에서, 산화막(161)은 기판(110)의 노출된 영역을 열산화 또는 습식 산화시킴으로써 형성될 수 있다.
다음으로 도 13을 참조하면, 제2 포토 레지스트 패턴(192)을 제거한 후, 스플릿 게이트 구조물(120), 산화막(161) 및 기판(110) 상에 제1 게이트 절연막(141`) 및 금속 게이트막(143`)을 순차적으로 형성할 수 있다. 제1 게이트 절연막(141`)은 로직 영역(L)에 형성되며 고유전율 막-금속 게이트층 구조를 갖는 회로 소자를 형성하기 위한 절연막으로서, 실리콘 산화물보다 높은 유전율을 갖는 물질, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나로 형성될 수 있다. 금속 게이트막(143`)은 금속, 또는 금속 질화물 등을 포함할 수 있다.
도 14를 참조하면, 금속 게이트막(143`)을 일부 제거할 수 있다. 이때, 금속 게이트막(143`)은 로직 영역(L) 중 적어도 일부 영역에서 잔존하도록 제거될 수 있다. 도 14에는 로직 영역(L) 중 제2 영역(II)에만 금속 게이트막(143`)이 잔존하는 것으로 예시하였으나, 이와 달리 로직 영역(L) 전체에 걸쳐서 금속 게이트막(143`)이 잔존하거나, 또는 제1 영역(I)에만 금속 게이트막(143`)이 잔존할 수도 있다.
도 15를 참조하면, 제1 게이트 절연막(141`) 및 잔존한 금속 게이트막(143`) 상에 제2 게이트 절연막(153`)이 형성될 수 있다. 제2 게이트 절연막(153`)은 실리콘 산화물 등을 포함할 수 있다.
다음으로 도 16을 참조하면, 제1 및 제2 게이트 절연막(141`, 153`)과 잔존한 금속 게이트막(143`)을 선택적으로 제거할 수 있다. 제1 및 제2 게이트 절연막(141`, 153`)은 스플릿 게이트 구조물(120) 사이의 영역과 스플릿 게이트 스페이서(132)의 측면을 덮는 영역에서 잔존할 수 있다. 스플릿 게이트 구조물(120) 사이에서 잔존하는 제1 및 제2 게이트 절연막(141`, 153`)은 각각 제1 및 제2 소거 게이트 절연층(162, 163)을 형성할 수 있다. 한편, 스플릿 게이트 스페이서(132)의 측면에서 잔존하는 제1 및 제2 게이트 절연막(141`, 153`)은 각각 제1 및 제2 선택 게이트 절연층(165, 166)을 형성할 수 있다.
한편, 도 16에 도시한 바와 같이, 로직 영역(L)의 제1 영역(I)에서 잔존하는 제1 및 제2 게이트 절연막(141`, 153`)은, 상기 제1 회로 소자를 형성하기 위한 제1 및 제2 고전압(High-Voltage) 게이트 절연층(151, 153)을 제공할 수 있다. 또한, 로직 영역(L)의 제2 영역(II)에서 잔존하는 제1 게이트 절연막(141`)은 상기 제2 회로 소자를 형성하기 위한 저전압(Low-Voltage) 게이트 절연층(141)을 형성할 수 있다. 저전압 게이트 절연층(141) 상에는 금속 게이트층(143)이 형성될 수 있으며, 따라서 상기 제2 회로 소자는 고유전율 막-금속 게이트층 구조를 가질 수 있다.
도 17을 참조하면, 셀 영역(C) 및 로직 영역(L)에 걸쳐서 기판(110) 상에 게이트 전극막(170`)을 형성할 수 있다. 게이트 전극막(170`)은 불순물이 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 게이트 전극막(170`)을 마스크층을 이용하여 선택적으로 제거함으로써, 도 18에 도시된 바와 같이 소거 게이트 전극층(171), 선택 게이트 전극층(173), 제1 및 제2 회로 소자(140, 150) 각각의 고전압 게이트 전극층(145)과 저전압 게이트 전극층(155)을 형성할 수 있다. 도 17 및 도 18에 도시한 게이트 전극막(170`) 및 각 게이트 전극층(171, 173, 145, 155)의 높이는 예시적인 것일 뿐 도시된 바와 같이 한정되는 것은 아니다.
소거 게이트 전극층(171), 선택 게이트 전극층(173), 고전압 게이트 전극층(155), 및 저전압 게이트 전극층(145)이 형성되면, 각 게이트 전극층(171, 173, 145, 155)과 인접한 기판(110)의 일부 영역에 불순물을 주입하여 제2 내지 제4 불순물 영역(113, 114, 115)을 형성할 수 있다. 제2 내지 제4 불순물 영역(113, 114, 115)은 메모리 셀 소자(110), 제1 회로 소자(150), 및 제2 회로 소자(140) 각각의 드레인 영역 및 소스 영역 중 적어도 하나로 제공될 수 있다.
다음으로 도 19를 참조하면, 기판(110) 상에 메모리 셀 소자(110), 제1 회로 소자(150), 및 제2 회로 소자(140)를 덮는 층간 절연층(183)과 비트 라인(180) 및 비트 라인 컨택(185)을 형성할 수 있다. 비트 라인(180)은 층간 절연층(183) 상에 배치될 수 있으며, 비트 라인 컨택(185)을 통해 메모리 셀 소자(110)에 인접한 제2 불순물 영역(113)과 전기적으로 연결될 수 있다. 비트 라인(180)과 비트 라인 컨택(185)은 금속, 금속 질화물, 또는 도핑된 폴리실리콘을 포함할 수 있으며, 층간 절연층(183)은 실리콘 산화물을 포함할 수 있다.
도 6 내지 도 19를 참조하여 설명한 반도체 장치의 제조 방법에 따르면, 메모리 셀 소자(100)가 배치되는 셀 영역(C)에 형성되는 금속 게이트막(143`)이 완전히 제거될 수 있다. 따라서, 셀 영역(C)에 잔존하는 금속 게이트막(143`)에 의해 선택 게이트 전극층(173)과 소거 게이트 전극층(171)이 서로 전기적으로 연결되는 불량을 방지할 수 있다.
한편, 도 6 내지 도 19를 참조하여 설명한 실시예와 달리, 금속 게이트막(143`)은 셀 영역(C)에 인접한 주변 영역(P)에서만 제거될 수도 있다. 즉, 선택 게이트 전극층(173)과 소거 게이트 전극층(171)이 서로 전기적으로 연결되는 쇼트(short) 불량을 야기할 수 있는 스플릿 게이트 구조물(120)의 지지부(120a) 주변에서 금속 게이트막(143`)을 선택적으로 제거할 수 있다.
도 20 내지 도 30은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 20을 참조하면, 기판(210) 상에 스플릿 게이트 구조물(220)이 형성될 수 있다. 스플릿 게이트 구조물(220)은 기판(210)의 상면으로부터 순차적으로 적층되는 플로팅 게이트 절연층(221), 플로팅 게이트 전극층(223), 제어 게이트 절연층(225), 제어 게이트 전극층(227) 및 하드 마스크층(229)을 포함할 수 있다. 스플릿 게이트 구조물(220)의 측면에는 각각 제1 스페이서(231) 및 스플릿 게이트 스페이서(232)가 배치될 수 있다.
기판(210)에는 소자 분리막(211)이 형성될 수 있다. 소자 분리막(211) 사이에는 이온 주입 등에 의해 불순물이 주입되는 웰(well) 영역이 마련될 수 있다. 기판(210) 및 기판(210) 상의 영역은, 셀 영역(C), 셀 영역(C)에 인접한 로직 영역(L)을 포함할 수 있다.
도 21을 참조하면, 스플릿 게이트 구조물(220) 사이의 공간이 노출되도록 제1 고전압 게이트 절연막(151`) 및 제1 포토 레지스트 패턴(290)이 형성될 수 있다. 제1 포토 레지스트 패턴(290)에 의해 노출된 스플릿 게이트 구조물(220) 사이의 공간을 선택적으로 식각함으로써, 스플릿 게이트 구조물(220) 사이에 형성된 제1 고압 게이트 절연막(151`), 제1 스페이서(231) 및 스플릿 게이트 스페이서(232)를 제거할 수 있다. 따라서, 스플릿 게이트 구조물(220) 사이의 공간에서 기판(210)의 상면이 노출될 수 있다.
다음으로 도 22를 참조하면, 스플릿 게이트 구조물(220) 사이의 공간에 불순물을 주입하여 제1 불순물 영역(212)을 형성할 수 있다. 제1 불순물 영역(212)에는 n형 또는 p형 불순물이 주입될 수 있으며, 제1 불순물 영역(212)은 소스 영역으로 제공될 수 있다. 제1 불순물 영역(212) 상에는 기판(210)의 일부 영역을 산화시킴으로써 산화막(261)이 형성될 수 있다.
도 23을 참조하면, 제1 포토 레지스트 패턴(290)을 제거하고, 제1 고전압 게이트 절연막(251`) 및 기판(210) 상에 제2 고전압 게이트 절연막(253`)을 순차적으로 형성할 수 있다. 제1 및 제2 고전압 게이트 절연막(251`, 253`)은 모두 실리콘 산화물을 포함할 수 있으며, 제1 영역(I)에 형성되는 제1 회로 소자의 게이트 절연층을 형성하는 데에 이용될 수 있다.
다음으로 도 24를 참조하면, 스플릿 게이트 구조물(220) 사이의 공간에 제2 포토 레지스트 패턴(291)을 형성하고, 제1 및 제2 고전압 게이트 절연막(251`, 253`)을 선택적으로 제거할 수 있다. 스플릿 게이트 구조물(220) 사이의 공간, 즉, 스플릿 게이트 구조물(220)과 제2 포토 레지스트 패턴(291) 사이에 잔존하는 제2 고전압 게이트 절연막(253`)은 제1 소거 게이트 절연층(262)으로 제공될 수 있다. 한편, 로직 영역(L)의 제1 영역(I)에 잔존하는 제1 및 제2 고전압 게이트 절연막(251`, 253`)은 제1 및 제2 고전압 게이트 절연층(251, 253)으로 제공될 수 있다.
도 25를 참조하면, 제2 포토 레지스트 패턴(291)을 제거한 후 기판(210) 상에 제3 고전압 게이트 절연막(255`) 및 제1 게이트 전극막(270`)을 형성할 수 있다. 제3 고전압 게이트 절연막(255`) 및 제1 게이트 전극막(270`)은 기판(210)의 전면, 즉 셀 영역(C)과 로직 영역(L) 전체에 걸쳐서 형성된 후, 로직 영역(L)의 제2 영역(II)에서 선택적으로 제거될 수 있다. 또는, 로직 영역(L)의 제2 영역(II)을 덮는 마스크층을 먼저 마련함으로써, 로직 영역(L)의 제1 영역(I) 및 셀 영역(C)에만 제3 고전압 게이트 절연막(255`) 및 제1 게이트 전극막(270`)을 형성할 수도 있다.
도 26을 참조하면, 제1 게이트 전극막(270`) 상에 제1 게이트 절연막(241`)과 금속 게이트막(243`)을 형성할 수 있다. 제1 게이트 절연막(241`)은 실리콘 산화물보다 높은 유전율을 갖는 물질을 포함할 수 있으며, 금속 게이트막(243`)은 금속 또는 금속 질화물을 포함할 수 있다. 다음으로 도 27을 참조하면, 로직 영역(L) 중 제2 영역(II)을 제외한 나머지 영역, 즉 셀 영역(C)과 제1 영역(I)에 형성된 제1 게이트 절연막(241`)과 금속 게이트막(243`)을 제거할 수 있다.
도 28을 참조하면, 제1 게이트 전극막(270`) 및 금속 게이트막(243`) 상에 제2 게이트 전극막(270``)이 형성될 수 있다. 제2 게이트 전극막(270``)은 제1 게이트 전극막(270`)과 마찬가지로 도핑된 폴리 실리콘 등을 포함할 수 있으며, 셀 영역(C)과 로직 영역(L)에 걸쳐서 형성될 수 있다. 제2 게이트 전극막(270``)이 형성되면, 제1 및 제2 게이트 전극막(270`, 270``)과 제3 고전압 게이트 절연막(255`), 금속 게이트막(243`) 및 제1 게이트 절연막(241`)을 선택적으로 제거함으로써, 메모리 셀 소자(200), 제1 회로 소자(250) 및 제2 회로 소자(240)를 형성할 수 있다.
도 29를 참조하면, 소거 게이트 전극층(271, 272), 선택 게이트 전극층(273, 274) 및 제1 회로 소자(250)의 고압 게이트 전극층(257, 259)은 제1 및 제2 게이트 전극막(270`, 270``)의 일부가 잔존하여 제공될 수 있다. 반면, 제2 회로 소자(240)의 로직 게이트 전극층(245)은 제2 게이트 전극막(270``)의 일부만이 잔존하여 제공될 수 있다. 따라서, 로직 게이트 전극층(245)은 다른 소거 게이트 전극층(271, 272), 선택 게이트 전극층(273, 274) 및 고압 게이트 전극층(257, 259)보다 작은 두께를 가질 수 있다.
소거 게이트 전극층(271, 272)과 기판(210)의 산화막(261) 사이에는 제1 및 제2 소거 게이트 절연층(262, 263)이 배치될 수 있다. 또한, 선택 게이트 전극층(273, 274)과 기판(210) 사이에는 선택 게이트 절연층(265)이 배치될 수 있다.
도 30을 참조하면, 기판(210) 상에 층간 절연층(283)이 형성될 수 있으며, 층간 절연층(283) 상에는 비트 라인(280)이 마련될 수 있다. 비트 라인(280)은 비트 라인 컨택(285)을 통해 메모리 셀 소자(200)에 인접한 제2 불순물 영역(213)과 전기적으로 연결될 수 있다. 비트 라인(280)과 비트 라인 컨택(285)은 금속, 금속 질화물, 및 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다. 층간 절연층(283)은 실리콘 산화물을 포함할 수 있다.
도 20 내지 도 30을 참조하여 설명한 실시예에 따르면, 메모리 셀 소자(200) 및 제1 회로 소자(250)와 달리 제2 회로 소자(240)는 금속 게이트층(243)을 포함할 수 있다. 그러나 반드시 이와 같은 형태로 한정되는 것은 아니며, 제1 회로 소자(250)도 금속 게이트층(243)을 포함할 수 있다.
도 31 내지 도 34는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도이다.
도 31을 참조하면, 기판(310)에 소자 분리막(311)이 마련될 수 있으며, 기판(310)의 상면에는 스플릿 게이트 구조물(320), 스플릿 게이트 구조물(320) 사이의 공간에 마련되는 제1 불순물 영역(312)과 산화막(361), 및 제1 소거 게이트 절연층(363), 그리고 스플릿 게이트 구조물(320)의 외측면에 마련되는 스플릿 게이트 스페이서(332) 등이 배치될 수 있다. 셀 영역(C)에는 제2 소거 게이트 절연층 및 선택 게이트 절연층을 형성하기 위한 선택 게이트 절연막(355`)이 형성될 수 있다.
선택 게이트 절연막(355`) 상에는 제1 게이트 전극막(370`)이 형성될 수 있다. 제1 게이트 전극막(370`)과 선택 게이트 절연막(355`)은 셀 영역(C)에만 형성될 수 있다. 제1 게이트 전극막(370`)의 상면과 로직 영역(L)의 기판(310) 상에는 제1 게이트 절연막(341`)과 금속 게이트막(343`)이 순차적으로 형성될 수 있다.
다음으로 도 32를 참조하면, 금속 게이트막(343`) 상에 제2 게이트 전극막(370``)이 형성될 수 있다. 제2 게이트 전극막(370``)은 제1 게이트 전극막(370`)과 마찬가지로 도핑된 폴리실리콘을 포함할 수 있다. 제2 게이트 전극막(370``)이 형성되면, 제1 및 제2 게이트 전극막(370`, 370``), 금속 게이트막(343`), 제1 게이트 절연막(341`) 및 선택 게이트 절연막(355`) 등을 선택적으로 제거하여 소거 게이트 전극(371), 선택 게이트 전극(373), 제1 회로 소자(350) 및 제2 회로 소자(340) 등을 형성할 수 있다.
도 32를 참조하면, 셀 영역(C) 내에서 금속 게이트막(343`) 및 제1 게이트 절연막(341`)이 잔존하지 않도록 제2 게이트 전극막(370``)은 셀 영역(C) 내에서 모두 제거될 수 있다. 공정 상의 오차로 인해 제2 게이트 전극막(370``)이 셀 영역(C)에서 일부 잔존할 수 있으나, 의도적으로 제2 게이트 전극막(370``)을 남기지 않으므로 도 20 내지 도 30을 참조하여 설명한 실시예와는 차이가 있을 수 있다.
도 33을 참조하면, 소거 게이트 전극(371)이 스플릿 게이트 구조물(320) 사이에 형성될 수 있으며, 선택 게이트 전극(373)과 선택 게이트 절연층(365)이 스플릿 게이트 구조물(320)의 외측면에 형성될 수 있다. 로직 영역(L)의 제1 영역(I)에는 제1 회로 소자(350)가 형성될 수 있으며, 제2 영역(II)에는 제2 회로 소자(340)가 형성될 수 있다. 제1 회로 소자(350)는 제2 회로 소자(340)보다 상대적으로 높은 전압을 입력받아 동작할 수 있다.
도 29에 도시한 실시예와 도 33에 도시한 실시예를 비교하면, 도 33에 도시한 실시예에서는 소거 게이트 전극(371)과 선택 게이트 전극(373), 고전압 게이트 전극(355) 및 저전압 게이트 전극(345)이 제1 게이트 전극막(370`)으로부터 형성될 수 있다. 즉, 제2 게이트 전극막(370``)은 제조 공정 상에서 의도적으로 잔존하지 않고 제거되며, 따라서 제1 회로 소자(350)와 제2 회로 소자(340)의 게이트 전극(355, 345)이 서로 동일한 두께를 가질 수 있다.
다음으로 도 34를 참조하면, 기판(310) 상에 층간 절연층(383)이 형성될 수 있으며, 층간 절연층(383) 상에는 비트 라인(380)이 마련될 수 있다. 비트 라인(380)은 비트 라인 컨택(385)을 통해 메모리 셀 소자(300)에 인접한 제2 불순물 영역(313)과 전기적으로 연결될 수 있다. 비트 라인(380)과 비트 라인 컨택(385)은 금속, 금속 질화물, 및 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300 : 메모리 셀 소자
110, 210, 310 : 기판
120, 220, 320 : 스플릿 게이트 구조물
140, 240, 340 : 제2 회로 소자
150, 250, 350 : 제1 회로 소자
141, 241, 341 : 저전압 게이트 절연층
143, 243, 343 : 금속 게이트층
145, 245, 345 : 저전압 게이트 전극층
155, 255, 355 : 고전압 게이트 전극층
110, 210, 310 : 기판
120, 220, 320 : 스플릿 게이트 구조물
140, 240, 340 : 제2 회로 소자
150, 250, 350 : 제1 회로 소자
141, 241, 341 : 저전압 게이트 절연층
143, 243, 343 : 금속 게이트층
145, 245, 345 : 저전압 게이트 전극층
155, 255, 355 : 고전압 게이트 전극층
Claims (10)
- 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극 및 제어 게이트 전극을 갖는 스플릿 게이트(split gate)를 형성하는 단계;
상기 로직 영역 및 상기 셀 영역에 제1 게이트 절연층과 금속 게이트층을 순차적으로 형성하는 단계;
상기 로직 영역 및 상기 셀 영역의 적어도 일부에서 상기 금속 게이트층을 제거하는 단계;
상기 금속 게이트층이 제거된 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 형성하는 단계;
상기 로직 영역 및 상기 셀 영역에 게이트 전극층을 형성하는 단계; 및
상기 제1 및 제2 게이트 절연층, 상기 게이트 전극층 및 잔존한 상기 금속 게이트층을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계; 를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 로직 영역은, 상기 셀 영역에 인접하는 제1 영역, 및 상기 제1 영역에 인접하는 제2 영역을 포함하는 반도체 장치의 제조 방법.
- 제2항에 있어서,
상기 금속 게이트층을 제거하는 단계는, 상기 셀 영역의 적어도 일부 영역 및 상기 제1 영역에서 상기 금속 게이트층을 제거하고, 상기 제2 영역에서 상기 금속 게이트층을 잔존시키는 반도체 장치의 제조 방법.
- 제2항에 있어서,
상기 금속 게이트층을 제거하는 단계는, 상기 셀 영역의 적어도 일부 영역에서 상기 금속 게이트층을 제거하고, 상기 제1 영역 및 상기 제2 영역에서 상기 금속 게이트층을 잔존시키는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 금속 게이트층을 제거하는 단계는, SC1 용액을 포함하는 식각 용액을 이용하여 상기 로직 영역의 적어도 일부 영역 및 상기 셀 영역에서 상기 금속 게이트층을 제거하는 습식 식각 공정을 포함하는 반도체 장치의 제조 방법.
- 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극 및 제어 게이트 전극을 갖는 스플릿 게이트(split gate)를 형성하는 단계;
상기 로직 영역 중 적어도 일부에서 상기 기판의 상면이 노출되도록 제1 게이트 전극층을 형성하는 단계;
상기 로직 영역에서 노출된 상기 기판의 상면에 제1 게이트 절연층 및 금속 게이트층을 순차적으로 형성하는 단계;
상기 로직 영역 및 상기 셀 영역에 제2 게이트 전극층을 형성하는 단계; 및
상기 제1 및 제2 게이트 전극층, 상기 금속 게이트층 및 상기 제1 게이트 절연층을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계; 를 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,
상기 금속 게이트층의 적어도 일부를 제거하는 단계는,
상기 로직 영역 및 상기 셀 영역에 상기 제1 게이트 절연층 및 상기 금속 게이트층을 형성하는 단계;
상기 셀 영역을 노출시키는 마스크층을 형성하는 단계; 및
상기 셀 영역에서 상기 금속 게이트층을 제거하는 단계; 를 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,
상기 로직 영역에 형성되는 게이트 전극들은 상기 제2 게이트 전극층을 포함하며, 상기 셀 영역에 형성되는 게이트 전극들은 상기 제1 및 제2 게이트 전극층을 포함하는 반도체 장치의 제조 방법.
- 삭제
- 삭제
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| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US9876019B1 (en) * | 2016-07-13 | 2018-01-23 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with programmable memory and methods for producing the same |
| US9865693B1 (en) * | 2016-08-04 | 2018-01-09 | United Microelectronics Corporation | Semiconductor memory cell, semiconductor memory device, and method of manufacturing semiconductor memory device |
| US10325918B2 (en) * | 2016-11-29 | 2019-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10283512B2 (en) * | 2016-11-29 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10943996B2 (en) | 2016-11-29 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor device including non-volatile memories and logic devices |
| US10269815B2 (en) * | 2017-04-27 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10741569B2 (en) * | 2017-06-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10128259B1 (en) * | 2017-07-17 | 2018-11-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing embedded memory using high-K-metal-gate (HKMG) technology |
| US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| CN108133940B (zh) * | 2017-12-21 | 2020-06-30 | 上海华力微电子有限公司 | 具有侧墙型选择栅的非易失存储器及其制造方法 |
| US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| US10727240B2 (en) * | 2018-07-05 | 2020-07-28 | Silicon Store Technology, Inc. | Split gate non-volatile memory cells with three-dimensional FinFET structure |
| TW202011599A (zh) * | 2018-09-14 | 2020-03-16 | 瑞鼎科技股份有限公司 | 半導體裝置 |
| US10762966B2 (en) * | 2018-10-30 | 2020-09-01 | Globalfoundries Singapore Pte. Ltd. | Memory arrays and methods of forming the same |
| US10861550B1 (en) * | 2019-06-06 | 2020-12-08 | Microchip Technology Incorporated | Flash memory cell adapted for low voltage and/or non-volatile performance |
| US11133321B2 (en) * | 2019-09-26 | 2021-09-28 | Nanya Technology Corporation | Semiconductor device and method of fabricating the same |
| WO2023172279A1 (en) * | 2022-03-08 | 2023-09-14 | Silicon Storage Technology, Inc. | Method of forming a device with planar split gate non-volatile memory cells, planar hv devices, and finfet logic devices on a substrate |
| US11968829B2 (en) | 2022-03-10 | 2024-04-23 | Silicon Storage Technology, Inc. | Method of forming memory cells, high voltage devices and logic devices on a semiconductor substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080061354A1 (en) | 2006-09-13 | 2008-03-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US20140120713A1 (en) | 2012-10-26 | 2014-05-01 | Mehul D. Shroff | Method of making a logic transistor and a non-volatile memory (nvm) cell |
| US20140225176A1 (en) * | 2013-02-08 | 2014-08-14 | Freescale Semiconductor, Inc. | Embedded NVM in a HKMG Process |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69737086T2 (de) | 1996-08-27 | 2007-05-16 | Seiko Epson Corp. | Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement |
| USRE38466E1 (en) | 1996-11-12 | 2004-03-16 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| US7208725B2 (en) | 1998-11-25 | 2007-04-24 | Rohm And Haas Electronic Materials Llc | Optoelectronic component with encapsulant |
| JP3906654B2 (ja) | 2000-07-18 | 2007-04-18 | ソニー株式会社 | 半導体発光素子及び半導体発光装置 |
| US6420232B1 (en) * | 2000-11-14 | 2002-07-16 | Silicon-Based Technology Corp. | Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes |
| KR20040029301A (ko) | 2001-08-22 | 2004-04-06 | 소니 가부시끼 가이샤 | 질화물 반도체소자 및 질화물 반도체소자의 제조방법 |
| JP2003218034A (ja) | 2002-01-17 | 2003-07-31 | Sony Corp | 選択成長方法、半導体発光素子及びその製造方法 |
| JP3815335B2 (ja) | 2002-01-18 | 2006-08-30 | ソニー株式会社 | 半導体発光素子及びその製造方法 |
| KR100499129B1 (ko) | 2002-09-02 | 2005-07-04 | 삼성전기주식회사 | 발광 다이오드 및 그 제조방법 |
| US7002182B2 (en) | 2002-09-06 | 2006-02-21 | Sony Corporation | Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit |
| KR100532352B1 (ko) * | 2003-08-21 | 2005-12-01 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR100714639B1 (ko) | 2003-10-21 | 2007-05-07 | 삼성전기주식회사 | 발광 소자 |
| KR100506740B1 (ko) | 2003-12-23 | 2005-08-08 | 삼성전기주식회사 | 질화물 반도체 발광소자 및 그 제조방법 |
| KR100664985B1 (ko) | 2004-10-26 | 2007-01-09 | 삼성전기주식회사 | 질화물계 반도체 소자 |
| US7381608B2 (en) | 2004-12-07 | 2008-06-03 | Intel Corporation | Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode |
| KR100665222B1 (ko) | 2005-07-26 | 2007-01-09 | 삼성전기주식회사 | 확산재료를 이용한 엘이디 패키지 및 그 제조 방법 |
| KR100661614B1 (ko) | 2005-10-07 | 2006-12-26 | 삼성전기주식회사 | 질화물계 반도체 발광소자 및 그 제조방법 |
| KR100723247B1 (ko) | 2006-01-10 | 2007-05-29 | 삼성전기주식회사 | 칩코팅형 ｌｅｄ 패키지 및 그 제조방법 |
| US8809179B2 (en) * | 2006-04-13 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing topography of non-volatile memory and resulting memory cells |
| KR100735325B1 (ko) | 2006-04-17 | 2007-07-04 | 삼성전기주식회사 | 발광다이오드 패키지 및 그 제조방법 |
| KR100812237B1 (ko) * | 2006-08-25 | 2008-03-10 | 삼성전자주식회사 | 임베디드 플래시 메모리 장치의 제조 방법 |
| KR20080021242A (ko) | 2006-08-31 | 2008-03-07 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR100930171B1 (ko) | 2006-12-05 | 2009-12-07 | 삼성전기주식회사 | 백색 발광장치 및 이를 이용한 백색 광원 모듈 |
| KR100855065B1 (ko) | 2007-04-24 | 2008-08-29 | 삼성전기주식회사 | 발광 다이오드 패키지 |
| KR100982980B1 (ko) | 2007-05-15 | 2010-09-17 | 삼성엘이디 주식회사 | 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛 |
| KR101164026B1 (ko) | 2007-07-12 | 2012-07-18 | 삼성전자주식회사 | 질화물계 반도체 발광소자 및 그 제조방법 |
| KR20090018444A (ko) | 2007-08-17 | 2009-02-20 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR100891761B1 (ko) | 2007-10-19 | 2009-04-07 | 삼성전기주식회사 | 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지 |
| KR101226685B1 (ko) | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
| KR101332794B1 (ko) | 2008-08-05 | 2013-11-25 | 삼성전자주식회사 | 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법 |
| KR20100030470A (ko) | 2008-09-10 | 2010-03-18 | 삼성전자주식회사 | 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템 |
| KR101530876B1 (ko) | 2008-09-16 | 2015-06-23 | 삼성전자 주식회사 | 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법 |
| US8008683B2 (en) | 2008-10-22 | 2011-08-30 | Samsung Led Co., Ltd. | Semiconductor light emitting device |
| US20100163952A1 (en) | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
| US8525263B2 (en) | 2009-01-19 | 2013-09-03 | International Business Machines Corporation | Programmable high-k/metal gate memory device |
| US8558300B2 (en) | 2009-11-06 | 2013-10-15 | Broadcom Corporation | Method for fabricating a flash memory cell utilizing a high-K metal gate process and related structure |
| KR101691092B1 (ko) | 2010-08-26 | 2016-12-30 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| US8553466B2 (en) | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
| US9536970B2 (en) | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| KR101682666B1 (ko) | 2010-08-11 | 2016-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 |
| US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| US8691638B2 (en) * | 2010-12-10 | 2014-04-08 | Globalfoundries Singapore Pte. Ltd. | High-K metal gate device |
| US8564044B2 (en) * | 2011-03-31 | 2013-10-22 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| US9093559B2 (en) | 2012-03-09 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of hybrid high-k/metal-gate stack fabrication |
| KR102008738B1 (ko) * | 2013-03-15 | 2019-08-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US8932925B1 (en) * | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
| US9252152B2 (en) * | 2014-03-28 | 2016-02-02 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9349453B2 (en) * | 2014-08-27 | 2016-05-24 | Freescale Semiconductor, Inc. | Semiconductor memory cell and driver circuitry with gate oxide formed simultaneously |
-
2014
- 2014-11-26 KR KR1020140166698A patent/KR102240022B1/ko active IP Right Grant
-
2015
- 2015-10-21 US US14/919,083 patent/US9728544B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080061354A1 (en) | 2006-09-13 | 2008-03-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US20140120713A1 (en) | 2012-10-26 | 2014-05-01 | Mehul D. Shroff | Method of making a logic transistor and a non-volatile memory (nvm) cell |
| US20140225176A1 (en) * | 2013-02-08 | 2014-08-14 | Freescale Semiconductor, Inc. | Embedded NVM in a HKMG Process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160063521A (ko) | 2016-06-07 |
| US9728544B2 (en) | 2017-08-08 |
| US20160148944A1 (en) | 2016-05-26 |
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