KR20030019880A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
불휘발성 메모리의 메모리 셀이 형성되는 소자 형성 영역 내의 결함을 저감시켜, 누설 전류의 저감을 도모한다. 불휘발성 메모리 셀이 형성되는 소자 형성 영역 Ac의 단부를, 더미 도전성막 DSG 아래의 영역을 이용하여 길이 D만큼 신장시킴으로써, 이러한 신장된 영역에, 소자 형성 영역 Ac를 둘러싼 절연막(6)으로부터 가해지는 응력을 집중시킨다. 그 결과, 메모리 셀이 형성되는 영역까지는, 결함이 커지지 않고, 메모리 셀의 누설 전류를 저감시킬 수 있다.
Description
본 발명은, 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 가늘고 긴 소자 형성 영역이 나란히 형성된 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
반도체 집적 회로 장치는, 절연막으로 구획된 소자 형성 영역(액티브)의 주표면에 형성된 소자나 배선으로 이루어진다. 이 소자 형성 영역은, 예를 들면 소자 분리 영역에 의해 다른 소자 형성 영역과 분리되며, 이 소자 분리 영역은, 예를 들면 소자 분리 절연막으로 형성된다. 소자 분리 절연막은, 예를 들면 STI(Shallow Trench Isolation) 기술을 이용하여 형성된다. 이 STI란, 반도체 기판에 형성한 홈의 상부에 산화 실리콘막 등의 절연막을 퇴적하고, 홈 외부의 산화 실리콘막을 화학적 기계 연마(CMP ; Chemical Mechanical Polishing)법 등으로 제거함으로써 홈의 내부에 산화 실리콘막을 매립하고, 이것을 소자간의 분리에 이용하는 것이다.
예를 들면, 전기적 기입 및 소거가 가능한 불휘발성 메모리(EEPROM : Electrically Erasable Programmable Read Only Memory) 등의 메모리 LSI(Large Scale Integrated Circuit)는 일정한 간격(피치)으로 나란히 배치된, 가늘고 긴 소자 형성 영역 위에 형성된다.
이러한 소자 형성 영역은, 메모리 셀의 미세화 및 고집적화에 수반하여, 그 폭이 더 작아지고, 또한 협피치로 배치되는 경향이 있다.
또, 메모리 셀의 미세화에 대응하기 위하여, 소위 SAC(Self-Aligned Contact) 기술을 이용하여 드레인 컨택트를 형성한 NOR 형의 플래시 메모리에 대해서는, 예를 들면 IEDM(International Electron Devices Meeting), 1998, pp979-982, "A Novel 4.6F2NOR Cell Technology With Lightly Doped Source(LDS) Junction For High Density Flash Memories"에 기재되어 있다.
본 발명자들은, 반도체 기억 장치, 특히 상술한 바와 같은 불휘발성 메모리에 대하여 검토한 결과, 하기의 공지된 바 없는 과제를 발견하였다.
즉, 소자의 미세화가 진행됨에 따라, 메모리 셀의 불량이 증가한다. 이 원인에 대하여 검토한 결과, 소자 형성 영역의 단부에 생기는 결정 결함이 원인인 것으로 짐작된다.
즉, 반도체 집적 회로 장치 내의 메모리 셀 형성 영역의 외주부에는, 메모리 셀을 구동하기 위해 필요한 논리 회로 등(이하, 주변 회로)이 형성되는 주변 회로 형성 영역이 존재한다. 따라서, 메모리 셀이 형성되는 가늘고 긴 소자 형성 영역이, 좁은 피치로 배치된 그 주변에는, 주변 회로가 형성되는 다른 소자 형성 영역이 배치되고, 이들 소자 형성 영역은 폭이 넓은 절연막으로 분리된다.
따라서, 후술하는 실시예에서 상세히 설명한 바와 같이, 메모리 셀이 형성되는 가늘고 긴 소자 형성 영역의 단부에, 응력이 집중되어 결정 결함이 생기기 쉽다.
이러한 결함이 생기면, 메모리 셀의 드레인 영역과 반도체 기판 사이나, 소스 영역과 드레인 영역 사이의, 누설 전류가 증가한다. 또한, 이 누설 전류가 감지 증폭기의 동작 전류 이상이 된 경우에는 불량이 된다.
또한, 상술한 바와 같이 가늘고 긴 소자 형성 영역 위에는, 복수의 메모리 셀이 형성되어 있기 때문에, 하나의 메모리 셀 내에 결함이 생겼다고 해도, 그 메모리 셀과 동일한 데이터선에 접속되어 있는 메모리 셀이, 모두 불량이 된다.
본 발명의 목적은, 소자 형성 영역 내의 반도체 기판의 결함을 저감시키는 것에 있다.
또한, 본 발명의 다른 목적은, 소자 형성 영역 내의 반도체 기판의 결함을 저감시킴에 따라 누설 전류의 저감을 도모하는 것에 있다.
또한, 본 발명의 다른 목적은, 누설 전류의 저감을 도모함에 따라, 제품의수율 향상이나 신뢰성의 향상을 도모하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로 분명히 알 수 있을 것이다.
도 1은 본 발명의 실시예1인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 2는 본 발명의 실시예1인 반도체 집적 회로 장치를 도시한 기판의 주요부 단면도.
도 3은 본 발명의 실시예1인 반도체 집적 회로 장치를 도시한 기판의 주요부 단면도.
도 4는 본 발명의 실시예1의 효과를 설명하기 위한 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 5는 본 발명의 실시예1인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 6은 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 7은 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 8은 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한기판의 주요부 단면도.
도 9는 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 10은 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 11은 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 12는 본 발명의 실시예1인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 13은 본 발명의 실시예2인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 14는 본 발명의 실시예2인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 15는 본 발명의 실시예2인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 16은 본 발명의 실시예3인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 17은 본 발명의 실시예3인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 18은 본 발명의 실시예4인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 19는 본 발명의 실시예4인 반도체 집적 회로 장치를 도시한 기판의 주요부 단면도.
도 20은 본 발명의 실시예4인 반도체 집적 회로 장치를 도시한 기판의 주요부 단면도.
도 21은 본 발명의 실시예4인 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도.
도 22는 본 발명의 실시예4인 반도체 집적 회로 장치에 대응하는 회로도.
도 23은 본 발명의 반도체 집적 회로 장치를 이용한 컴퓨터 시스템을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
4 : 소자 분리 홈
5 : 산화 실리콘막(열 산화막)
6 : 산화 실리콘막(절연막)
8 : p형 웰
9, 9b : 게이트 절연막
10, 22 : 다결정 실리콘막
17, 19, 27 : n+형 반도체 영역
21 : ONO 막(절연막)
24, 28, 32 : 질화실리콘막
26 : 라이트 산화막
30, 35 : 산화 실리콘막
40 : W 막
Ac, AcW, DAc, LAc : 소자 형성 영역
Ac1 : 소자 형성부
Ac2 : 접속부
C1, C2 : 컨택트홀
SC, DC, P1, P2 : 플러그
CG : 제어 전극
FG : 부유 전극
FG' : 패턴
DSG : 더미 도전성막
De1, De2 : 결함
MBI : 주비트선
SBL : 부비트선
SL : 소스선
WL : 워드선
M1 : 제1층 배선
D, d1, d2 : 거리
MC : 메모리 셀
S : 선택용 MISFET
232 : 입출력 장치
233 : RAM
234 : 메모리 카드
SB : 시스템 버스
SBI : 시스템 버스 인터페이스
CH1∼CH4 : 칩
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치는, 메모리 셀이 형성되는 소자 형성 영역으로서, 절연막에 의해 구획되고, 제1 방향으로 연장하는 소자 형성 영역이, 제1 방향에 대하여 수직인 제2 방향으로 2 이상 배치된 소자 형성 영역의 단부를, 메모리 셀을 둘러싸도록 형성된 도전성막 아래까지 신장시킨 것이다.
(2) 본 발명의 반도체 집적 회로 장치는, 절연막에 의해 구획되고, 제1 방향으로 연장하는 소자 형성부를, 제1 방향에 대하여 수직인 제2 방향으로 2 이상 배치하고, 이 소자 형성부의 단부를 제2 방향으로 연장하는 접속부에 의해 접속한 것이다.
(3) 본 발명의 반도체 집적 회로 장치는, 메모리 셀이 형성되는 소자 형성 영역으로서, 절연막에 의해 구획되고, 제1 방향으로 연장하는 소자 형성 영역이, 제1 방향에 대하여 수직인 제2 방향으로 복수 배치된 소자 형성 영역 중, 가장 바깥의 소자 형성 영역의 제2 방향의 폭을, 다른 소자 형성 영역의 폭보다 넓게 하는 것이다.
(4) 본 발명의 반도체 집적 회로 장치는, 메모리 셀이 형성되는 소자 형성영역으로서, 절연막에 의해 구획되며, 제1 방향으로 연장하는 소자 형성 영역이, 제1 방향에 대하여 수직인 제2 방향으로 복수 배치된 소자 형성 영역 중, 가장 바깥의 소자 형성 영역 위에는 메모리 셀로서 기능하는 메모리 셀을 형성하지 않는 것이다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전도에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복되는 설명은 생략한다.
(실시예1)
도 1에 본 실시예의 반도체 집적 회로 장치의 주요부 평면도를 도시한다. 도 1의 우측부는 메모리 셀 형성 영역 MCFR을 나타내고, 좌측부는 주변 회로 형성 영역 PCFR을 나타낸다. 메모리 셀 형성 영역 MCFR에는, NOR 형의 불휘발성 메모리 셀이 어레이 형상 MCAR으로 배치되고, 주변 회로 형성 영역에는 주변 회로의 일례로서 선택용 MISFET가 형성되어 있다. 도 2는, 도 1의 A-A 단면의 개략도이고, 도 3은 도 1의 B-B 단면의 개략도이다.
도 1에 도시한 바와 같이, 메모리 셀 형성 영역에는 X 방향으로 연장한 소자 형성 영역(액티브) Ac가, Y 방향으로 일정한 간격마다 배치되어 있다. 이 소자 형성 영역 Ac는, 예를 들면 산화 실리콘막(6) 등으로 이루어지는 절연막(6)으로 구획(규정)되어 있다. 즉, 소자 형성 영역 Ac 사이는, 소자 분리 절연막인 절연막(6)으로 분리되어 있다. 이 절연막(6)은, 도 2 및 도 3에 도시한 바와 같이예를 들면 반도체 기판 내의 홈의 내부에 매립된 STI 구조로 형성되어 있다. 또한, 소자 형성 영역 Ac는 p형 웰(8)이 반도체 기판(1) 표면에 노출된 영역이다.
이 소자 형성 영역 Ac의 Y 방향의 폭 W는, 예를 들면 약 0.3㎛이고, 소자 형성 영역 Ac 사이의 간격 SW는, 예를 들면 약 0.4㎛ 이다. 또한, 소자 형성 영역 Ac의 길이(X 방향의 폭)는, X 방향으로 형성되는 예를 들면, 128 비트의 메모리 셀 MC에 대응하며, 약 80㎛ 이다. 즉, 소자 형성 영역 Ac에는, X 방향으로 복수의 메모리 셀 MC가 형성되어 있다.
이 소자 형성 영역 Ac의 상부에는, Y 방향으로 연장하는 제어 전극(제2 전극) CG가, 일정한 간격마다 배치되어 있다. 이 제어 전극 CG의 X 방향의 폭 L은, 예를 들면 약 0.3㎛이고, 제어 전극 CG 사이의 간격 LS는, 예를 들면 약 0.35㎛ 이다. 또한, 이 제어 전극 CG는, Y 방향으로 배치되는 메모리 셀 MC의 제어 전극 CG와 일체로 형성됨과 함께, Y 방향으로 연장하는 워드선 WL이 된다.
이 제어 전극 CG와 소자 형성 영역 Ac 사이에는, 도 2 및 도 3에 도시한 바와 같이, 예를 들면 산화 실리콘막, 질화실리콘막 및 산화 실리콘막이 순차 적층된 적층막(이하, ONO 막 : 21)등으로 이루어지는 절연막, 부유 전극(제1 전극) FG 및 열 산화막 등으로 이루어지는 게이트 절연막(9)이 형성되어 있다. 이 부유 전극 FG는 메모리 셀마다 독립하여 형성되어 있다(도 3 참조).
이 제어 전극 CG의 양단의 소자 형성 영역 Ac 내에는, n+형 반도체 영역(17)(소스, 드레인 영역)이 형성되어 있고, 드레인 영역(17) 위에는 플러그(드레인 컨택트) DC(P1)가, 소스 영역(17) 위에는 플러그(소스 컨택트) SC(P1)가 형성되어 있다. 이 플러그 DC(P1)는 메모리 셀마다 독립하여 형성되어 있지만, 플러그 SC(P1)는 동일한 워드선 WL에 접속되는 메모리 셀 MC의 소스 영역(17) 각각에 전기적으로 접속됨과 함께, Y 방향으로 연장하는 소스선 SL을 구성한다. 즉, 플러그(소스 컨택트) SC(P1)는 Y 방향으로 연장하는 배선으로서, 소스선 SL을 구성한다. 후술한 바와 같이, 플러그 DC(P1)와 플러그 SC(P1)는 동일한 제조 공정으로 형성된다.
또한, 드레인 영역(17) 위에는 플러그 DC(P1) 및 플러그 DC(P2)에 의한 2층 구조로 되어 있고, 이 플러그 DC (P2) 위에는, 부비트선 SBL이 형성되어 있다. 이 부비트선 SBL은 X 방향으로 연장되어 있다.
또한, 플러그 SC(P1)는, 도 1에 도시한 바와 같이 이 플러그 SC(P2)를 통해 공통된 소스선 CSL에 접속되어 있다. 이 공통 소스선 CSL도 X 방향으로 연장하고 있고, 부비트선 SBL과 동층의 배선층으로 형성된다. 후술한 바와 같이, 플러그 DC(P2)와 플러그 SC(P2)는 동일한 제조 공정으로 형성된다.
이와 같이, 메모리 셀 MC는 주로 소스, 드레인 영역인 한쌍의 n+형 반도체 영역(17)과, 이들 사이에 형성된 채널 형성 영역(p형 웰 : 8)(Ac)과, 채널 형성 영역 위에 형성된 게이트 절연막(9)과, 게이트 절연막(9) 위에 형성된 부유 전극(부유 게이트) FG와, 부유 전극 FG 위에 형성된 절연막(21)과, 절연막(21) 위에 형성된 제어 전극(컨트롤 게이트) CG로 구성된다. Y 방향으로 인접하는 메모리 셀 MC의 소스, 드레인 영역(17) 사이는 절연막(6)에 의해 분리되고, Y 방향으로 배치되는 메모리 셀 MC의 제어 전극 CG는, 워드선 WL과 일체로 형성된다. Y 방향으로 배치되는 메모리 셀 MC의 드레인 영역(17)은 플러그 DC(P1), DC(P2)를 통해 각각 다른 부비트선 SBL에 전기적으로 접속되고, Y 방향으로 배치되는 메모리 셀 MC의 소스 영역(17)의 각각은, 소스선 SL에 의해 전기적으로 접속된다. 또한, X 방향으로 인접하는 메모리 셀 MC의 드레인 영역은 공통으로 구성되고, 부비트선 SBL에 전기적으로 접속된다. X 방향으로 인접하는 메모리 셀 MC의 소스 영역(17)은 공통으로 구성되고 소스선 SL에 전기적으로 접속된다.
여기서, 메모리 셀의 기입, 판독 및 소거 동작에 대하여 설명한다.
우선, 기입 동작에 대하여 설명한다. 메모리 셀에 데이터를 기입하기 위해서는, 메모리 셀의 제어 전극 CG(워드선 VVL)에 예를 들면 9V의 전압을 인가하고, 메모리 셀의 드레인 영역(부비트선 SBL)에 예를 들면 4V의 전압을 인가하고, 소자 형성 영역 Ac(p형 웰(8))에 예를 들면 3V의 전압을 인가하고, 메모리 셀의 소스 영역(소스선 SL)을 예를 들면 0V(접지 전위)로 유지한다. 그 결과, 메모리 셀의 채널 영역(소스, 드레인 영역 사이)에 열 전자가 발생하고, 이것이 부유 전극 FG에 주입된다.
이어서, 판독 동작에 대하여 설명한다. 메모리 셀의 데이터를 판독하기 위해서는, 메모리 셀의 제어 전극 CG(워드선 WL)에 예를 들면 2.7V의 전압을 인가하고, 메모리 셀의 드레인 영역(부비트선 SBL)에 예를 들면 0.8V 전압을 인가하고, 소자 형성 영역 Ac(p형 웰(8)) 및 메모리 셀의 소스 영역(소스선 SL)을 예를 들면0V로 유지한다. 이 때 메모리 셀의 소스, 드레인 영역 사이에 전류가 흐르는지의 여부에 따라, 메모리 셀의 데이터("1" 혹은 "0")를 판독한다. 전류가 흐르는 경우에는, 메모리 셀의 부유 전극 FG에는 전자가 주입되어 있지 않고(임계치 전압 이하), 예를 들면 "0"의 데이터가 기억되어 있다는 것을 알 수 있다. 또한, 전류가 흐르지 않는 경우에는, 메모리 셀의 부유 전극 FG에는 전자가 주입되어 있고(임계치 전압 이상), 예를 들면 "1"의 데이터가 기억되어 있다는 것을 알았다.
계속해서, 소거 동작에 대하여 설명한다. 메모리 셀에 기입된 데이터를 소거하기 위해서는, 메모리 셀의 제어 전극 CG(워드선 WL)에 예를 들면 10.5V의 전압을 인가하고, 소자 형성 영역 Ac(p형 웰(8)) 및 메모리 셀의 드레인 영역(부비트선 SBL)에 예를 들면 10.5V의 전압을 인가하고, 메모리 셀의 소스 영역(소스선 SL)을 부유 상태(개방 상태, open 상태)로 유지한다. 그 결과, FN(Fowler-Nordheim) 터널 현상에 의해, 제어 전극 CG로부터 메모리 셀의 채널 영역(소스, 드레인 영역 사이)으로, 전자의 방출이 행해진다.
또한, 메모리 셀 어레이의 외주부에는, 제어 전극 CG와 동일한 층으로 형성된 더미 도전성막 DSG가 형성되어 있다. 이 더미 도전성막 DSG는 메모리 셀 형성 시에 생기는 이물의 영향을 저감시키고, 또한 메모리 셀 형성 영역과 주변 회로 형성 영역과의 단차를 적게 하기 위해 형성된다.
이 더미 도전성막 DSG도 소자 형성 영역(p형 웰(8)) 위에 형성되고, 이것과 소자 형성 영역 Ac 사이에도, 예를 들면 ONO 막(21) 등으로 이루어지는 절연막, 부유 전극(제1 전극) FG 및 열 산화막 등으로 이루어지는 게이트 절연막(9)이 형성되어 있다(도 2 및 도 3 참조).
한편, 주변 회로 형성 영역에도, 주변 회로용의 소자 형성 영역 LAc이 형성되고, 이 소자 형성 영역 LAc 위에는, 선택용 MISFET의 게이트 전극 G를 구성하는 도전성막이 형성되어 있다. 도 2에 도시한 바와 같이, 이 게이트 전극 G는 제어 전극 CG와 동일한 층에서 형성되고, 그 아래에는 게이트 절연막(9b)이 형성되어 있다. 이 게이트 전극 G 양단의 소자 형성 영역 LAc 내에는 n+형 반도체 영역(27)(소스, 드레인 영역)이 형성되어 있다.
여기서, 도 1에 도시한 바와 같이, 메모리 셀 형성 영역의 소자 형성 영역 Ac는 최단의 메모리 셀의 드레인 영역 단부로부터 X 방향으로 길이 D만큼 연장되어 있다. 이 길이 D 중, 거리 d1은 소자 형성 영역 Ac를 형성하는 때에 이용되는 마스크의 어긋남 등을 고려한 거리이며, 거리 d2는 결정 결함이 생기는 영역을 고려한 거리이다. 본 실시예에서는, d1은 약 0.2㎛이고, d2는 약 0.3㎛이다. 이 d2의 크기는, 상술한 룰에 따라 메모리 셀을 형성한 경우에 소자 형성 영역 Ac에 생긴 결정 결함의 길이가 0.3㎛ 정도인 것에 기초하여, 설정하였다.
이와 같이, 본 실시예에서는 소자 형성 영역 Ac의 단부를 신장했으므로, 소자 형성 영역 Ac에 생기는 결정 결함의 영향을 피할 수 있다. 그 결과, 누설 전류의 발생을 저감시킬 수 있어서, 메모리 셀의 불량 발생율을 저감시킬 수 있다.
즉, 도 4에 도시한 바와 같이 소자 형성 영역 Ac 사이에는, 절연막(6)이 존재하고, 소자 형성 영역 Ac에는 그 외주부의 절연막(6)에 의한 응력(stress)이 가해진다. 특히, 메모리 셀 형성 영역의 외주부에는, 주변 회로와의 분리를 도모하기 위해, 광범위하게 절연막(6)이 형성되기 때문에, 소자 형성 영역 Ac의 단부에는 응력이 집중한다. 이와 같이 큰 응력이 가해지면, 소자 형성 영역 Ac를 구성하는 결정 중에 전위 등의 결함(De1, De2)이 생긴다. 이 결함을 통해 누설 전류가 발생하고, 상술한 바와 같이 이 누설 전류가 감지 증폭기의 동작 전류 이상이 된 경우에는 불량이 되어 버린다.
그러나, 본 실시예에서는, 소자 형성 영역 Ac의 단부를 신장했으므로, 도 5에 도시한 바와 같이 실질적인 메모리 셀이 형성되는 영역(메모리 셀 어레이 MCAR)까지는, 결함 De1이 커지지 않아, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또, 소자 형성 영역 Ac의 신장 부분 위에는, 더미 도전성막 DSG가 형성되고, 또한 그 하부에는 ONO막(21) 등으로 이루어지는 절연막, 부유 전극(제1 전극) FG 및 열 산화막 등으로 이루어지는 게이트 절연막(9)이 형성되어 있다. 따라서, 그 구성은 유사 메모리 셀 구조로 되어 있지만(단, 소스 영역은 존재하지 않음), 이러한 더미 도전성막 DSG에는 전위가 인가되지 않고, 부유 상태로 되기 때문에, 채널이 형성되지 않아, 누설 전류는 발생하지 않는다.
또한, 본 실시예에서는, 더미 도전성막 DSG 아래를 이용하여, 소자 형성 영역 Ac를 신장했으므로, 메모리 셀 형성 영역을 크게 하지 않고, 결함 대책을 행할 수 있다.
이어서, 본 실시예의 반도체 집적 회로 장치의 제조 방법의 일례에 대하여 설명하다. 도 6∼도 12는, 본 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도이고, 도 6∼도 8은 도 1의 C-C 단면부와 대응하며, 도 9∼도 12는, 도 1의 D-D 단면부와 대응한다.
우선, 도 6에 도시한 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 예를 들면, 열 산화함으로써 반도체 기판(1)의 표면에, 패드 산화막(도시하지 않음)을 형성한다. 계속해서, 패드 산화막 위에, 예를 들면 질화실리콘막(도시하지 않음)과 같은 절연막을 퇴적하고, 도시하지 않은 포토레지스트막(이하, 단순히 「레지스트막」)을 마스크로 하여, 소자 분리 영역 위의 질화실리콘막을 제거한다.
계속해서, 레지스트막을 제거하고, 질화실리콘막을 마스크로 하여, 반도체 기판(1)을 에칭함으로써 깊이 250㎚ 정도의 소자 분리 홈(4)을 형성한다.
그 후, 반도체 기판(1)을 약 1150℃에서 드라이 산화함으로써, 홈의 내벽에, 예를 들면 막 두께 30㎚ 정도의 산화 실리콘막(5)과 같은 열 산화막을 형성한다. 이 산화 실리콘막(5)은, 홈의 내벽에 생긴 드라이 에칭의 손상을 회복함과 함께, 다음 공정에서 홈의 내부에 매립되는 산화 실리콘막(6)과 반도체 기판(1)과의 계면에 생기는 스트레스를 완화시키기 위해 형성한다.
이어서, 소자 분리 홈(4)의 내부를 포함하는 반도체 기판(1) 위에 CVD법으로, 예를 들면 막 두께 600㎚ 정도의 산화 실리콘막(6)으로 이루어지는 절연막을 퇴적하고, 계속해서 1150℃에서 60분의 열 처리(어닐링)를 실시하여, 산화 실리콘막(6)의 치밀화를 도모한다. 계속해서, CMP 법으로 홈의 상부의 산화 실리콘막(6)을 연마하여, 그 표면을 평탄화한 후, 질화실리콘막을 제거한다. 또, 이 때, 질화실리콘막의 막 두께만큼 산화 실리콘막(6)의 표면이 반도체 기판(1)의 표면으로부터 돌출되어 있지만, 이후의 반도체 기판(1)의 세정 공정이나, 표면 산화 및 산화막 제거 공정에 의해 산화 실리콘막(6)의 표면은, 서서히 후퇴한다.
이상의 공정에 의해, 소자 분리 홈(4) 내에 산화 실리콘막(6)이 매립된 소자 분리가 형성된다.
이어서, 도 7에 도시한 바와 같이 반도체 기판(1)의 표면을 웨트 세정한 후, 반도체 기판(1)을 예를 들면, 열 산화함으로써 반도체 기판(1)의 표면에, 스루 산화막(도시하지 않음)과 같은 절연막을 형성한다. 계속해서, 반도체 기판(1)에 p형 불순물(예를 들면, 붕소)을 이온 주입한 후, 열 처리를 실시하여, 상기 불순물을 확산시킴으로써, 메모리 셀 형성 영역에 p형 웰(8)을 형성한다. 이 p형 웰(8)이, 반도체 기판(1) 표면에 노출된 영역이, 소자 형성 영역 Ac가 된다. 여기서, 주변 회로 형성 영역에서도, 소자 형성 영역 LAc를 마찬가지로 형성한다.
이어서, 열 산화에 의해 p형 웰(8)의 표면에, 예를 들면 막 두께 8㎚ 정도의 열 산화막을 형성한 후(프리 산화), 이 열 산화막을 제거하고, 반도체 기판(1)(p형 웰(8))의 표면을 청정화한다. 계속해서, 열 처리를 실시하고, 예를 들면 막 두께 10.5㎚ 정도의 열 산화막을 형성한다. 이 열 산화막은, 불휘발성 메모리 셀의 게이트 절연막(9)을 구성한다.
이어서, 게이트 절연막(9) 상부에, 예를 들면 막 두께 100㎚ 정도의 인을 도핑한 다결정 실리콘막(10)과 같은 도전성막을 CVD법으로 퇴적한다. 이어서, 레지스트막(도시하지 않음)을 마스크로 하여 다결정 실리콘막(10)을 드라이 에칭함으로써, 메모리 셀 형성 영역에, X 방향으로 길이 방향이 연장되는 스트라이프 형상의 패턴 FG'(10)을 형성한다.
이어서, 도 8에 도시한 바와 같이 반도체 기판(1) 위에, 패턴 FG'(10)와, 후술하는 제어 전극 CG를 분리하기 위해, 예를 들면 ONO 막(21)과 같은 절연막을 형성한다. 이 ONO 막(21)은, 산화 실리콘막, 질화실리콘막 및 산화 실리콘막의 적층막인데, 예를 들면 CVD법으로 막 두께 5㎚ 정도의 산화 실리콘막, 막 두께 7㎚ 정도의 질화실리콘막 및 막 두께 4㎚ 정도의 산화 실리콘막을 순차 퇴적함으로써 형성한다. 또, 최상층의 산화 실리콘막 위에, 10㎚ 정도의 질화실리콘막을 더 퇴적해도 된다.
여기서, 주변 회로 형성 영역에서는, 주변 회로 형성 영역 위의 ONO 막(21),다결정 실리콘막(10) 및 게이트 절연막(9)을 제거한다. 이어서, 주변 회로 형성 영역의 반도체 기판(1)의 표면을 웨트 세정한 후, 주변 회로 형성 영역의 p형 웰(8)의 표면에, 예를 들면 열 산화에 의해 막 두께 8㎚ 정도의 게이트 절연막(9b)을 형성한다. 이 게이트 절연막(9b)은, 주변 회로 형성 영역에 형성되는 선택용 MISFET의 게이트 절연막(9b)이 된다(도 2 참조).
이어서, 반도체 기판(1) 위에 도전성막으로서, 예를 들면 인이 4.75×1020/㎤ 정도 도핑된 다결정 실리콘막(22)을 CVD법으로 200㎚ 정도로 퇴적함으로써 형성한다. 계속해서, 그 상부에 예를 들면 300㎚ 정도의 질화실리콘막(24)과 같은 절연막을 CVD법으로 퇴적한다. 이 다결정 실리콘막(22)은, 주변 회로 형성 영역에 형성되는 선택용 MISFET의 게이트 전극 G로 되고, 또한 메모리 셀 형성 영역에 형성되는 불휘발성 메모리 셀의 제어 전극 CG가 된다.
이어서, 도 9에 도시한 바와 같이 메모리 셀 형성 영역의 레지스트막(도시하지 않음)을 마스크로 하여 질화실리콘막(24), 다결정 실리콘막(22), ONO 막(21) 및 패턴 FG'(다결정 실리콘막 : 10)를 드라이 에칭한다.
이 드라이 에칭에 의해, 다결정 실리콘(22)으로 이루어지는 제어 전극 CG (22) 및 다결정 실리콘막(10)으로 이루어지는 부유 전극 FG(10)가 형성된다. 부유 전극 FG(10)는 X 방향으로 배치되는 메모리 셀마다 분할되고, 제어 전극 CG는 Y 방향으로 연장하도록 형성되고, 워드선 WL을 구성한다. 또, 제어 전극 CG는 다결정 실리콘막(22)뿐 아니라, 고융점 금속, 실리사이드막의 단층막 또는, 적층막, 혹은 다결정 실리콘막과 고융점 금속막 또는 실리사이드막과의 적층막으로 구성해도 된다. 도 9는, 도 8의 E-E 단면에 대응하고, 또한 도 1의 D-D 단면과 대응한다.
여기서, 주변 회로 형성 영역에서는 레지스트막(도시하지 않음)을 마스크로 하여 질화실리콘막(24) 및 다결정 실리콘막(22)을 드라이 에칭함으로써, 선택용 MISFET용 게이트 전극 G를 형성한다(도 2 참조).
이어서, 메모리 셀 형성 영역의 p형 웰(8)에 n형 불순물(예를 들면, 비소)을 이온 주입한 후, 열 처리를 실시하고, 상기 불순물을 확산시킴으로써, n+형 반도체 영역(17)(소스, 드레인 영역)을 형성한다. 또한, 이 때, p형 불순물(예를 들면, 붕소)을 경사 이온 주입함으로써 게이트 절연막(9) 아래에 채널 인프라 영역(도시하지 않음)을 형성해도 된다.
여기서, 주변 회로 형성 영역에서는, p형 웰(8)에 n형 불순물(예를 들면, 비소)을 이온 주입한 후, 열 처리를 실시하여 상기 불순물을 확산시킴으로써, 게이트 전극 G의 양측에, n-형 반도체 영역(도시하지 않음)을 형성한다.
이어서, 예를 들면 850℃에서의 열 처리(라이트 산화)를 실시함으로써 다결정 실리콘막(10 및 22)의 측벽에 라이트 산화막(열 산화막 : 26)을 형성한다. 이 라이트 산화막(26)은, 실리콘 기판의 표면에 그 막 두께가 10㎚ 정도인 산화 실리콘막이 형성되는 조건과 마찬가지의 조건으로 형성된다. 또한, 이 막은, 상술한 부유 전극 FG(다결정 실리콘막 : 10)나 제어 전극(다결정 실리콘막(22))의 에칭시에, 게이트 절연막(9) 단부에 생긴 손상을 회복하기 위해 형성한다.
계속해서, 반도체 기판(1) 위에, 예를 들면 CVD법으로 질화실리콘막(28)과 같은 절연막을 퇴적한다.
여기서, 주변 회로 형성 영역에서는 질화실리콘막(28)을 이방적으로 에칭함으로써, 주변 회로 형성 영역의 게이트 전극 G의 측벽에 측벽 스페이서(도시하지 않음)를 형성한다. 이어서, 주변 회로 형성 영역의 p형 웰(8)에 n형 불순물(인 P 또는 비소 As)을 이온 주입한 후, 950℃에서 10 초의 열 처리를 실시하고, 상기 불순물을 확산시킴으로써, 선택용 MISFET용 n+형 반도체 영역(27)(소스, 드레인 영역)을 형성한다.
이상의 공정에 의해, 메모리 셀 형성 영역에 제어 전극 CG(다결정실리콘막(22)), ONO 막(21), 부유 전극 FG(다결정 실리콘막 : 10) 및 게이트 절연막(9)을 갖는 NOR형 불휘발성 메모리 셀이 형성되고, 주변 회로 형성 영역에 선택용 MISFET가 형성된다.
이어서, 도 10에 도시한 바와 같이, 질화실리콘막(28)의 상부에, 예를 들면 CVD 법으로 200㎚ 정도의 산화 실리콘막(30)과 같은 절연막을 형성한 후, 산화 실리콘막(30)에 도 1에 도시한 플러그 DC(P1) 및 플러그 SC(P1)의 패턴을 형성하기 위해, 레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 산화 실리콘막(30)을 드라이 에칭하고, 계속해서 질화실리콘막(28)을 드라이 에칭함으로써, n+형 반도체 영역(17)(소스, 드레인 영역) 상부에 컨택트홀 C1 및 배선 홈 HM1을 형성한다. 즉, 드레인 영역(17) 위에는 컨택트홀 C1을 형성하고, 소스 영역 상(17)에는 배선 홈 HM1을 형성한다.
상기 산화 실리콘막(30)의 에칭은, 질화실리콘에 대한 산화 실리콘의 에칭 레이트가 증가하는 조건에서 행하며, 질화실리콘막(28)이 완전하게 제거되지 않도록 한다.
또한, 질화실리콘막(28)의 에칭은, 실리콘이나 산화 실리콘에 대한 질화실리콘의 에칭레이트가 증가하는 조건에서 행하여, 기판(1)이나 산화 실리콘막이 깊게 깎이지 않도록 한다. 또한, 이 에칭은 질화실리콘막(28)이 이방적으로 에칭되는 조건에서 행하여, 제어 전극 CG나 부유 전극 FG의 측벽에 질화실리콘막(28)을 남기게 한다. 이에 따라, 포토리소그래피의 해상 한계에 의해 결정되는 최소 치수보다도 미세한 직경을 갖는 컨택트홀 C1이나 미세한 폭의 배선 홈 HM1이 제어 전극 CG나 부유 전극 FG에 대하여 자기 정합적으로 형성된다.
이어서, 컨택트홀 C1 및 배선 홈 HM1의 내부를 통하여, n형 불순물(예를 들면, 비소)을 이온 주입한 후, 열 처리를 실시하여, 상기 불순물을 확산시킴으로써, n+형 반도체 영역(19)을 형성한다. 이 n+형 반도체 영역(19)은 이 컨택트홀 C1 내에 형성되는 플러그와의 접촉 저항을 저감시키기 위해 형성된다.
이어서, 도 11에 도시한 바와 같이 컨택트홀 C1 및 배선 홈 HM1의 내부를 포함하는 산화 실리콘막(30) 상부에, 예를 들면 얇은 질화실리콘막(32)과 같은 절연막을 형성한다. 계속해서, 에칭백함으로써 산화 실리콘막(30) 위 및 컨택트홀 C1 및 배선 홈 HM1 바닥부의 질화실리콘막(32)을 제거한다. 이 질화실리콘막(32)은, 후술한 반도체 기판(1)의 세정시, 제어 전극 CG 상부의 산화 실리콘막(30)이 에칭되어, 플러그 등의 사이가 쇼트되는 것을 막기 위해 형성된다.
계속해서, 반도체 기판(1)을 예를 들면 불산계의 세정액을 이용하여 세정한 후, 컨택트홀 C1 및 배선 홈 HM1 내를 포함하는 산화 실리콘막(30) 위에, 도전성막을 퇴적한다. 예를 들면, 10㎚ 정도의 Ti(티탄) 및 80㎚ 정도의 TiN(질화 티탄)을 순차 스퍼터법으로 퇴적(도시하지 않음)하고, 또한 350㎚ 정도의 W(텅스텐)막을 CVD법으로 퇴적한다.
이어서, 컨택트홀 C1 및 배선 홈 HM1 외부의 W막, TiN 막 및 Ti 막으로 이루어지는 도전성막을 CMP 법으로 제거함으로써, 플러그 P1을 형성한다. 즉, 드레인영역(17) 위의 컨택트홀 C1 내에, 플러그 DC(P1)를 형성하고, 소스 영역(17) 위의 배선 홈 HM1 내에 플러그 SC(P1)를 형성한다. 또, 상술한 바와 같이 이 플러그 SC(P1)는 Y 방향으로 연장하는 배선으로서, 소스선 SL을 구성한다.
계속해서, 플러그 P1 위를 포함하는 산화 실리콘막(30) 위에, 예를 들면 CVD법으로 300㎚ 정도의 산화 실리콘막(35)과 같은 절연막을 퇴적한다.
계속해서, 플러그 P1 위의 산화 실리콘막(35)을 제거함으로써 컨택트홀 C2를 형성한다. 또, 도 12에는, 드레인 영역 위의 플러그 DC(P1) 위의 컨택트홀 C2만이 도시되어 있으며, 소스 영역 위의 플러그 SC(P1) 위의 컨택트홀 C2는 도 12와는 다른 단면으로 도시된다.
계속해서, 컨택트홀 C2 내를 포함하는 산화 실리콘막(35) 위에, 도전성막을 퇴적한다. 예를 들면, 100㎚ 정도의 W 막(도시하지 않음)을 스퍼터법으로 퇴적하고, 또한 250㎚ 정도의 W 막(40)을 CVD법으로 퇴적한다.
계속해서, W 막(40) 등으로 이루어지는 도전성막을 도시하지 않은 레지스트막을 마스크로 하여 드라이 에칭함으로써 제1층 배선 M1 및 제1층 배선 M1과 플러그 P1과의 접속부(플러그 P2)를 형성한다. 즉, 플러그 DC(P2) 및 플러그 SC(P2)를 형성한다. 도면 중 제1층 배선 M1은, 도 1에서의 부비트선 SBL이 되고, 도 12에 도시한 단면에는 도시하지 않은 플러그 SC(P2) 위의 제1층 배선 M1은 공통 소스선 CSL이 된다.
이 후, 제1층 배선 M1 위를 포함하는 산화 실리콘막(35) 위에, 예를 들면 CVD법으로 산화 실리콘막과 같은 절연막을 퇴적하고, 또한 그 위에 W 막 등으로 이루어지는 도전성막을 퇴적함으로써, 제2층 배선이 형성되지만, 이들 도시에 대해서는 생략한다.
이상, 상세히 설명한 반도체 집적 회로 장치의 제조 방법에서는, 예를 들면 1) 산화 실리콘막(6)의 치밀화를 위한 열 처리, 2) 스루 산화막을 형성할 때의 열 처리, 3) 반도체 기판(1)(p형 웰(8))의 표면의 청정화를 위한 산화(프리 산화), 4) 게이트 절연막(9)을 형성할 때의 열 처리, 및 5) 라이트 산화막(26)을 형성할 때의 열 처리 등, 다양한 열 처리 공정을 포함한다.
이러한 열 처리 공정에서, 반도체 기판에 형성한 홈의 내부에 매립된 산화 실리콘막(6), 특히 홈의 내벽에 생긴 드라이 에칭의 손상을 회복하기 위해 형성되는 얇은 열 산화막(산화 실리콘막(5))의 산화가 진행되어, 소자 형성 영역에 가해지는 응력이 커진다.
또한, n+형 반도체 영역(17)(소스, 드레인 영역)이나 n+형 반도체 영역(19)을 형성할 때의 이온 주입에 의해서도, 소자 형성 영역에 응력이 가해진다.
또한, 질화실리콘막은 막 응력이 큰 막이기 때문에, 예를 들면 컨택트홀 C1이나 배선 홈 HM1을 자기 정합적으로 형성하기 위해 이용되는 질화실리콘막(28)의 퇴적 시에도, 소자 형성 영역에 응력이 가해진다.
그러나, 본 실시예에 따르면, 상술된 바와 같이, 소자 형성 영역 Ac의 단부를 신장했으므로, 상기 응력이 가해져도 메모리 셀이 형성되는 영역까지는, 결함이 커지지 않아, 메모리 셀의 누설 전류를 저감시키는 등의 효과를 얻을 수 있다.
(실시예2)
도 13에 본 실시예의 반도체 집적 회로 장치의 주요부 평면도를 도시한다. 도 13의 우측부는 메모리 셀 형성 영역 MCFR을 나타내고, 좌측부는 주변 회로 형성 영역 PCFR을 나타낸다. 메모리 셀 형성 영역에는, NOR형의 불휘발성 메모리 셀이 어레이 형상으로 배치되고, 주변 회로 형성 영역에는 주변 회로의 일례로서 선택용 MISFET가 형성되어 있다. 본 실시예의 반도체 집적 회로 장치는, 도 1을 보면 분명히 알 수 있듯이, 소자 형성부 Ac1의 단부가 접속부 Ac2에 의해 접속되어 있는 것외에는 그 구성이 실시예1과 마찬가지이기 때문에, 상세한 설명은 생략하고, 특징적인 부분만 설명한다.
즉, 도 13에 도시한 바와 같이 메모리 셀 형성 영역에는, X 방향으로 연장한 소자 형성부 Ac1이, Y 방향으로 일정한 간격마다 배치되어 있고, 이 소자 형성부 Ac1의 단부는 Y 방향으로 연장하는 접속부 Ac2에 의해 접속되어 있다.
이와 같이, 본 실시예에서는 소자 형성부 Ac1의 단부를, 접속부 Ac2에 의해 접속했으므로, 도 14에 도시한 바와 같이 응력이 가해지는 방향을 변화시킬 수 있다. 따라서, 실시예1의 효과 외에 또한, 응력이 소자 형성부 Ac1에 집중하는 것을 완화시킬 수 있다. 그 결과, 실질적인 메모리 셀이 형성되는 영역(메모리 셀 어레이 MCFR)까지는, 결함 De1이 커지지 않아, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또, 도 13에서는, 소자 형성부 Ac1의 전부를 접속부 Ac2에 의해 접속했지만, 도 15에 도시한 바와 같이, 몇개의 소자 형성부 Ac1마다(도 15의 경우에는, 두개의소자 형성부 Ac1마다), 접속부 Ac2를 설치해도 된다.
(실시예3)
도 16에 본 실시예의 반도체 집적 회로 장치의 주요부 평면도를 도시한다. 도 16의 우측부는, 메모리 셀 형성 영역 MCFR을 나타내고, 좌측부는 주변 회로 형성 영역 PCFR을 나타낸다. 메모리 셀 형성 영역에는, NOR형 불휘발성 메모리 셀이 어레이 형상으로 배치되고, 주변 회로 형성 영역에는, 주변 회로의 일례로서 선택용 MISFET가 형성되어 있다. 본 실시예의 반도체 집적 회로 장치는, 도 1을 보면 분명히 알 수 있듯이, 메모리 셀 형성 영역에, 배치된 복수의 소자 형성 영역 Ac, AcW 중 가장 바깥의 소자 형성 영역 AcW의 폭이, 다른 소자 형성 영역 Ac의 폭보다 넓게 되어 있는 것외에는, 그 구성이 실시예1과 마찬가지이기 때문에, 상세한 설명은 생략하고, 특징적인 부분만 설명한다.
즉, 도 16에 도시한 바와 같이 메모리 셀 형성 영역에는 X 방향으로 연장한 소자 형성 영역 Ac, AcW가, Y 방향으로 일정한 간격마다 배치되어 있고, 이 소자 형성 영역 Ac, AcW 중 Y 방향에 대하여 최단부에 위치하는 소자 형성 영역 AcW의 Y 방향의 폭이, 다른 소자 형성 영역 Ac의 그것보다 넓게 되어 있다.
이와 같이, 본 실시예에서는 가장 바깥의 소자 형성 영역 AcW의 폭을 다른 소자 형성 영역 Ac보다 넓게 형성했으므로, 도 17에 도시한 바와 같이 응력의 영향을 완화시킬 수 있어, 가장 바깥의 소자 형성 영역 AcW의 결함(De2)의 발생율을 저감시킬 수 있다. 그 결과, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또한, 실시예1에서 설명한 바와 같이, 소자 형성 영역 Ac, AcW의 단부를 신장하면, 메모리 셀이 형성되는 영역까지 결함(De1)이 커지는 것을 방지할 수 있어, 실시예1에서 설명한 효과를 얻을 수 있다.
(실시예4)
도 18에 본 실시예의 반도체 집적 회로 장치의 주요부 평면도를 도시한다. 도 18의 우측부는, 메모리 셀 형성 영역 MCFR을 나타내고, 좌측부는 주변 회로 형성 영역 PCFR을 나타낸다. 메모리 셀 형성 영역에는, NOR형의 불휘발성 메모리 셀이 어레이 형상으로 배치되고, 주변 회로 형성 영역에는 주변 회로의 일례로서 선택용 MISFET가 형성되어 있다. 도 19는, 도 18의 A-A 단면의 개략도이고, 도 20은, 도 18의 B-B 단면의 개략도이다.
본 실시예의 반도체 집적 회로 장치는, 도 13을 보면 분명히 알 수 있듯이, 메모리 셀 형성 영역에 배치된 복수의 소자 형성부 Ac1의 가장 바깥에, 소자 형성 영역 DAc를 설치하는 것외에는, 그 구성이 실시예2와 마찬가지이기 때문에, 상세한 설명은 생략하고, 특징적인 부분만 설명한다.
즉, 도 18에 도시한 바와 같이, 메모리 셀 형성 영역에는 X 방향으로 연장한 소자 형성부 Ac1이, Y 방향으로 일정한 간격마다 배치되어 있고, 이 소자 형성부 Ac 중 가장 바깥에 위치하는 소자 형성부 Ac1의 더 외측에 소자 형성 영역 DAc이 배치되어 있다.
이 소자 형성 영역 DAc 위에는, 메모리 셀로서 기능하는 메모리 셀이 형성되어 있지 않다. 즉, 소자 형성 영역 DAc 위에는 Y 방향으로 제어 전극 CG가 연장되어 있지만, 이 제어 전극 CG의 양단에는 플러그 DC나 플러그 SC가 형성되어 있지않다.
또한, 제어 전극 CG의 Y 방향의 단부에는, 이 제어 전극 CG의 인출부(제어 전극 CG와 또한 상층의 배선과의 접속부) CA가 교대로 형성되어 있다. 도 18에서 이러한 영역(CA)이 형성되어 있지 않은 제어 전극 CG에 대해서는, 도 18에는 도시하지 않은 다른 단부에 상기 인출부를 갖는다.
이와 같이, 본 실시예에서는 복수의 소자 형성부 Ac1의 가장 바깥에 소자 형성 영역 DAc를 형성했으므로, 이 영역에 응력을 집중시킬 수 있어, 메모리 셀이 형성되는 영역, 즉 도 21에 도시한 소자 형성부 Ac1에 결함(De2)이 커지지 않아, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또한, 인출부 CA 아래를 이용하여, 소자 형성 영역 DAc를 형성했으므로, 메모리 셀 형성 영역을 크게 하지 않고, 결함 대책을 행할 수 있다.
또한, 실시예2에서 설명한 바와 같이, 이들 소자 형성부(Ac1, DAc)의 단부를, 접속부 Ac2에 의해 접속하면, 실시예2에서 설명한 효과(결함 De1의 영향의 저감)를 얻을 수 있다.
도 22에, 본 실시예의 반도체 집적 회로 장치에 대응하는 회로도를 도시한다. 도시한 바와 같이 메모리 셀 MC가 어레이 형상으로 배치되어 있다. 단, DAc(소자 형성 영역) 위의 메모리 셀은, 메모리 셀로서의 동작을 행하지 않는다. 또한, DSG(더미 도전성막) 위에는, 실시예1에서 설명한 유사 메모리 셀이 형성된다. 또, MBL은 주비트선을 나타낸다. 또한, S는 상술한 선택용 MISFET를 나타낸다. 또한, 이들 메모리 셀은, 어떤 블록(Block)을 하나의 단위로 하여 두고, 예를 들면상기 블록마다 데이터를 일괄 소거할 수 있다. 하나의 웰(WELL)을 1 블록으로 할 수 있다. 또, 실시예1∼3에서 설명한 반도체 집적 회로 장치에 대응하는 회로도는, 도 22의 DAc(소자 형성 영역) 위의 메모리 셀이 없는 것을 제외하면, 마찬가지이다.
이상, 실시예1∼4를 구체적으로 설명했지만, 본 발명은 이러한 실시예에 한정되는 것이 아니고, 예를 들면 실시예3의 소자 형성 영역 Ac나 AcW의 단부를 실시예2와 같이 접속부 Ac2에 의해 접속해도 된다. 또한, 실시예4의 소자 형성 영역 Ac1, DAc의 단부를, 접속부 Ac2에 의해 접속하지 않고, 실시예1과 같이, 이들 소자 형성 영역의 단부를 신장시키기만 해도 된다. 이와 같이, 이들 실시예 중에서 설명한 구성을 적절하게 조합해도 된다.
(실시예5)
실시예1∼4에서 설명한 반도체 집적 회로 장치는, 이하에 설명하는 컴퓨터 시스템에 이용할 수 있다.
도 23은, 실시예1∼4에서 설명한 반도체 집적 회로 장치(불휘발성 메모리)가 장착된 컴퓨터 시스템을 나타내고, 이 시스템은 시스템 버스 SB를 통해 서로 접속된 호스트 CPU(Central Processing Unit : 231)와, 입출력 장치(232), RAM(Random Access Memory : 233), 메모리 카드(234)로 구성되어 있다.
메모리 카드(234)는 예를 들면 하드 디스크 기억 장치의 치환 용도로서 수십 GB의 대용량 기억의 불휘발성 메모리(EEPROM 칩1∼ 칩4)를 포함하고, 실시예1∼4에서 설명한 불휘발성 메모리의 이점, 예를 들면 장치 내의 결함의 저감, 누설 전류의 저감, 혹은 장치의 수율 향상이나 신뢰성의 향상이라는 이점을 향수하므로, 최종 제품인 기억 장치로서도 충분한 산업적 이점을 갖는 것이다.
또한, 본 발명은 두께가 비교적 얇은 메모리 카드(234)에 한정되는 것이 아니며, 두께가 비교적 두꺼운 경우에도, 호스트 버스 시스템과의 인터페이스와 호스트 시스템의 커맨드를 해석하여 불휘발성 메모리를 제어하는 것이 가능한 지능형 컨트롤러를 포함하는 어떠한 불휘발성 기억 장치에도 물론 적용 가능하다.
장기간에 기억되는 데이터는 이 불휘발성의 기억 장치에 기억되는 한편, 호스트 CPU(231)에 의해 처리되어 빈번하게 변경되는 데이터는 휘발성 메모리의 RA M(233)에 저장된다.
카드(234)는 시스템 버스 SB와 접속되는 시스템 버스 인터페이스 SBI를 갖는데, 예를 들면 ATA 시스템 버스 등의 표준 버스 인터페이스를 가능하게 한다. 시스템 버스 인터페이스 SBI에 접속된 컨트롤러 CR은 시스템 버스 SB에 접속된 호스트 CPU(231)나 입출력 장치(232)의 호스트 시스템으로부터의 커맨드와 데이터를 접수한다.
커맨드가 리드 명령인 경우에는, 컨트롤러 CR은 실시예1∼4에서 설명한 불휘발성 메모리를 갖는 복수의 칩(1∼4)(CH1∼4)이 필요한 하나 또는 복수를 액세스하고 판독 데이터를 호스트 시스템으로 전송한다.
커맨드가 라이트 명령인 경우에는, 컨트롤러 CR은 복수의 칩(1∼4)(CH1∼4)이 필요한 하나 또는 복수를 액세스하여 호스트 시스템으로부터의 기입 데이터를 그 내부에 저장한다. 이 저장 동작은, 불휘발성 메모리가 필요한 블록이나 섹터나메모리 셀에의 프로그램 동작과 검증 동작을 포함하고 있다.
커맨드가 소거 명령인 경우에는, 컨트롤러는 복수의 칩(1∼4)(CH1∼4)이 필요한 하나 또는 복수를 액세스하고, 그 내부에 기억되는 데이터를 소거한다. 이 소거 동작은, 불휘발성 메모리가 필요한 블록, 섹터 또는 메모리 셀에의 소거 동작과 검증 동작을 포함하고 있다.
본 발명의 실시예에 따른 불휘발성 메모리는, 하나의 메모리 셀에 디지털 데이터의 1 비트를 기억시키기 위해 메모리 셀에 2치의 임계치 전압을 갖게 하는 기술뿐만 아니라, 하나의 메모리 셀에 디지털 데이터의 다비트를 기억시키기 위해 메모리 셀에 4치 혹은 그 이상의 다치의 임계치 전압을 갖게 하는 기술에도 적용 가능한 것은 물론이다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니며, 그 요지를 일탈하지 않은 범위에서 다양하게 변경 가능한 것은 물론이다.
특히, 본 실시예에서는, NOR 형의 불휘발성 메모리를 예로 설명했지만, AND형, NAND형 등의 불휘발성 메모리을 비롯하여, 가늘고 긴 소자 형성 영역을 갖는 반도체 집적 회로 장치에 널리 적용 가능하다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
메모리 셀이 형성되는 소자 형성 영역으로서, 절연막에 의해 구획되고, 제1방향으로 연장하는 소자 형성 영역이, 상기 제1 방향에 대하여 수직인 제2 방향으로 2 이상 배치된 소자 형성 영역의 단부를, 메모리 셀을 둘러싸도록 형성된 도전성막 아래까지 신장했으므로, 이 신장한 영역에 응력을 집중시킬 수 있어, 메모리 셀이 형성되는 영역까지 결함이 커지지 않아, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또한, 절연막에 의해 구획되여, 제1 방향으로 연장하는 소자 형성부를, 제1 방향에 대하여 수직인 제2 방향으로 2 이상 배치하고, 이 소자 형성부의 단부를 제2 방향으로 연장하는 접속부에서 접속했으므로, 응력이 가해지는 방향을 변화시킬 수 있고, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또한, 메모리 셀이 형성되는 소자 형성 영역으로서, 절연막에 의해 구획되며, 제1 방향으로 연장하는 소자 형성 영역이, 상기 제1 방향에 대하여 수직인 제2 방향으로 복수 배치된 소자 형성 영역 중, 가장 바깥의 소자 형성 영역의 상기 제2 방향의 폭을 다른 소자 형성 영역의 폭보다 넓게 했으므로, 응력의 영향을 완화시킬 수 있으며, 메모리 셀의 누설 전류를 저감시킬 수 있다.
또한, 메모리 셀이 형성되는 소자 형성 영역으로서, 절연막에 의해 구획되며, 제1 방향으로 연장하는 소자 형성 영역이, 상기 제1 방향에 대하여 수직인 제2 방향으로 복수 배치된 소자 형성 영역 중, 가장 바깥의 소자 형성 영역 위에는 메모리 셀로서 기능하는 메모리 셀을 형성하지 않으므로, 이 가장 바깥의 소자 형성 영역에 응력을 집중시킬 수 있고, 메모리 셀의 누설 전류를 저감시킬 수 있다.
그 결과, 제품의 수율 향상이나 신뢰성의 향상을 도모할 수 있다.
Claims (22)
- (a) 반도체 기판 표면에 형성된 소자 형성 영역으로서, 절연막에 의해 구획되고 제1 방향으로 연장하는 소자 형성 영역을, 상기 제1 방향에 대하여 수직인 제2 방향으로 2 이상 갖고,(b) 상기 2 이상의 소자 형성 영역의 주표면에 형성된 복수의 메모리 셀과,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 포함하며,상기 소자 형성 영역은, 상기 제2 방향으로 연장하는 상기 도전성막 아래까지 연장되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 메모리 셀은,(a) 상기 소자 형성 영역 위에, 제1 절연막을 사이에 두고 형성된 제1 도전성막으로 이루어지는 제1 전극과,(b) 상기 제1 전극 위에, 제2 절연막을 사이에 두고 형성된 제2 도전성막으로 이루어지는 제2 전극으로서, 상기 제2 방향으로 연장하는 제2 전극과,(c) 상기 제2 전극 양측의 상기 소자 형성 영역에 형성된 반도체 영역을 포함하고,상기 도전성막은, 상기 제1 및 제2 도전성막으로 이루어지는 것을 특징으로하는 반도체 집적 회로 장치.
- (a) 반도체 기판 표면에 형성되고, 절연막에 의해 구획된 소자 형성 영역으로서, 제1 방향으로 연장하는 소자 형성부를 상기 제1 방향에 대하여 수직인 제2 방향으로 2 이상 포함하고, 상기 2 이상의 소자 형성부의 단부를 접속하며, 상기 제2 방향으로 연장하는 접속부를 갖는 소자 형성 영역과,(b) 상기 소자 형성 영역의 주표면에 형성된 복수의 메모리 셀을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제3항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 더 포함하고,상기 접속부는, 상기 도전성막 아래에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- (a) 반도체 기판 표면에 형성된 소자 형성 영역으로서, 절연막에 의해 구획되고 제1 방향으로 연장하는 소자 형성 영역을, 상기 제1 방향에 대하여 수직인 제2 방향으로 3 이상 갖고,(b) 상기 3 이상의 소자 형성 영역의 주표면에 형성된 복수의 메모리 셀을 포함하며,상기 3 이상의 소자 형성 영역 중, 가장 바깥의 소자 형성 영역의 상기 제2 방향의 폭은, 다른 소자 형성 영역의 폭보다 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제5항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 더 포함하고,상기 소자 형성 영역은, 상기 제2 방향으로 연장하는 상기 도전성막 아래까지 연장되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제3항에 있어서,상기 반도체 집적 회로 장치는, 상기 소자 형성부를 상기 제1 방향에 대하여 수직인 제2 방향으로 3 이상 갖고,상기 3 이상의 소자 형성부 중, 가장 바깥의 소자 형성 영역의 상기 제2 방향의 폭은, 다른 소자 형성부의 폭보다 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제7항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 더 포함하고,상기 접속부는, 상기 도전성막 아래에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- (a) 반도체 기판 표면에 형성된 소자 형성 영역으로서, 절연막에 의해 구획되고 제1 방향으로 연장하는 소자 형성 영역을, 상기 제1 방향에 대하여 수직인 제2 방향으로 3 이상 갖고,(b) 상기 3 이상의 소자 형성 영역 중, 가장 바깥의 소자 형성 영역 이외의 소자 형성 영역의 주표면에 형성된 복수의 메모리 셀을 포함하고,상기 가장 바깥의 소자 형성 영역 위에는 메모리 셀로서 기능하는 메모리 셀이 형성되어 있지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
- (a) 반도체 기판 표면에 형성된 소자 형성 영역으로서, 절연막에 의해 구획되고 제1 방향으로 연장하는 소자 형성 영역을, 상기 제1 방향에 대하여 수직인 제2 방향으로 3 이상 갖고,(b) 상기 소자 형성 영역 위에 형성된 메모리 셀로서,(b1) 제1 절연막을 사이에 두고 형성된 제1 도전성막으로 이루어지는 제1 전극과,(b2) 상기 제1 전극 위에, 제2 절연막을 사이에 두고 형성된 제2 도전성막으로 이루어지고, 상기 제2 방향으로 연장하는 제2 전극과,(b3) 상기 제2 전극 양측의 상기 소자 형성 영역에 형성된 반도체 영역을 구비하는 메모리 셀을 복수개 포함하고,상기 3 이상의 소자 형성 영역 중, 가장 바깥의 소자 형성 영역 위의 메모리 셀은, 메모리 셀로서 기능하지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제10항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 메모리 셀의 상부에 형성된 배선과,(d) 상기 배선과 메모리 셀을 전기적으로 접속하기 위해, 상기 메모리 셀의 반도체 영역 위에 형성된 도전성부를 더 포함하고,상기 가장 바깥의 소자 형성 영역 위에는, 상기 도전성부가 형성되어 있지 않은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제10항에 있어서,상기 복수의 메모리 셀의 제2 전극은, 상기 가장 바깥의 소자 형성 영역을 넘어 연장하지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제10항에 있어서,상기 복수의 메모리 셀의 제2 전극은, 상기 가장 바깥의 소자 형성 영역을 넘어 연장하는 것과, 연장하지 않는 것이 교대로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제13항에 있어서,상기 가장 바깥의 소자 형성 영역을 넘어 연장하지 않는 제2 전극의 단부에는, 이웃한 제2 전극의 인출부가 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제10항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 더 포함하고,상기 소자 형성 영역은, 상기 제2 방향으로 연장하는 상기 도전성막 아래까지 연장되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- (a) 반도체 기판 표면에 형성되고, 절연막에 의해 구획된 소자 형성 영역으로서, 제1 방향으로 연장하는 소자 형성부를 상기 제1 방향에 대하여 수직인 제2 방향으로 3 이상 갖고, 상기 3 이상의 소자 형성부의 단부를 접속하며, 상기 제2 방향으로 연장하는 접속부를 갖는 소자 형성 영역과,(b) 상기 소자 형성 영역 위에 형성된 메모리 셀로서,(b1) 제1 절연막을 사이에 두고 형성된 제1 도전성막으로 이루어지는 제1 전극과,(b2) 상기 제1 전극 위에, 제2 절연막을 사이에 두고 형성된 제2 도전성막으로 이루어지고, 상기 제2 방향으로 연장하는 제2 전극과,(b3) 상기 제2 전극 양측의 상기 소자 형성 영역에 형성된 반도체 영역을 구비하는 메모리 셀을 복수개 포함하고,상기 3 이상의 소자 형성부 중, 가장 바깥의 소자 형성부의 메모리 셀은, 메모리 셀로서 기능하지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제16항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 메모리 셀의 상부에 형성된 배선과,(d) 상기 배선과 메모리 셀을 전기적으로 접속하기 위해, 상기 메모리 셀의 반도체 영역 위에 형성된 도전성부를 더 포함하고,상기 가장 바깥의 소자 형성부 위에는, 상기 도전성부가 형성되지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제16항에 있어서,상기 복수의 메모리 셀의 제2 전극은, 상기 가장 바깥의 소자 형성부를 넘어연장하는 것과, 연장하지 않는 것이 교대로 배치되고,상기 가장 바깥의 소자 형성부를 넘어 연장하지 않은 제2 전극의 단부에는, 이웃한 제2 전극의 인출부가 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제16항에 있어서,상기 반도체 집적 회로 장치는,(c) 상기 복수의 메모리 셀을 둘러싸도록 형성된 도전성막을 더 포함하고,상기 접속부는, 상기 도전성막 아래에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 도전성막은 부유 상태인 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 반도체 집적 회로 장치는,상기 메모리 셀이 형성되는 소자 형성 영역 주위에, 주변 회로가 형성되는 다른 소자 형성 영역을 갖고,상기 소자 형성 영역과 다른 소자 형성 영역 사이에는, 상기 절연막이 존재하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 집적 회로 장치의 제조 방법에 있어서,반도체 소자가 형성된 반도체 기판 위에 절연막을 형성하는 공정과,상기 절연막에 접속 홀과 배선 홈을 형성하는 공정과,상기 접속 홀 및 배선 홈의 측벽에 전 세정(pre-washing) 보호막을 형성하는 공정과,상기 반도체 기판에 전 세정을 행한 후에, 상기 접속 홀 및 배선 홈에 도전막을 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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