KR20010055879A - 노어형 플래쉬 메모리소자의 제조방법 - Google Patents

Abstract

본 발명은 노어형 플래쉬 메모리소자의 제조방법에 관하여 개시한다. 이 방법은 반도체기판의 소정영역에 서로 평행한 복수개의 활성영역들을 한정하는 소자분리막을 형성하고, 복수개의 활성영역들을 가로지르는 복수개의 워드라인 패턴들을 형성하여 각 워드라인 패턴 양 쪽의 활성영역에 각각 공통 소오스 영역 및 공통 드레인 영역을 한정한다. 복수개의 워드라인 패턴들의 측벽에 스페이서를 형성하고, 스페이서가 형성된 결과물 전면에 제1 및 제2 층간절연막을 차례로 형성한다. 제1 및 제2 층간절연막을 패터닝하여 공통 드레인 영역을 노출시키는 자기정렬형 비트라인 패드 콘택홀을 형성함과 동시에 공통 소오스 영역 및 이와 인접한 소자분리막을 노출시키는 자기정렬형 공통 소오스라인 콘택홀을 형성한다. 비트라인 패드 콘택홀의 측벽 및 공통 소오스라인 콘택홀의 측벽에 실리콘 산화막에 대하여 식각 선택비를 갖는 보호막을 형성한다. 보호막에 의해 둘러싸여진 비트라인 패드 콘택홀 내에 장벽금속막 및 비트라인 패드를 형성하고, 보호막에 의해 둘러싸여진 공통 소오스라인 콘택홀 내에 장벽금속막 및 공통 소오스라인을 형성한다.

Description

노어형 플래쉬 메모리소자의 제조방법{Method for fabricating NOR-type flash memory device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 노어형 플래쉬 메모리소자의 제조방법에 관한 것이다.

반도체 기억소자들 중에 플래쉬 메모리소자는 전원공급이 차단될지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특징이 있다. 이에 따라, 플래쉬 메모리소자는 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

플래쉬 메모리소자는 크게 두가지로 분류된다. 그 하나는 낸드형 플래쉬 메모리소자이고, 다른 하나는 노어형 플래쉬 메모리소자이다. 낸드형 플래쉬 메모리소자는 하나의 비트라인에 복수개의 메모리 셀이 직렬로 연결된 셀 어레이 영역을 갖고, 노어형 플래쉬 메모리소자는 하나의 비트라인에 복수개의 메모리 셀이 병렬로 연결된 셀 어레이 영역을 갖는다. 따라서, 노어형 플래쉬 메모리소자는 낸드형 플래쉬 메모리소자에 비하여 집적도가 낮은 반면에, 읽기 동작시 비트라인을 통하여 흐르는 셀 전류가 큰 반면에 잇점이 있다. 결과적으로, 노어형 플래쉬 메모리소자는 낸드형 플래쉬 메모리소자에 비하여 억세스 시간이 빠른 장점을 갖는다. 그러나, 상기한 바와 같이 노어형 플래쉬 메모리소자는 집적도가 낮은 문제점을 갖는다. 따라서, 노어형 플래쉬 메모리소자의 집적도를 향상시키기 위한 연구가 활발히 진행되고 있다.

도 1은 일반적인 노어형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 등가회로도이다.

도 1을 참조하면, n개의 비트라인들(BL1, ... , BLn)이 서로 평행하게 배열되고, 복수개의 워드라인들, 예컨대 제1 및 제2 워드라인들(WL1, WL2)이 상기 n개의 비트라인들(BL1, ... , BLn)을 가로지르도록 배치된다. 또한, 각 비트라인에는 복수개의 셀 트랜지스터들이 병렬로 연결된다. 예를 들면, 제1 비트라인(BL1)에는 제1 및 제2 셀 트랜지스터들(C11, C12)의 드레인 영역들이 연결되고, 상기 제1 및제2 셀 트랜지스터들(C11, C12)의 소오스 영역들은 공통 소오스라인(CS)에 연결된다. 이와 마찬가지로, n번째의 비트라인(BLn)에는 제1 및 제2 셀 트랜지스터들(Cn1, Cn2)의 드레인 영역들이 연결되고, 상기 제1 및 제2 셀 트랜지스터들(Cn1, Cn2)의 소오스 영역들은 공통 소오스라인(CS)에 연결된다. 상기 제1 워드라인(WL1)은 각 비트라인에 연결된 제1 셀 트랜지스터들(C11, Cn1)의 제어게이트 전극들과 접속되고, 상기 제2 워드라인(WL2)은 각 비트라인에 연결된 제2 셀 트랜지스터들(C12, Cn2)의 제어게이트 전극들과 접속된다.

상기한 노어형 플래쉬 메모리소자의 셀 트랜지스터들을 프로그램시키는 방법 및 소거시키는 방법은 각각 이미 널리 알려진 채널 핫 캐리어 현상 및 F-N(Fowler-Nordheim) 터널링 현상을 이용하여 실시한다.

도 2는 도 1의 등가회로도를 반도체기판에 구현하기 위한 레이아웃도이다.

도 2를 참조하면, 복수개의 활성영역 패턴들(11)이 서로 평행하게 배치되고, 상기 복수개의 활성영역 패턴들(11) 사이에 부유게이트 격리 패턴들(13)이 배치된다. 상기 복수개의 활성영역 패턴들(11)을 가로지르는 복수개의 워드라인 패턴들(15a, 15b, 15c, 15d)은 서로 평행하게 배치된다. 상기 워드라인 패턴들(15a, 15b, 15c, 15d)중 서로 이웃한 한 쌍의 워드라인 패턴들(15a, 15b)은 각각 도 1의 제1 및 제2 워드라인들(WL1, WL2)에 대응하는 패턴들이다. 또한, 점선으로 도시된 워드라인 패턴들(15c, 15d)은 도 2에 도시되지 않은 워드라인들에 대응하는 패턴들로서 각각 제1 워드라인(WL1) 및 제2 워드라인(WL2)과 이웃하는 워드라인 패턴들이다.

각 워드라인 패턴 및 각 활성영역 패턴이 교차하는 영역에 하나의 셀 트랜지스터가 형성된다. 여기서, 서로 이웃한 한 쌍의 워드라인 패턴들(15a, 15b), 즉 제1 워드라인 패턴(15a) 및 제2 워드라인 패턴(15b) 사이의 활성영역 패턴들(11)은 각 셀 트랜지스터의 소오스 영역에 해당한다. 또한, 상기 제1 워드라인 패턴(15a)과 이웃한 다른 하나의 워드라인 패턴(15c) 및 상기 제1 워드라인 패턴(15a) 사이의 활성영역 패턴들(11)은 각 셀 트랜지스터의 드레인 영역에 해당한다. 이와 마찬가지로, 상기 제2 워드라인 패턴(15b)과 이웃한 또 다른 하나의 워드라인 패턴(15d) 및 상기 제2 워드라인 패턴(15b) 사이의 활성영역 패턴들(11)은 각 셀 트랜지스터의 드레인 영역에 해당한다.

계속해서, 상기 제1 워드라인 패턴(15a) 및 상기 제2 워드라인(15b) 사이에는 공통 소오스라인 콘택 패턴(17s)이 배치되고, 상기 각 드레인 영역 상에는 독립적으로 비트라인 패드 콘택 패턴(17b)이 배치된다. 여기서, 상기 공통 소오스라인 콘택 패턴(17s)은 제1 워드라인(15a) 및 제2 워드라인(15b) 사이의 모든 영역, 즉 각 소오스 영역들 및 상기 각 소오스 영역들 사이의 소자분리 영역을 모두 노출시키는 반면에, 하나의 비트라인 패드 콘택 패턴(17b)은 하나의 드레인 영역만을 노출시킨다. 따라서, 각각의 비트라인 패드 콘택 패턴들(17b)은 서로 격리되도록 배치된다. 상기 각 비트라인 패드 콘택 패턴(17b) 상에는 비트라인 콘택 패턴(19)이 배치된다. 또한, 상기 복수개의 워드라인 패턴들(15a, 15b, 15c, 15d)을 가로지르는 복수개의 비트라인 패턴들(21)은 서로 평행하게 배치된다. 여기서, 하나의 비트라인 패턴(21)은 하나의 활성영역(11) 내의 모든 드레인 영역들과 전기적으로 연결된다.

도 3 내지 도 6은 도 2의 AA'를 따라 종래의 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

도 3을 참조하면, 반도체기판(51)의 소정영역에 도 2의 활성영역 패턴들(11)이 그려진 포토마스크를 사용하여 서로 평행한 복수개의 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역들 표면에 터널산화막(53)을 형성한다. 상기 터널산화막(53)이 형성된 반도체기판 전면에 도우핑된 폴리실리콘막을 형성하고, 상기 도우핑된 폴리실리콘막을 도 2의 부유게이트 격리패턴(13)이 그려진 포토마스크를 사용하여 패터닝함으로써 상기 소자분리막을 노출시킨다. 이에 따라, 각 활성영역 상부에 상기 터널산화막(53)을 덮는 도우핑된 폴리실리콘 패턴(55)이 형성된다. 상기 도우핑된 폴리실리콘 패턴(55)이 형성된 결과물 전면에 게이트 층간 절연막(57), 폴리사이드막(59), 및 캐핑절연막(61)을 차례로 형성한다. 상기 캐핑절연막(61)은 실리콘질화막으로 형성한다.

도 4를 참조하면, 상기 캐핑절연막(61), 폴리사이드막(59), 게이트 층간절연막(57) 및 도우핑된 폴리실리콘 패턴(55)을 도 2의 워드라인 패턴들(15a, 15b, 15c, 15d)이 그려진 포토마스크를 사용하여 연속적으로 패터닝한다. 이에 따라, 상기 활성영역들을 가로지르는 워드라인 패턴들(63)이 형성된다. 상기 각 워드라인 패턴(63)은 터널산화막(53), 부유게이트(55f), 게이트 층간절연막(57), 워드라인(59w) 및 캐핑절연막(61)이 차례로 적층된 구조를 갖는다. 이때, 상기 부유게이트(55f)는 각 워드라인 패턴(63) 및 각 활성영역이 서로 교차하는 영역, 즉각 셀 트랜지스터의 채널영역 상에 격리된 형태로 형성된다.

상기 워드라인 패턴들(63) 사이의 활성영역에 반도체기판(51)과 다른 도전형의 불순물을 주입한 후, 열처리 공정을 실시한다. 상기 열처리 공정은 반도체기판에 주입된 불순물을 확산시키어 활성화시킴은 물론, 워드라인 패턴들(63)의 가장자리 하부의 터널산화막에 가해진 식각 손상을 치유하기 위한 목적으로 실시한다. 이에 따라, 워드라인 패턴들(63) 사이의 활성영역에 셀 트랜지스터의 소오스/드레인 영역들(65)이 형성됨과 동시에, 상기 소오스/드레인 영역들(65) 상에 터널산화막(53)보다 두꺼운 열산화막(67)이 형성된다. 상기 열산화막(67)은 워드라인 패턴들(63)의 가장자리 하부까지 침투하여 부유게이트(55f)와 소오스/드레인 영역(65) 사이의 누설전류 특성을 향상시킨다.

상기 소오스/드레인 영역들(65)이 형성된 반도체기판 전면에 실리콘질화막을 형성한 후, 상기 실리콘질화막을 이방성 식각하여 워드라인 패턴들(63)의 측벽에 스페이서(69)를 형성한다. 이어서, 상기 결과물 전면에 평탄화된 제1 층간절연막(73)을 형성하고, 상기 평탄화된 제1 층간절연막(73) 상에 제2 층간절연막(75)을 형성한다. 상기 제1 및 제2 층간절연막(73, 75)은 모두 실리콘 질화막에 대한 식각 선택비가 높은 물질막, 예컨대 실리콘 산화막으로 형성한다. 상기 제2 층간절연막(75)을 형성하는 목적은 제1 층간절연막(73)을 평탄도 특성이 가장 우수하다고 알려진 화학기계적 연마 공정으로 평탄화시키어 셀 어레이 영역 및 주변회로 영역 사이의 단차를 완화시키는 경우에, 평탄화된 제1 층간절연막(73)의 표면에 마이크로 스크래치 또는 디슁 현상에 기인하여 발생하는 홈 또는 표면굴곡을 경감시키기 위함이다. 상기 제1 층간절연막(73)을 화학기계적 연마 공정으로 평탄화시킬 때 제1 층간절연막(73)의 표면에 마이크로 스크래치 또는 디슁 현상 등이 발생한 상태에서 상기 평탄화된 제1 층간절연막(73) 상에 금속배선들을 형성하면, 서로 이웃한 금속배선들 사이에 금속 브릿지 등이 발생하여 반도체소자의 오동작을 유발시킨다. 따라서, 평탄화된 제1 층간절연막(73) 상에 제2 층간절연막(75)을 형성하는 공정은 필수적으로 실시하여야 한다.

도 5를 참조하면, 상기 제2 층간절연막(75) 및 평탄화된 제1 층간절연막(73)을 도 2의 공통 소오스라인 콘택 패턴(17s) 및 비트라인 패드 콘택 패턴(17b)이 그려진 포토마스크를 사용하여 연속적으로 패터닝한다. 상기 제1 및 제2 층간절연막(73, 75)을 패터닝하기 위한 식각 레서피는 캐핑 절연막(61) 및 스페이서(69)에 대한 식각선택비가 높은 레서피를 사용한다. 이때, 상기 소오스/드레인 영역(65) 상에 형성된 열산화막(67) 또한 함께 식각되도록 식각 시간을 적절히 조절한다. 이에 따라, 상기 소오스/드레인 영역들(65)중 소오스 영역을 노출시키는 공통 소오스라인 콘택홀(77s) 및 드레인 영역을 노출시키는 비트라인 패드 콘택홀(77d)이 자기정렬 방식에 의해 형성된다. 상기 공통 소오스라인 콘택홀(77s)은 각 소오스 영역들 및 이들 사이의 소자분리막을 모두 노출시킨다.

이어서, 상기 공통 소오스라인 콘택홀(77s) 및 비트라인 패드 콘택홀(77d)이 형성된 반도체기판을 실리콘산화막 식각 용액으로 습식세정하여 소오스/드레인 영역(65)의 표면에 형성된 자연산화막을 제거한다. 이때, 도 5에 도시된 바와 같이 스페이서(69) 아래에 잔존하는 열산화막(67)이 등방성 식각되어 제1 언더컷영역(79a)이 형성되고, 이와 동시에 상기 평탄화된 제1 층간절연막(73) 및 제2 층간절연막(75) 사이의 계면이 빠르게 식각되어 제2 언더컷 영역(79b)이 형성된다. 또한, 상기 제1 층간절연막(73) 및 제2 층간절연막(75)을 각각 리플로우 특성이 우수한 BPSG막 및 단차도포성이 우수한 CVD 산화막으로 형성하는 경우에는 상기 습식 세정을 실시하는 동안에 제1 층간절연막(73)의 식각률이 제2 층간절연막(75)의 습식 식각률보다 빠르므로 제2 층간절연막(75)의 가장자리 아래에 역시 언더컷 영역(도시하지 않음)이 형성될 수 있다.

도 6을 참조하면, 상기 습식 세정공정이 완료된 반도체기판의 전면에 장벽금속막(81), 예컨대 타이타늄 질화막(TiN) 등을 형성한다. 이때, 상기 장벽금속막(81)은 주로 단차도포성이 불량한 특성을 보이는 스퍼터링 방법으로 형성한다. 이에 따라, 도 6에 도시된 바와 같이, 제1 및 제2 언더컷 영역들(79a, 79b)에는 장벽금속막(81)이 형성되지 않는다. 계속해서, 상기 장벽금속막(81)이 형성된 결과물 전면에 공통 소오스라인 콘택홀(77s) 및 비트라인 패드 콘택홀(77d)을 채우는 금속막(83), 예컨대 텅스텐막을 형성한다. 결과적으로, 상기 금속막(83)은 공통 소오스라인 콘택홀(77s) 및 비트라인 패드 콘택홀(77d)의 하부코너 영역(C)에서 소오스/드레인 영역들(65)과 직접적으로 접촉된다. 이와 같이, 금속막(83), 특히 텅스텐막이 소오스/드레인 영역과 집적적으로 접촉되면, 후속 열처리 공정시 텅스텐막과 소오스/드레인 영역이 서로 반응하여 텅스텐막 및 반도체기판(51)이 서로 전기적으로 연결되는 문제점을 발생시킬 수 있다. 이에 더하여, 상기 제1 언더컷 영역(79a)에 잔존하는 열산화막(67)이 심하게 식각된 경우에는 부유게이트(55f) 및텅스텐막이 서로 반응하기가 쉽다. 이에 따라, 부유게이트(55f)와 텅스텐막이 서로 전기적으로 연결되는 문제점이 추가로 발생할 수 있다. 이어서, 도시하지는 않았지만, 상기 텅스텐막은 후속공정에서 형성되는 비트라인 및 공통 소오스라인과 접속된다.

상술한 바와 같이 종래기술에 따르면, 부유게이트와 공통 소오스라인이 전기적으로 연결되고, 부유게이트와 비트라인 또한 전기적으로 연결되는 문제점이 발생한다. 또한, 셀 트랜지스터의 벌크 영역에 해당하는 반도체기판(51)과 비트라인이 전기적으로 연결되는 문제점이 발생할 수도 있다.

본 발명의 목적은 집적도를 향상시킬 수 있음은 물론, 비트라인 또는 공통 소오스라인이 셀 트랜지스터의 부유게이트 또는 셀 트랜지스터의 벌크 영역과 전기적으로 연결되는 문제점을 방지할 수 있는 노어형 플래쉬 메모리소자의 제조방법을 제공하는 데 있다.

도 1은 일반적인 노어형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 등가회로도이다.

도 2는 도 1의 등가회로도를 반도체기판에 구현하기 위한 레이아웃도이다.

도 3 내지 도 6은 도 2의 AA'에 따라 종래기술에 의한 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

도 7a 내지 도 13a는 도 2의 AA'에 따라 본 발명에 따른 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

도 7b 내지 도 13b는 도 2의 BB'에 따라 본 발명에 따른 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 서로 평행한 복수개의 활성영역들을 한정하는 소자분리막을 형성하는 단계와, 상기 복수개의 활성영역들을 가로지르는 복수개의 워드라인 패턴들을 형성하여 상기 각 워드라인 패턴 양 쪽의 활성영역에 각각 공통 소오스 영역 및 공통 드레인 영역을 한정하는 단계와, 상기 복수개의 워드라인 패턴들의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 결과물 전면에 제1 및 제2 층간절연막을 차례로 형성하는 단계와, 상기 제1 및 제2 층간절연막을 패터닝하여 상기 공통 드레인 영역을 노출시키는 자기정렬형 비트라인 패드 콘택홀을 형성함과 동시에 상기 공통 소오스 영역 및 이와 인접한 소자분리막을 노출시키는 자기정렬형 공통 소오스라인 콘택홀을 형성하는 단계와, 상기 비트라인 패드 콘택홀의 측벽 및 상기 공통 소오스라인 콘택홀의 측벽에 실리콘 산화막에 대하여 식각 선택비를 갖는 보호막을 형성하는 단계와, 상기 보호막에 의해 둘러싸여진 비트라인 패드 콘택홀 내에 장벽금속막 및 비트라인 패드를 형성하는 단계와, 상기 보호막에 의해 둘러싸여진 공통 소오스라인 콘택홀 내에 장벽금속막 및 공통 소오스라인을 형성하는 단계를 포함한다.

상기 각 워드라인 패턴은 터널산화막, 부유게이트, 게이트 층간절연막, 워드라인 및 캐핑막이 차례로 적층된 구조를 갖는다. 여기서, 상기 터널산화막 및 부유게이트는 상기 각 워드라인 패턴과 각 활성영역이 교차하는 영역 상에만 형성된다.

또한, 상기 캐핑막 및 스페이서는 실리콘산화막에 대하여 식각 선택비가 높은 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하고, 상기 제1 및 제2 층간절연막은 실리콘질화막에 대하여 식각 선택비가 높은 물질막, 예컨대 실리콘산화막으로 형성하는 것이 바람직하다.

또한, 상기 보호막은 실리콘질화막으로 형성하는 것이 바람직하다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 7a 내지 도 13a는 도 2의 AA'를 따라 본 발명에 따른 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이고, 도 7b 내지 도 13b는 도 2의BB'를 따라 본 발명에 따른 노어형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

도 7a 및 도 7b를 참조하면, 반도체기판(101), 예컨대 실리콘기판의 소정영역에 도 2의 활성영역 패턴(11)이 그려진 포토마스크를 사용하여 3000Å 내지 4000Å의 두께를 갖는 소자분리막(103), 즉 필드산화막을 형성한다. 상기 소자분리막(103)은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자분리 공정 등과 같은 일반적인 소자분리 공정으로 형성한다. 여기서, 서로 이웃한 소자분리막들(103) 사이의 영역은 활성영역에 해당한다. 상기 활성영역 표면에 100Å 이하의 얇은 터널산화막(105)을 형성한다. 상기 터널산화막(105)이 형성된 반도체기판 전면에 제1 도전막, 예컨대 도우핑된 폴리실리콘막을 1000Å 정도의 두께로 형성한다. 상기 제1 도전막을 도 2의 부유게이트 격리 패턴(13)이 그려진 포토마스크를 사용하여 패터닝함으로써, 소자분리막(103)을 노출시키는 제1 도전막 패턴(107)을 형성한다. 이에 따라, 상기 제1 도전막 패턴(107)은 터널산화막(105)을 덮는다.

도 8a 및 도 8b를 참조하면, 상기 제1 도전막 패턴(107)이 형성된 반도체기판 전면에 게이트 층간절연막(109), 제2 도전막(111), 제1 캐핑막(113) 및 제2 캐핑막(115)을 차례로 형성한다. 상기 게이트 층간절연막(109)은 높은 유전상수를 갖는 절연막, 예컨대 O/N/O(oxide/nitride/oxide)막 등으로 형성하는 것이 바람직하고, 상기 제2 도전막(111)은 비저항이 낮은 도전막, 예컨대 도우핑된 폴리실리콘막 및 내화성 금속을 함유하는 금속 실리사이드막이 차례로 적층된 금속 폴리사이드막으로 형성하는 것이 바람직하다. 상기 O/N/O막은 160Å의 등가산화막 두께(equivalent oxide thickness)를 갖도록 형성하고, 상기 금속 폴리사이드막, 즉 텅스텐 폴리사이드막은 1000Å의 두께를 갖는 도우핑된 폴리실리콘막 및 1500Å의 두께를 갖는 텅스텐 실리사이드막을 차례로 적층시키어 형성한다. 또한, 상기 제1 캐핑막(113) 및 제2 캐핑막(115)은 각각 실리콘질화막 및 실리콘산화막으로 형성하는 것이 바람직하다. 이어서, 상기 제2 캐핑막(115) 상에 도 2의 워드라인 패턴들(15a, 15b, 15c, 15d)이 그려진 포토마스크를 사용하여 제1 포토레지스트 패턴(117)을 형성한다.

도 9a 및 도 9b를 참조하면, 상기 제1 포토레지스트 패턴(117)을 식각 마스크로 사용하여 상기 제2 캐핑막(115) 및 제1 캐핑막(113)을 연속적으로 식각하여 패터닝한다. 다음에, 상기 제1 포토레지스트 패턴(117)을 제거한 후, 상기 패터닝된 제2 캐핑막(115)을 식각 마스크로 사용하여 제2 도전막(109), 게이트 층간절연막(109) 및 제1 도전막 패턴(107)을 연속적으로 식각하여 패터닝한다. 이때, 상기 패터닝된 제2 캐핑막(115), 즉 실리콘산화막은 모두 제거되거나, 그 일 부분이 잔존할 수도 있다. 이에 따라, 도 9a에 도시된 바와 같이, 상기 활성영역들을 가로지르는 복수개의 워드라인 패턴들(115)이 형성된다. 각 워드라인 패턴(115)은 터널산화막(105), 부유게이트(107f), 게이트 층간절연막(109), 워드라인(111w) 및 제1 캐핑막(113)이 차례로 적층된 구조를 갖는다. 여기서, 상기 터널산화막(105) 및 부유게이트(107f)는 각 워드라인 패턴(115) 및 각 활성영역이 교차하는 영역에만 형성된다. 상기 워드라인(111w)은 각 셀 트랜지스터의 제어게이트 전극 역할을 한다.

한편, 상기 워드라인 패턴들(115)을 형성하는 또 다른 방법으로 상기 도 8a 및 도 8b에서 언급한 제2 캐핑막(115)을 형성하는 공정을 생략하고, 제1 캐핑막(113) 상에 직접 제1 포토레지스트 패턴(117)을 형성할 수도 있다. 이때, 상기 워드라인 패턴들(115)은 제1 포토레지스트 패턴(117)을 식각 마스크로 사용하여 제1 캐핑막(113), 제2 도전막(111), 게이트 층간절연막(109) 및 제1 도전막 패턴(107)을 연속적으로 식각함으로써 형성된다.

상기 복수개의 워드라인 패턴들(115) 사이의 영역들중 짝수번째(또는 홀수번째)의 영역의 활성영역들에 소자분리막(103)을 이온주입 마스크로 사용하여 상기 반도체기판(101)과 다른 도전형의 불순물을 주입한 다음, 소정의 열처리 공정을 실시하여 공통 드레인 영역(117)을 형성한다. 이때, 상기 공통 드레인 영역(117)의 표면에만 선택적으로 터널산화막(105)보다 두꺼운 열산화막(119)이 형성된다. 이는, 동일한 열산화 조건 하에서 불순물 영역의 불순물 농도가 높을수록 불순물 영역 표면에 형성되는 열산화막이 두껍게 형성되는 현상에 기인하기 때문이다. 또한, 상기 공통 드레인 영역(117)은 이와 인접한 부유게이트(107f)의 가장자리 아래까지 확산되어 서로 겹쳐지고, 상기 열산화막(119)은 이와 인접한 부유게이트(107f)의 가장자리 아래까지 침투하여 공통 드레인 영역(117)과 부유게이트(107f) 사이의 절연특성을 향상시킨다.

계속해서, 상기 공통 드레인 영역(117) 및 열산화막(119)이 형성된 반도체기판의 전면에 절연막, 예컨대 실리콘질화막을 형성하고, 상기 실리콘질화막을 이방성 식각하여 상기 각 워드라인 패턴(115)의 측벽에 스페이서(121)를 형성한다. 이어서, 상기 복수개의 워드라인 패턴들(115) 사이의 영역들중 홀수번째(또는 짝수번째)의 영역 내의 활성영역, 즉 상기 공통 드레인 영역(117)과 마주보는 활성영역에 상기 공통 드레인 영역(117)과 동일한 도전형의 불순물을 주입하여 공통 소오스 영역(123)을 형성한다. 이때, 상기 공통 소오스 영역(123)을 형성하기 위한 불순물은 스페이서(121)를 이온주입 마스크로 사용하여 주입된다. 따라서, 상기 공통 드레인 영역(117)은 부유게이트(107f)와 일정 폭만큼 겹치는 데 반하여, 상기 공통 소오스 영역(123)은 부유게이트(107f)와 겹치는 폭을 "0"에 가깝도록 조절하기가 용이하다. 결과적으로, 동일한 유효 채널길이(effective channel length)를 갖는 셀 트랜지스터를 형성하는 데 있어서, 본 발명은 종래의 기술에 비하여 좁은 폭을 갖는 워드라인 패턴을 형성하는 것을 허용한다. 이에 따라, 셀 어레이 영역의 집적도를 더욱 증가시킬 수 있다.

도 10a 및 도 10b를 참조하면, 상기 공통 소오스 영역(123)이 형성된 반도체기판 전면에 제1 층간절연막(125), 예컨대 요부(gap)를 채우는 특성이 우수한 고밀도 플라즈마 산화막(HDP oxide; high density plasma oxide)을 형성한다. 상기 제1 층간절연막(125)을 화학기계적 연마(CMP) 공정으로 평탄화시키어 셀 어레이 영역 및 주변회로 영역의 표면단차를 완화시킨다. 이때, 상기 화학기계적 연마 공정에 기인하여 제1 층간절연막(125)의 표면에 마이크로 스크래치 또는 디슁 현상에 의한 표면굴곡이 발생할 수 있다. 이에 따라, 상기 제1 층간절연막(125) 상에 제2 층간절연막(127)을 형성하여 상기 마이크로 스크래치 또는 디슁 현상에 기인하여 발생한 표면굴곡을 완화시킨다. 상기 제2 층간절연막(127)은 제1 층간절연막(125)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제2 층간절연막(127) 상에 도 2의 비트라인 패드 콘택 패턴(17b) 및 공통 소오스라인 콘택 패턴(17s)이 그려진 포토마스크를 사용하여 제2 포토레지스트 패턴(129)을 형성한다. 여기서, 상기 제2 포토레지스트 패턴(129)에 의해 개구되는 영역의 폭은 도 2의 레이아웃도로부터 알 수 있듯이 상기 워드라인 패턴들(115) 사이의 간격보다 넓게 형성되어 자기정렬형 콘택홀을 형성하기에 적합하다.

도 11a 및 도 11b를 참조하면, 상기 제2 포토레지스트 패턴(129)를 식각 마스크로 사용하여 제2 층간절연막(127) 및 제1 층간절연막(125)을 연속적으로 식각한다. 이때, 상기 공통 드레인 영역(117) 상의 열산화막(117) 및 상기 공통 소오스 영역(123) 상에 잔존하는 터널산화막(105) 또한 함께 식각된다. 그러나, 상기 스페이서(121)는 상기 제1 및 제2 층간절연막(125, 127)에 대하여 식각 선택비가 높은 물질막, 즉 실리콘질화막으로 형성되므로 식각되지 않는다. 이에 따라, 상기 공통 드레인 영역(117)을 노출시키는 자기정렬형 비트라인 패드 콘택홀(131d) 및 상기 공통 소오스 영역(123)을 노출시키는 자기정렬형 공통 소오스라인 콘택홀(131s)이 형성된다. 상기 공통 소오스라인 콘택홀(131s)은 도 2의 레이아웃도로부터 알 수 있듯이 공통 소오스 영역(123) 뿐만 아니라 이들 사이의 소자분리막(103)까지 노출시킨다. 여기서, 상기 자기정렬형 비트라인 패드 콘택홀(131d) 및 자기정렬형 공통 소오스라인 콘택홀(131s)은 셀 어레이 영역에만 형성된다.

이어서, 도시하지는 않았지만 도 2의 비트라인 패드 콘택 패턴(17b) 및 공통 소오스라인 콘택 패턴(17s)이 그려진 포토마스크와는 다른 콘택 마스크를 사용하여주변회로 영역의 콘택홀, 예컨대 주변회로를 구성하는 모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 이와 같이 셀 어레이 영역의 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)을 형성하는 공정과 주변회로 영역의 콘택홀을 형성하는 공정을 독립적으로 실시하는 이유는 서로 다른 식각 레서피를 사용하여야 하기 때문이다. 다시 말해서, 셀 어레이 영역의 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)을 형성하기 위한 식각 공정은 실리콘질화막에 대한 식각 선택비가 높은 산화막 식각 레서피를 사용하여야 하고, 주변회로 영역의 콘택홀을 형성하기 위한 식각 공정은 실리콘질화막에 대한 식각 선택비가 1:1이거나 낮은 산화막 식각 레서피를 사용하여야 한다. 이는, 주변회로를 구성하는 모스 트랜지스터의 게이트 전극 상에도 상기 워드라인(111w) 상에 적층된 제1 캐핑막(113), 즉 실리콘질화막이 형성되기 때문이다.

상기 비트라인 패드 콘택홀(131d), 공통 소오스라인 콘택홀(131s) 및 주변회로 영역의 콘택홀(도시하지 않음)이 형성된 결과물 전면에 보호막(133), 예컨대 실리콘산화막에 대하여 높은 습식식각 선택비를 보이는 실리콘질화막을 형성한다. 상기 보호막(133)을 이방성 식각하여 상기 제2 층간절연막(127)의 상부표면을 노출시킴과 아울러 공통 드레인 영역(117) 및 공통 소오스 영역(123)을 노출시킨다. 이때, 상기 공통 소오스 영역(123)들 사이의 소자분리막(103) 역시 노출된다. 이에 따라, 비트라인 패드 콘택홀(131d)의 측벽 및 공통 소오스라인 콘택홀(131s)의 측벽만이 보호막(133)에 의해 덮여진다. 결과적으로, 상기 스페이서들(121) 아래에잔존하는 열산화막(119) 및 터널산화막(105)의 측벽들은 물론, 제1 및 제2 층간절연막(125, 127)의 측벽들이 보호막(133)에 의해 덮여진다. 이때, 주변회로 영역의 콘택홀 측벽에도 보호막(133)이 형성된다.

한편, 본 발명은 셀 어레이 영역에 형성되는 자기정렬형 콘택홀의 측벽, 즉 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)의 측벽에만 상기 보호막(133)을 형성할 수도 있다. 좀 더 구체적으로, 앞에서 언급한 방법과 동일한 방법으로 상기 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)을 형성한 다음, 상기 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)의 측벽에만 보호막(133)을 형성한다. 이어서, 도 2의 비트라인 패드 콘택 패턴(17b) 및 공통 소오스라인 콘택 패턴(17s)이 그려진 포토마스크와는 다른 콘택 마스크를 사용하여 주변회로의 콘택홀을 형성한다.

도 12a 및 도 12b를 참조하면, 상기 비트라인 패드 콘택홀(131d)의 측벽 및 공통 소오스라인 콘택홀(131s)의 측벽을 덮는 보호막(133)이 형성된 결과물을 실리콘산화막 식각용액, 예컨대 완충 산화막 식각용액(BOE; buffered oxide etchant) 또는 불산용액(HF; hydrofluoric acid)으로 습식 세정하여 상기 공통 드레인 영역(117) 및 공통 소오스 영역(123)의 표면에 형성된 자연산화막을 제거한다. 이때, 상기 보호막(133)에 의해 스페이서(121) 아래의 열산화막(119) 및 터널산화막(105)은 더 이상 식각되지 않는다. 이에 따라, 종래의 기술에서와 같이 각 콘택홀의 하부 코너에는 물론, 제1 및 제2 층간절연막의 계면에 언더컷 영역이 형성되는 것을 방지할 수 있다.

상기 습식 세정된 결과물 전면에 장벽금속막 및 제1 금속막을 차례로 형성한다. 상기 장벽금속막은 타이타늄 질화막으로 형성하고, 제1 금속막은 텅스텐막으로 형성한다. 이때, 상기 장벽금속막은 도 13a에 도시된 바와 같이 비트라인 패드 콘택홀(131d) 및 공통 소오스라인 콘택홀(131s)의 측벽 및 바닥을 모두 덮는다. 따라서, 상기 제1 금속막은 공통 드레인 영역(117) 및 공통 소오스 영역(123)과 직접적으로 접촉되지 않을 뿐만 아니라 부유게이트(107f)와도 스페이서(121)의 폭에 해당하는 거리만큼 떨어진 상태를 유지한다.

이어서, 상기 제1 금속막 및 장벽금속막을 평탄화시키어 비트라인 패드 콘택홀(131d) 내에 장벽금속막 라이너(135) 및 비트라인 패드(137p)를 형성함과 동시에 공통 소오스라인 콘택홀(131s) 내에 장벽금속막 라이너(135) 및 공통 소오스라인(137s)을 형성한다. 상기 제1 금속막 및 장벽금속막을 평탄화시키는 방법으로는 에치백 공정 또는 화학기계적 연마 공정 등을 사용하여 실시할 수 있다. 상기 공통 소오스라인(137s)은 한 쌍의 워드라인 패턴들(115) 사이의 모든 공통 소오스 영역들을 서로 전기적으로 연결시킨다. 상기 비트라인 패드(137p) 및 공통 소오스라인(137s)이 형성된 결과물 전면에 제3 층간절연막(139), 예컨대 CVD 산화막을 형성한다.

도 13a 및 도 13b를 참조하면, 상기 제3 층간절연막(139)을 도 2의 비트라인 콘택 패턴(19)이 그려진 포토마스크를 사용하여 패터닝한다. 이에 따라, 상기 비트라인 패드(137p)를 노출시키는 비트라인 콘택홀이 형성된다. 상기 비트라인 콘택홀이 형성된 반도체기판 전면에 제2 금속막, 예컨대 알루미늄막 또는 알루미늄 합금막을 형성한다. 상기 제2 금속막을 도 2의 비트라인 패턴(21)이 그려진 포토마스크를 사용하여 패터닝함으로써 상기 비트라인 패드(137p)와 전기적으로 연결된 비트라인(141)을 형성한다.

본 발명은 상기 실시예에 한정되지 않고, 당업자의 수준에서 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명에 따르면, 비트라인 패드 콘택홀 및 공통 소오스라인 콘택홀의 하부코너에 언더컷 영역이 형성되는 것을 방지할 수 있다. 또한, 제1 및 제2 층간절연막 사이의 계면에 언더컷 영역이 형성되는 것을 방지할 수 있다. 이에 따라, 비트라인 패드 콘택홀 및 공통 소오스라인 콘택홀의 측벽 및 바닥에 형성되는 장벽금속막 라이너가 연속적으로 형성되어 비트라인 패드 및 공통 소오스라인이 장벽금속막 라이너에 의해 완전히 둘러싸여지도록 형성된다. 결과적으로, 공통 소오스라인 및 비트라인 패드가 부유게이트와 전기적으로 접속되는 불량 또는 공통 소오스라인 및 비트라인 패드가 각각 공통 소오스 영역 및 공통 드레인 영역과 전기적으로 접속되는 불량을 해결할 수 있다.

Claims (3)

1. 반도체기판의 소정영역에 서로 평행한 복수개의 활성영역들을 한정하는 소자분리막을 형성하는 단계;

   상기 복수개의 활성영역들을 가로지르는 복수개의 워드라인 패턴들을 형성하여 상기 각 워드라인 패턴 양 쪽의 활성영역에 각각 공통 소오스 영역 및 공통 드레인 영역을 한정하는 단계;

   상기 복수개의 워드라인 패턴들의 측벽에 스페이서를 형성하는 단계;

   상기 스페이서가 형성된 결과물 전면에 제1 및 제2 층간절연막을 차례로 형성하는 단계;

   상기 제1 및 제2 층간절연막을 패터닝하여 상기 공통 드레인 영역을 노출시키는 자기정렬형 비트라인 패드 콘택홀을 형성함과 동시에 상기 공통 소오스 영역 및 이와 인접한 소자분리막을 노출시키는 자기정렬형 공통 소오스라인 콘택홀을 형성하는 단계;

   상기 비트라인 패드 콘택홀의 측벽 및 상기 공통 소오스라인 콘택홀의 측벽에 실리콘 산화막에 대하여 식각 선택비를 갖는 보호막을 형성하는 단계;

   상기 보호막에 의해 둘러싸여진 비트라인 패드 콘택홀 내에 장벽금속막 및 비트라인 패드를 형성하는 단계; 및

   상기 보호막에 의해 둘러싸여진 공통 소오스라인 콘택홀 내에 장벽금속막 및 공통 소오스라인을 형성하는 단계를 포함하는 노어형 플래쉬 메모리소자의 제조방법.
2. 제1항에 있어서, 상기 보호막은 실리콘질화막으로 형성하는 것을 특징으로 하는 노어형 플래쉬 메모리소자의 제조방법.
3. 제1항에 있어서, 상기 비트라인 패드 및 상기 공통 소오스라인은 텅스텐막으로 형성하는 것을 특징으로 하는 노어형 플래쉬 메모리소자의 제조방법.