JP2002076299A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002076299A
JP2002076299A JP2000252158A JP2000252158A JP2002076299A JP 2002076299 A JP2002076299 A JP 2002076299A JP 2000252158 A JP2000252158 A JP 2000252158A JP 2000252158 A JP2000252158 A JP 2000252158A JP 2002076299 A JP2002076299 A JP 2002076299A
Authority
JP
Japan
Prior art keywords
region
insulating film
semiconductor substrate
opening
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000252158A
Other languages
English (en)
Other versions
JP4493182B2 (ja
Inventor
Takahiro Oonakamichi
崇浩 大中道
Satoru Shimizu
悟 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000252158A priority Critical patent/JP4493182B2/ja
Priority to US09/773,624 priority patent/US6469339B1/en
Priority to KR10-2001-0017788A priority patent/KR100383780B1/ko
Publication of JP2002076299A publication Critical patent/JP2002076299A/ja
Application granted granted Critical
Publication of JP4493182B2 publication Critical patent/JP4493182B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 シリコン基板に結晶欠陥が発生するのを抑制
して、動作の信頼性が確保され高い歩留まりが得られる
半導体装置を提供する。 【解決手段】 シリコン基板２に形成された溝にトレン
チ分離酸化膜３が形成されている。そのトレンチ分離酸
化膜３上にフローティングゲート電極１０ａ〜１０ｄお
よびコントロールゲート電極１２ａ〜１２ｄが形成され
ている。フローティングゲート電極等によって挟まれた
領域にシリコン基板２の表面を露出する開口部３ａが形
成されている。開口部３ａを埋込むとともにコントロー
ルゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成さ
れている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口
部３ａ内にボイド２０が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、半導体装置の製造工程または完成した半導体装置
において、半導体基板に結晶欠陥が発生するのが抑制さ
れる半導体装置に関するものである。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の一種で
あるフラッシュメモリは、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）よりも安価に製造できるた
め、次世代のメモリデバイスとして期待されている。フ
ラッシュメモリのメモリセルは、対応したソース線に接
続されるソース領域と、対応したビット線に接続される
ドレイン領域と、情報を蓄積するためのフローティング
ゲート電極と、対応したワード線に接続されるコントロ
ールゲート電極とを備えている。
【０００３】フローティングゲート電極の直下に位置す
るトンネル酸化膜からなるゲート絶縁膜のＦＮ（Fowler
Nordheim）トンネル現象やチャネルホットエレクトロ
ン（Channel Hot Electron）現象などによってフローテ
ィングゲート電極に電子を注入するか、フローティング
ゲート電極に蓄積された電子を引き抜くことによって、
情報の消去または書込がなされる。このようにフローテ
ィングゲート電極への電子の注入や引き抜きによってフ
ローティングゲート電極における電子の状態に対応した
しきい値の２値状態が作り出されて、その状態によって
“０”か“１”が読出されることになる。
【０００４】このようなフラッシュメモリを含めて、Ｅ
ＥＰＲＯＭ（Electrically Erasable and Programmable
Read Only Memory）といったフローティングゲート電
極を有するフローティングゲート型の不揮発性半導体メ
モリにおいて、最も一般的に用いられているメモリセル
の構成は、ＮＯＲ（Not OR）型アレイである。
【０００５】ＮＯＲ型アレイでは、各行のメモリセルの
ドレイン領域に接続されるコンタクトが形成される。金
属シリサイドとポリシリコンとのポリサイド構造の配線
や金属配線などでビット線が行方向に形成される。一
方、各列のメモリセルのゲート配線は列方向に形成さ
れ、ビット線とゲート配線とがマトリックス状に形成さ
れることになる。
【０００６】そのような従来のフラッシュメモリの平面
構造の一例を図４３に示す。図４３に示すように、トレ
ンチ分離酸化膜１０３によって区切られた複数の素子形
成領域Ｓを横切るように間隔を隔ててコントロールゲー
ト電極１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成
されている。そのコントロールゲート電極１１２ａ、１
１２ｂ、１１２ｃ、１１２ｄが素子形成領域Ｓを横切る
部分では、さらにフローティングゲート電極１１０ａ、
１１０ｂ、１１０ｃ、１１０ｄがそれぞれコントロール
ゲート電極の直下に形成されている。
【０００７】そして、たとえばコントロールゲート電極
１１２ｂを挟んで一方の素子形成領域Ｓにはソース領域
１０６ａが形成され、他方の素子形成領域Ｓにはドレイ
ン領域１０４ｂが形成されている。各ドレイン領域はコ
ンタクトホール１１７を介してビット線（図示せず）と
電気的に接続されている。
【０００８】各ソース領域は、たとえば、コントロール
ゲート電極１１２ａ、１１２ｂによって挟まれた領域の
直下に位置するシリコン基板に形成された所定導電型の
不純物領域によって互いに電気的に接続されている。こ
のようなメモリセルにおけるソース領域の構造は、特に
セルフアラインソース構造と呼ばれている。セルフアラ
インソース構造では、各メモリセルのソース領域はコン
タクトを介して配線により接続されるのではなく、拡散
層配線により接続されることになる。言い換えれば、拡
散層配線がソース領域を含むことになる。
【０００９】次に、このセルフアラインソース構造の製
造方法について説明する。まず、たとえば図４３に示さ
れるコントロールゲート電極１１２ａとコントロールゲ
ート電極１１２ｂとによって挟まれた領域などソース領
域を形成するための領域を残してフォトレジストパター
ン（図示せず）を形成する。
【００１０】そのフォトレジストパターンとコントロー
ルゲート電極１１２ａ、１１２ｂをマスクとして、コン
トロールゲート電極１１２ａ、１１２ｂによって挟まれ
た領域に位置するトレンチ分離酸化膜１０３にエッチン
グを施してこれを除去し、トレンチ分離酸化膜１０３の
直下に位置するシリコン基板の表面を露出する。
【００１１】次に、そのコントロールゲート電極１１２
ａ、１１２ｂによって挟まれた領域に露出したシリコン
基板の表面に所定導電型のイオンを注入することで、各
ソース領域を形成するとともに、その各ソース領域を列
方向に接続する拡散層配線を自己整合的に形成する。
【００１２】これにより、図４３に示す断面線ＸＬＩＶ
−ＸＬＩＶにおける断面構造は、図４４に示すように、
トレンチ分離酸化膜１０３が除去されることで露出した
溝１０２ａの表面を含むシリコン基板１０２の表面に、
ソース領域を含む拡散層配線１０６が自己整合的に形成
される。この拡散層配線１０６は、シリコン基板１０２
の主表面の部分（溝１０２ａと溝１０２ａとの間の領
域）ではソース領域となる。
【００１３】一方、図４３に示す断面線ＸＬＶ−ＸＬＶ
では、図４５に示すように、コントロールゲート電極１
１２ａ、１１２ｃとコントロールゲート電極１１２ｂ、
１１２ｄとによって挟まれた領域に位置するトレンチ分
離酸化膜１０３が除去されて、シリコン基板１０２（溝
１０２ａの底）の表面を露出する開口部１０３ａが形成
されている。その露出したシリコン基板１０２の表面に
ソース領域を含む拡散層配線１０６が形成される。
【００１４】その後、図４４および図４５に示すよう
に、開口部１０３ａの側面上を含む、コントロールゲー
ト電極１１２ａ〜１１２ｄの側面上にサイドウォール絶
縁膜１１４ａがそれぞれ形成される。さらに、そのコン
トロールゲート電極１１２ａ〜１１２ｄを覆うようにＴ
ＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜１１５
が形成される。
【００１５】次に、図４６および図４７に示すように、
そのＴＥＯＳ膜１１５上に、層間絶縁膜となるＢＰＴＥ
ＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glas
s）膜１１６が形成される。次に、図４８および図４９
に示すように、ＢＰＴＥＯＳ膜１１６に熱処理または研
磨処理を施すことにより、ＢＰＴＥＯＳ膜１１６の表面
を平坦にする。このようにして、ＮＯＲ型アレイのフラ
ッシュメモリの主要部分が完成する。
【００１６】このフラッシュメモリによれば、メモリセ
ルにおけるソース領域としてセルフアラインソース構造
が採用されることで、各ソース領域をコンタクトを介し
て電気的に接続する必要がなくなる。すなわち、メモリ
セルのソース領域は、最小のデザインルールに基づいた
隣接する２つコントロールゲート電極によって挟まれた
領域に形成されることになって、メモリセルの微細化ま
たは高集積化を図ることができる。
【００１７】
【発明が解決しようとする課題】上述したように、セル
フアラインソース構造を採用したフラッシュメモリによ
れば、ソース領域が最小のデザインルールに基づいた隣
接する２つのコントロールゲート電極によって挟まれた
領域に形成されることで、メモリセルの微細化を図るこ
とができる。
【００１８】また、素子を電気的に分離するための分離
構造として、上記のようにトレンチ分離酸化膜１０３を
用いたトレンチ分離構造が採用されている。このトレン
チ分離構造では、従来のＬＯＣＯＳ分離構造と比べてさ
らなる微細化を図ることができる。トレンチ分離構造
は、図４４に示すように、シリコン基板１０２を比較的
急峻な角度で溝１０２ａを形成し、その溝１０２ａに酸
化膜を埋込んでトレンチ分離酸化膜１０３を形成するも
のである。
【００１９】ところが、上述したフラシュメモリでは、
図４５に示すように、セルフアライン構造のソース領域
を形成する際に、溝１０２ａに埋め込まれたトレンチ分
離酸化膜１０３のうち、隣接する２つのコントロールゲ
ート電極によって挟まれた領域に位置する部分が除去さ
れて、シリコン基板（溝１０２ａ）の表面を露出する開
口部１０３ａが形成される。
【００２０】図５０または図５１に示すように、この開
口部１０３ａの実質的な深さとしては、溝１０２ａの深
さにコントロールゲート電極１１２ａ〜１１２ｄおよび
フローティングゲート電極１１０ａ〜１１０ｄの厚さを
加えた深さとなって、開口部１０３ａは、シリコン基板
２上に形成されるパターンにおいて、最も深い開口部に
なる。
【００２１】なお、図５１は、図４３に示す断面線ＬＩ
−ＬＩに沿ったより素子形成領域の側に近い部分におけ
る断面構造を示し、したがって、コントロールゲート電
極１１２ａ〜１１２ｄの下にＯＮＯ膜１０９を介してフ
ローティングゲート電極１１０ａ〜１１０ｄがそれぞれ
形成されている。
【００２２】開口部１０３ａが最も深くなることで、そ
の開口部１０３ａを埋めるように層間絶縁膜としてのＢ
ＰＴＥＯＳ膜１１６などが形成された後には、点線枠Ｂ
に示す開口部１０３ａの底に位置するシリコン基板１０
２に作用する応力が大きくなる。この応力によって、後
の製造工程においてシリコン基板１０２に結晶欠陥が発
生することがある。また、完成した半導体装置において
も、その応力によってシリコン基板１０２に結晶欠陥が
発生することがある。
【００２３】このように、セルアライン構造のフラッシ
ュメモリにおけるメモリセル領域では、隣接する２つの
コントロールゲート電極によって挟まれた領域に形成さ
れる開口部１０３ａがＢＰＴＥＯＳ膜１１６などの層間
絶縁膜で埋込まれることで、特に開口部１０３ａの底に
位置するシリコン基板１０２の部分には、より強い応力
が作用して、シリコン基板１０２に結晶欠陥が発生しや
すくなる。
【００２４】シリコン基板１０２に結晶欠陥が生じるこ
とで、たとえばリーク電流が発生してフラッシュメモリ
が所望の動作を行なわなくなるおそれがある。また、半
導体装置として所望の動作を行なうことができず、半導
体装置の歩留まりが低下するおそれがある。
【００２５】今後、フラッシュメモリにおいて微細化が
さらに進むと、この開口部のアスペクト比はさらに大き
くなって、この部分においてシリコン基板に作用する応
力はさらに強くなることが想定される。その結果、シリ
コン基板には結晶欠陥がさらに発生しやすくなって、半
導体装置の動作の信頼性が損なわれたり、歩留まりが低
下することが懸念される。
【００２６】本発明は、上記想定される問題点を解決す
るためになされたものであり、半導体基板における結晶
欠陥の発生を抑制して、動作の信頼性が確保され、高い
歩留まりが得られる半導体装置を提供することを目的と
する。
【００２７】
【課題を解決するための手段】本発明に係る半導体装置
の第１のものは、主表面を有する半導体基板と、溝と、
第１絶縁膜と、２つの導電層と、開口部と、第２絶縁膜
と、空隙とを備えている。溝は半導体基板の主表面に形
成されている。第１絶縁膜はその溝に埋込まれている。
２つの導電層は、第１絶縁膜上に間隔を隔てて形成され
ている。開口部は、第１絶縁膜に形成され、２つの配線
によって挟まれた第１絶縁膜の直下に位置する半導体基
板の表面を露出する。第２絶縁膜は、開口部を埋込むと
ともに２つの導電層を覆うように形成されている。空隙
は、第２絶縁膜が埋込まれた開口部内に形成されてい
る。
【００２８】この構造によれば、第２絶縁膜を形成した
後の半導体装置の製造工程において特に開口部の底部分
において半導体基板に作用する応力が開口部内に形成さ
れた空隙によって緩和される。また、製造工程中に限ら
ず完成した半導体装置においても、シリコン基板に作用
する応力がこの空隙によって緩和される。これにより、
半導体基板に結晶欠陥が発生することが抑制されて、た
とえばリーク電流などを防止することができ、所望の動
作が確保されて、歩留まりの高い半導体装置が得られ
る。
【００２９】好ましくは、空隙は第１絶縁膜によって挟
まれた位置から２つの導電層によって挟まれた位置にま
で延在している。
【００３０】この場合には、２つの導電層の間に位置す
る空隙により２つの導電層間の容量が低減されて、半導
体装置の高速動作を図ることができる。
【００３１】また好ましくは、半導体基板に形成され、
２つの導電層が横切るとともに、第１絶縁膜によって区
切られた素子形成領域と、２つの導電層のうちの一方の
導電層を挟んで、他方の導電層が位置する側の素子形成
領域に形成された所定導電型の一方側不純物領域および
他方の導電層が位置する側とは反対側の素子形成領域に
形成された所定導電型の他方側不純物領域とを備え、導
電層は、素子形成領域上に形成された第１電極部と、そ
の第１電極部上に形成された第２電極部とを含んでい
る。
【００３２】この場合には、素子形成領域において、第
１電極部、第２電極部、一方側および他方側不純物領域
を含む半導体素子が得られる。
【００３３】さらに好ましくは、２つの導電層によって
挟まれた領域に位置する半導体基板の表面に形成された
導電領域を備え、その導電領域は一方側不純物領域を含
んでいる。
【００３４】この場合には、半導体素子の一方側不純物
領域が導電領域によって他の部分と電気的に接続され
る。
【００３５】また好ましくは、第１電極部はフローティ
ングゲートを含み、第２電極部はコントロールゲートを
含み、一方側不純物領域はソース領域を含み、他方側不
純物領域はドレイン領域を含んでいる。
【００３６】この場合には、半導体素子として、フロー
ティングゲート、コントロールゲート、ソース領域およ
びドレイン領域を含むメモリセルが構成される。
【００３７】本発明に係る半導体装置の第２のものは、
半導体基板と、溝と、素子分離絶縁膜と、素子形成領域
と、第１ゲート配線と、第２ゲート配線と、ソース領域
と、ドレイン領域と、導電領域と、開口部と、層間絶縁
膜と、空隙とを備えている。溝は半導体基板に形成され
ている。素子分離絶縁膜は溝に埋込まれている。素子形
成領域は半導体基板に形成され、素子分離絶縁膜によっ
て区切られている。第１ゲート配線は、素子分離絶縁膜
および素子形成領域を横切るように形成され、フローテ
ィングゲート電極およびコントロールゲート電極を含ん
でいる。第２ゲート配線は、素子分離絶縁膜および素子
形成領域を横切るように第１ゲート配線と間隔を隔てて
形成され、フローティングゲート電極およびコントロー
ルゲート電極を含んでいる。ソース領域は、第１ゲート
配線と第２ゲート配線とによって挟まれた素子形成領域
に形成されている。ドレイン領域は、第１ゲート配線を
挟んでソース領域とは反対側の素子形成領域に形成され
ている。導電領域は、第１ゲート配線および第２ゲート
配線によって挟まれた領域の半導体基板に形成され、ソ
ース領域を含んでいる。開口部は、第１ゲート配線およ
び第２ゲート配線によって挟まれた素子分離絶縁膜に形
成され、溝を形成する半導体基板の表面を露出してい
る。層間絶縁膜は、開口部を埋込むとともに、第１ゲー
ト配線および第２ゲート配線を覆うように半導体基板上
に形成されている。空隙は、素子分離絶縁膜が埋込まれ
た開口部内に形成されている。
【００３８】この構成によれば、フローティングゲー
ト、コントロールゲート、ソース領域およびドレイン領
域を含むメモリセルにおいて、層間絶縁膜を形成した後
の製造工程中に開口部の底部分に位置する半導体基板に
作用する応力が、開口部内に形成された空隙によって緩
和される。また、完成した半導体装置においても、半導
体基板に作用する応力がこの空隙によって緩和される。
これにより、半導体基板に結晶欠陥が発生することが抑
制されて、たとえばリーク電流などを防止することがで
き、メモリセルの所望の動作が確保されて、歩留まりの
高い半導体装置が得られる。
【００３９】好ましくは、空隙は素子分離絶縁膜によっ
て挟まれた位置から第１ゲート配線および第２ゲート配
線によって挟まれた位置にまで延在している。
【００４０】この場合には、第１ゲート配線と第２ゲー
ト配線との間に位置する空隙により第１ゲート配線と第
２ゲート配線との線間容量が低減されて、半導体装置の
高速動作を図ることができる。
【００４１】本発明に係る半導体装置の第３のものは、
半導体基板と、第１絶縁膜と、２本の配線と、開口部
と、第２絶縁膜と、空隙とを備えている。第１絶縁膜は
半導体基板上に形成されている。２本の配線は第１絶縁
膜上に間隔を隔てて形成されている。開口部は２本の配
線によって挟まれた第１絶縁膜に形成され、半導体基板
の表面を露出している。第２絶縁膜は開口部を埋込むと
ともに、配線を覆うように半導体基板上に形成されてい
る。空隙は、第２絶縁膜によって埋められた開口部内に
形成されている。
【００４２】この構造によれば、第２絶縁膜を形成した
後の半導体装置の製造工程において、特に開口部の底部
分に位置する半導体基板に作用する応力が開口部内に形
成された空隙によって緩和される。また、完成した半導
体装置においても、半導体基板に作用する応力がこの空
隙によって緩和される。これにより、半導体基板に結晶
欠陥が発生することが抑制されて、たとえばリーク電流
などを防止することができ、所望の動作が確保されて、
歩留まりの高い半導体装置が得られる。
【００４３】好ましくは、空隙は第１絶縁膜によって挟
まれた位置から２本の配線によって挟まれた位置にまで
延在している。
【００４４】この場合には、２本の配線の間に位置する
空隙により２本の配線の線間容量が低減されて、半導体
装置の高速動作を図ることができる。
【００４５】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係るフラッシュメモリについて
説明する。まず、そのフラッシュメモリにおけるメモリ
セルの平面構造と等価回路とを図１および図２にそれぞ
れ示す。図１に示すように、トレンチ分離酸化膜３によ
って区切られたシリコン基板の表面には、複数の素子形
成領域Ｓが形成されている。その素子形成領域Ｓを横切
るように、たとえばフローティングゲート電極１０ａ〜
１０ｄが形成されている。そのフローティングゲート電
極１０ａ〜１０ｄ上にコントロールゲート電極１２ａ〜
１２ｄがそれぞれ形成されている。
【００４６】コントロールゲート電極１２ａ、１２ｂに
よって挟まれた領域にはソース領域６ａが形成されてい
る。コントロールゲート電極１２ｂを挟んでソース領域
６ａと反対側の素子形成領域Ｓにはドレイン領域４ｂが
形成されている。このフローティングゲート電極１０
ｂ、コントロールゲート電極１２ｂ、ソース領域６ａお
よびドレイン領域４ｂにより１つのメモリセルが構成さ
れる。
【００４７】このメモリセルにおけるドレイン領域４ｂ
はコンタクトホール１７を介して行方向（コントロール
ゲート電極が延びる方向と略直交する方向）に走る配線
（図示せず）により、図２に示すように他のメモリセル
のドレイン領域と電気的に接続されている。
【００４８】一方、ソース領域６ａは、コントロールゲ
ート電極１２ａ、１２ｂによって挟まれた領域のシリコ
ン基板２に形成された列方向に延びる拡散層配線６によ
って、図２に示すように、他のメモリセルのソース領域
と電気的に接続されている。したがって、拡散層配線６
はソース領域を含むことになる。
【００４９】次にメモリセルの断面構造について説明す
る。まず、コントロールゲート電極が延びる方向と略直
交する方向に沿った素子形成領域の断面構造（断面線Ｉ
ＩＩ−ＩＩＩ）について説明する。図３に示すように、
シリコン基板２上に、トンネル酸化膜８を介在させてフ
ローティングゲート電極１０ａ、１０ｂ、１０ｃ、１０
ｄがそれぞれ形成されている。
【００５０】そのフローティングゲート電極１０ａ〜１
０ｄ上にＯＮＯ膜９を介在させてコントロールゲート電
極１２ａ、１２ｂ、１２ｃ、１２ｄがそれぞれ形成され
ている。フローティングゲート電極１０ａ〜１０ｄおよ
びコントロールゲート電極１２ａ〜１２ｄの両側面上に
は、サイドウォール絶縁膜１４ａがそれぞれ形成されて
いる。
【００５１】コントロールゲート電極１２ａとコントロ
ールゲート電極１２ｂとによって挟まれたシリコン基板
２の表面にはソース領域６ａが形成されている。コント
ロールゲート電極１２ｂとコントロールゲート電極１２
ｃとによって挟まれたシリコン基板２にはドレイン領域
４ｂが形成されている。
【００５２】コントロールゲート電極１２ａを挟んでソ
ース領域６ａと反対側のシリコン基板２の領域にはドレ
イン領域４ａが形成されている。また、コントロールゲ
ート電極１２ｃとコントロールゲート電極１２ｄとによ
って挟まれたシリコン基板２にはソース領域６ｂが形成
されている。
【００５３】コントロールゲート電極１２ａ〜１２ｄお
よびフローティングゲート電極１０ａ〜１０ｄを覆うよ
うにシリコン基板２上にＴＥＯＳ膜１５が形成されてい
る。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴ
ＥＯＳ膜１６が形成されている。そのＢＰＴＥＯＳ膜１
６にドレイン領域４ａ、４ｂの表面を露出するコンタク
トホール１７がそれぞれ形成されている。そのコンタク
トホール１７にプラグ１８がそれぞれ埋込まれている。
ＢＰＴＥＯＳ膜１６上に、プラグ１８に電気的に接続さ
れる金属配線１９が形成されている。
【００５４】次に、コントロールゲート電極が延びる方
向に沿った、各素子形成領域Ｓに形成されたドレイン領
域の断面構造（断面線ＩＶ−ＩＶ）について説明する。
図４に示すように、シリコン基板２には、トレンチ分離
酸化膜を形成するための溝２ａが形成されている。その
溝２ａを埋めるようにトレンチ分離酸化膜３がそれぞれ
形成されている。
【００５５】隣り合うトレンチ分離酸化膜３の間に、た
とえばドレイン領域４ｄ、４ｂ、４ｃがそれぞれ形成さ
れている。トレンチ分離酸化膜３上にＴＥＯＳ膜１５を
介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形
成されている。そのＢＰＴＥＯＳ膜１６に、ドレイン領
域４ｄ、４ｂ、４ｃの表面をそれぞれ露出するコンタク
トホール１７がそれぞれ形成されている。
【００５６】そのコンタクトホール１７にプラグ１８が
それぞれ形成されている。ＢＰＴＥＯＳ膜１６上にその
プラグ１８と電気的に接続される金属配線１９が形成さ
れている。
【００５７】次に、コントロールゲート電極が延びる方
向に沿った、素子形成領域に形成されたソース領域の断
面構造（断面線Ｖ−Ｖ）について説明する。図５に示す
ように、シリコン基板２にはトレンチ分離酸化膜を形成
するための溝２ａが形成されている。その溝２ａの表面
を含むシリコン基板２の表面に拡散層配線６が形成され
ている。
【００５８】拡散層配線６は、たとえばソース領域６ａ
を含んでいる。シリコン基板２上に、ＴＥＯＳ膜１５を
介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形
成されている。このように、ソース領域が形成される領
域では、溝２ａに埋込まれたトレンチ分離酸化膜３が除
去されている。
【００５９】次に、コントロールゲート電極が延びる方
向と略直交する方向に沿った、トレンチ分離酸化膜３が
形成された領域の断面構造（断面線ＶＩ−ＶＩ）につい
て説明する。この断面は、比較的素子形成領域に近い位
置における断面である。図６に示すように、シリコン基
板２に形成された溝にトレンチ分離酸化膜３が埋込まれ
ている。
【００６０】そのトレンチ分離酸化膜３上にトンネル酸
化膜８を介在させてフローティングゲート電極１０ａ〜
１０ｄがそれぞれ形成されている。そのフローティング
ゲート電極１０ａ〜１０ｄ上にＯＮＯ膜９を介在させて
コントロールゲート電極１２ａ〜１２ｄがそれぞれ形成
されている。
【００６１】そのコントロールゲート電極１２ａ、１２
ｂによって挟まれた領域には、シリコン基板２（溝２
ａ）の表面を露出する開口部３ａが形成されている。ま
た、同様にコントロールゲート電極１２ｃ、１２ｄによ
って挟まれた領域には、シリコン基板２（溝）の表面を
露出する開口部３ａが形成されている。開口部３ａの底
に露出したシリコン基板２の表面にはソース領域を含む
拡散層配線６が形成されている。
【００６２】開口部３ａの側面上を含む、コントロール
ゲート電極１２ａ〜１２ｄ、フローティングゲート電極
１０ａ〜１０ｄの側面上には、それぞれサイドウォール
絶縁膜１４ａが形成されている。そのサイドウォール絶
縁膜１４ａを覆うようにＴＥＯＳ膜１５が形成されてい
る。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴ
ＥＯＳ膜１６が形成されている。ＴＥＯＳ膜１５および
ＢＰＴＥＯＳ膜１６が埋込まれた開口部３ａにはボイド
（空隙）２０が形成されている。
【００６３】次に、コントロールゲート電極が延びる方
向と直交する方向に沿った、トレンチ分離酸化膜が形成
された領域の断面構造（断面線ＶＩＩ−ＶＩＩ）につい
て説明する。この断面は、素子形成領域から比較的離れ
た位置における断面である。図７に示すように、この断
面においては、コントロールゲート電極１２ａ〜１２ｄ
の下に、フローティングゲート電極は存在しない。すな
わち、トレンチ分離酸化膜３上にＯＮＯ膜９を介在させ
てコントロールゲート電極１２ａ〜１２ｄがそれぞれ位
置している。
【００６４】コントロールゲート電極１２ａ、１２ｃと
コントロールゲート電極１２ｂ、１２ｄとによって挟ま
れた領域には、シリコン基板２（溝）の表面を露出する
開口部３ａがそれぞれ形成されている。開口部３ａの側
面上を含むコントロールゲート電極１２ａ〜１２ｄの側
面上にはサイドウォール絶縁膜１４ａが形成されてい
る。
【００６５】開口部３ａを埋込むとともにコントロール
ゲート電極１２ａ〜１２ｄを覆うようにＴＥＯＳ膜１５
を介在させてＢＰＴＥＯＳ膜１６が形成されている。前
述したように、ＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１
６が埋込まれた開口部３ａにはボイド（空隙）２０が形
成されている。
【００６６】なお、この断面線に沿った部分に形成され
るコントロールゲート電極１２ａ〜１２ｄにおいては、
隣接するフローティングゲート電極間の比較的狭い部分
を埋めるように形成されるため、その膜厚は、図６に示
されるフローティングゲート電極とコントロールゲート
電極とを合わせた膜厚にほぼ等しくなる。
【００６７】図６および図７に示されるコントロールゲ
ート電極１２ａ〜１２ｄによって挟まれた領域に形成さ
れるシリコン基板２（溝２ａ）の表面を露出する開口部
３ａは、後述するように、ソース領域を含む拡散層配線
６をシリコン基板２に形成するために設けられるもので
ある。
【００６８】この開口部３ａをＴＥＯＳ膜１５およびＢ
ＰＴＥＯＳ膜１６で埋込んだ後の製造工程においては、
この開口部３ａの底に位置するシリコン基板２に強い応
力が作用することになる。このとき、開口部３ａ内に空
隙２０が形成されていることで、シリコン基板２に作用
する応力を緩和することができる。シリコン基板２に作
用する応力が緩和されることでシリコン基板２に結晶欠
陥の発生することが抑えれて、たとえばリーク電流の発
生などの結晶欠陥に基づく不具合を解消することができ
る。その結果、動作の信頼性が確保され、歩留まりの高
いフラッシュメモリが得られる。
【００６９】次に、上述したフラッシュメモリの製造方
法の一例について、図１に示す断面線Ｖ−Ｖと断面線Ｖ
ＩＩ−ＶＩＩとにそれぞれ対応する断面構造を示して説
明する。まず、図８および図９に示すように、シリコン
基板２の所定の領域にエッチングを施すことにより、ト
レンチ分離酸化膜を形成するための深さ約３００〜４０
０ｎｍの溝２ａを形成する。その溝２ａにシリコン酸化
膜を埋込んでトレンチ分離酸化膜３を形成する。
【００７０】次に、図１０および図１１に示すように、
露出しているシリコン基板２の表面にゲート絶縁膜とな
るトンネル酸化膜８を形成する。次に、図１２および図
１３に示すように、たとえばＣＶＤ法等によりフローテ
ィングゲート電極となる膜厚約１００ｎｍのポリシリコ
ン膜１０をシリコン基板２上に形成する。
【００７１】次に、図１４および図１５に示すように、
ポリシリコン膜１０上に所定のフォトレジストパターン
（図示せず）を形成し、そのフォトレジストパターンを
マスクとしてポリシリコン膜１０にフローティングゲー
ト電極を形成するためのエッチングを施す。このパター
ニングが施された段階では、フローティングゲート電極
となるポリシリコン膜１０は、図１に示すコントロール
ゲート電極が延びる方向と略直交する方向にストライプ
状に形成された状態にある。
【００７２】次に、図１６および図１７に示すように、
フローティングゲート電極となるポリシリコン膜１０上
に、シリコン酸化膜とシリコン窒化膜との積層膜からな
るＯＮＯ膜９を、たとえばＣＶＤ法により形成する。こ
の後、メモリセル以外の周辺回路領域（図示せず）にお
いては、上述したＯＮＯ膜９およびフローティングゲー
ト電極となるポリシリコン膜１０を除去する。さらに、
周辺回路領域においてトランジスタを形成するためのゲ
ート酸化膜が形成される。
【００７３】次に、図１８および図１９に示すように、
ＯＮＯ膜９上に、たとえばタングステンシリサイド膜と
ポリシリコン膜とからなるポリサイド構造のコントロー
ルゲート電極となるポリサイド膜１２を形成する。この
ポリサイド膜１２の膜厚は約１５０〜２００ｎｍであ
る。
【００７４】次に、図２０および図２１に示すように、
ポリサイド膜１２上に所定のフォトレジストパターン
（図示せず）を形成し、そのフォトレジストパターンを
マスクとしてポリサイド膜１２にエッチングを施すこと
により、コントロールゲート電極１２ａ〜１２ｄを形成
する。次に、所定のフォトレジストパターン（図示せ
ず）を形成し、そのフォトレジストパターンをマスクと
してＯＮＯ膜９およびフローティングゲート電極となる
ポリシリコン膜１０にエッチングを施すことにより、フ
ローティングゲート電極を形成する。
【００７５】この段階で、図１に示すフローティングゲ
ート電極１０ａ〜１０ｄ等が形成され、断面線Ｖ−Ｖに
おいては、図２２に示すようにＯＮＯ膜とフローティン
グゲート電極となるポリシリコン膜は除去された状態に
なる。また、断面線ＶＩＩ−ＶＩＩにおいては、図２３
に示すように、トレンチ分離酸化膜３上にＯＮＯ膜９を
介在させてコントロールゲート電極１２ａ〜１２ｄが形
成された状態になる。
【００７６】次に、図２４および図２５に示すように、
コントロールゲート電極１２ａ〜１２ｄが形成されたシ
リコン基板２上に、コントロールゲート電極１２ａ〜１
２ｄが延びる方向に沿って所定のフォトレジストパター
ン１３を形成する。このとき、たとえばコントロールゲ
ート電極１２ｂ、１２ｃによって挟まれた領域はフォト
レジストパターン１３に覆われる。コントロールゲート
電極１２ａ、１２ｂによって挟まれた領域はフォトレジ
ストパターン１３によって覆われない。
【００７７】次に、図２６および図２７に示すように、
フォトレジストパターン１３およびコントロールゲート
電極１２ａ〜１２ｄをマスクとして、トレンチ分離酸化
膜３にエッチングを施して溝２ａの表面を露出する。
【００７８】次に、図２８および図２９に示すように、
露出した溝２ａの表面を含むシリコン基板２の表面にイ
オン注入法により所定導電型のイオンを注入して、ソー
ス領域を含む拡散層配線６を形成する。また、コントロ
ールゲート電極を挟んでソース領域と反対側の素子形成
領域にはドレイン領域がそれぞれ形成される。
【００７９】次に、図３０および図３１に示すように、
シリコン基板２上に、たとえばＣＶＤ法によりＴＥＯＳ
膜（Tetra Ethyl Ortho Silicate glass）１４を形成す
る。次に、図３２および図３３に示すようにＴＥＯＳ膜
１４の全面に異方性エッチングを施すことにより、開口
部３ａの側面上を含むコントロールゲート電極１２ａ〜
１２ｄの側面上にサイドウォール絶縁膜１４ａを形成す
る。次に、図３４および図３５に示すように、コントロ
ールゲート電極１２ａ〜１２ｄを覆うように、たとえば
ＣＶＤ法によりシリコン基板２上にさらにＴＥＯＳ膜１
５を形成する。
【００８０】次に、このＴＥＯＳ膜１５上に、層間絶縁
膜となるＢＰＴＥＯＳ膜を形成することになる。ＢＰＴ
ＥＯＳ膜とは、不純物としてボロン（Ｂ）とリン（Ｐ）
とを含んだＴＥＯＳ膜である。特に、ＢＰＴＥＯＳ膜を
用いて開口部を埋込む場合、図３６に示すように、不純
物の濃度が高いほどアスペクト比がより高い開口部を埋
込むことができることが知られている。逆に言えば、不
純物濃度が比較的低い場合には、アスペクト比の大きい
開口部を埋込むことができなくなる。
【００８１】本フラッシュメモリではこのようなＢＰＴ
ＥＯＳ膜中の不純物濃度と埋込み可能な開口部のアスペ
クト比の関係を利用して、トレンチ分離酸化膜３に形成
された開口部３ａに積極的に空隙（ボイド）を形成す
る。
【００８２】ここで開口部３ａの深さとしては、トレン
チ分離酸化膜３を形成するための溝２ａの深さに、フロ
ーティングゲート電極およびコントロールゲート電極の
膜厚を加えた深さになる。上述したように、溝２ａの深
さは約３００〜４００ｎｍであり、フローティングゲー
ト電極およびコントロールゲート電極の膜厚を合わせた
膜厚は約２５０〜３００ｎｍである。したがって、開口
部３ａの深さは約５５０〜７００ｎｍとなる。この開口
部３ａは、シリコン基板２上に形成された他の開口部あ
るいは段差部分に比べて２〜３倍程度深く、最も深い開
口部となっている。
【００８３】そこで、図３７および図３８に示すよう
に、開口部３ａにおける埋込み特性を悪化させるため
に、ＴＥＯＳ膜１５上に、不純物として添加されるボロ
ンとリンの濃度が比較的低いＢＰＴＥＯＳ膜１６を形成
して、開口部３ａの内側にボイド（空隙）２０を形成す
る。この後、ＢＰＴＥＯＳ膜を平坦化することで、フラ
ッシュメモリの主要部分が完成する。
【００８４】このフラッシュメモリにおいては、開口部
３ａ内にボイド２０が形成されることで、ＢＰＴＥＯＳ
膜１６を形成した後の工程において、特に点線枠Ａで示
す開口部３ａの底近傍に位置するシリコン基板２に作用
する応力の逃道が得られて応力が緩和される。これによ
り、シリコン基板に結晶欠陥が発生するのが抑制され
て、結晶欠陥が発生することに起因するたとえばリーク
電流の発生等の不都合が解消され、所望の動作を行なう
ことができるフラッシュメモリが得られる。
【００８５】また、ＢＰＴＥＯＳ膜を形成した後の製造
工程中に発生する結晶欠陥が抑制されることで、フラッ
シュメモリの歩留まりも向上する。さらに、完成したフ
ラッシュメモリにおいても、たとえば熱による応力も緩
和することができて、フラッシュメモリの動作の信頼性
が向上する。
【００８６】なお、ＢＰＴＥＯＳ膜中のボロン濃度およ
びリン濃度を適切に選択することで、最も深い開口部３
ａ内にのみボイド２０を形成し、開口部３ａよりも浅い
他の開口部や段差部分においてはボイドを形成すること
なくＢＰＴＥＯＳ膜１６によって完全に埋込むことがで
きる。
【００８７】実施の形態２ 本発明の実施の形態２に係るフラッシュメモリについて
説明する。実施の形態１においてフラッシュメモリで
は、図３７および図３８に示すように、開口部３ａ内に
形成されるボイド２０においては、その上端はフローテ
ィングゲート電極１０ａ〜１０ｄの下端（下面）よりも
低いところに位置していた。つまり、ボイド２０はトレ
ンチ分離酸化膜３によって挟まれた位置に形成されてい
た。
【００８８】本実施の形態に係るフラッシュメモリで
は、図３９および図４０に示すように、トレンチ分離酸
化膜３によって挟まれた位置からフローティングゲート
電極１０ａ〜１０ｄおよびコントロールゲート電極１２
ａ〜１２ｄによって挟まれた位置にまで延在するボイド
２１が形成されている。なお、これ以外の構成について
は実施の形態１において説明したフラッシュメモリと同
様なので同一部材には同一符号を付しその説明は省略す
る。
【００８９】次に、上述したフラッシュメモリの製造方
法について説明する。このようなボイド２１を形成する
には、実施の形態１において説明した図３５に示す工程
の後に、より埋込み特性が悪いＢＰＴＥＯＳ膜を形成す
ることで、開口部３ａには、ボイド２１が形成される。
すなわち、ボロン濃度およびリン濃度のより低いＢＰＴ
ＥＯＳ膜を形成することで、開口部３ａにおける埋込み
特性が悪化して、より大きいボイド２１が形成されるこ
とになる。
【００９０】このフラッシュメモリによれば、まず、実
施の形態１において説明したように、点線枠Ａに示す部
分に集中する応力がボイド２１によって緩和することが
できて、シリコン基板２に結晶欠陥が発生するのを抑制
することができる。そして、本フラッシュメモリでは、
このようなシリコン基板２に作用する応力の緩和の効果
に加えて、ゲート配線間容量の低減効果が得られる。
【００９１】このことについて説明する。まず、図４１
に示すように、フローティングゲート電極１０ａ、１０
ｂおよびコントロールゲート電極１２ａ、１２ｂ間の容
量Ｃｓは、ＢＰＴＥＯＳ膜１６に基づく容量Ｃ１および
容量Ｃ２とボイド２１に基づく容量Ｃ３との３つの容量
を直列接続させた容量になる。ここで、Ｃ１＝εOX・ａ
／ｓ、Ｃ２＝εGAP・ｂ／ｓ、Ｃ３＝εOX・ｃ／ｓであ
る。εgapはボイドの誘電率、εGAPはＢＰＴＥＯＳ膜の
誘電率、ａおよびｃはＢＰＴＥＯＳ膜の膜厚、ｂはボイ
ドの長さ、ｓは断面積である。
【００９２】一方、従来のフラッシュメモリまたは実施
の形態１におけるフラッシュメモリでは、図４２に示す
ように、フローティングゲート電極１０ａ、１０ｂおよ
びコントロールゲート電極１２ａ、１２ｂ間の容量Ｃｏ
は、Ｃｏ＝εOX・ｆ／ｓとなる。ここで、ｆ＝ａ＋ｂ＋
ｃである。ＢＰＴＥＯＳ膜の誘電率εOXはボイドの誘電
率εgapよりも十分に大きいため、容量Ｃｓは容量Ｃｏ
よりも小さくなる。その結果、ソース領域を挟んで位置
するフローティングゲート電極１０ａ、１０ｂおよびコ
ントロールゲート電極１２ａ、１２ｂにおいて、特にボ
イド２１を挟み込む位置において両者の容量が低減され
る。
【００９３】ところで、フラッシュメモリでは、読出や
書込動作の際に、コントロールゲート電極はそれぞれの
動作電圧をもって充電される。その充電時間は、ゲート
容量と寄生容量との合計である容量Ｃと、ゲートの配線
抵抗Ｒとの積ＲＣに比例し、この充電時間が短い方が高
速動作が可能とされる。
【００９４】したがって、本フラッシュメモリにおいて
は、上述したボイド２１を形成することで、ソース領域
を挟んで位置するコントロールゲート電極間の寄生容量
Ｃｓが低減して、ゲートの配線抵抗Ｒを増大させること
なく容量Ｃを低減することができる。これにより、読出
や書込動作時の誘電時間を減少することができて、高速
ランダム読出や高速書込といった高速性能化を実現する
ことができる。
【００９５】なお、上記各実施の形態におけるフラッシ
ュメモリでは、開口部を埋込む層間絶縁膜として、ＢＰ
ＴＥＯＳ膜を例に挙げて説明したが、開口部３ａ内にの
みボイドを形成し、他の開口部や段差部分についてはボ
イドを形成することなく完全に埋込むことができる膜で
あれば、ＢＰＴＥＯＳ膜に限られず、他の材質からなる
絶縁膜であってもよい。
【００９６】また、上記各実施の形態では、セルファラ
インソース構造を有するフラッシュメモリを例に挙げて
説明したが、この他に、セルファラインソース構造を用
いたＥＥＰＲＯＭなどの不揮発性半導体記憶装置にも適
用することができる。
【００９７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９８】
【発明の効果】本発明に係る半導体装置の第１のものに
よれば、第２絶縁膜を形成した後の半導体装置の製造工
程において特に開口部の底部分において半導体基板に作
用する応力が開口部内に形成された空隙によって緩和さ
れる。また、製造工程中に限らず完成した半導体装置に
おいても、シリコン基板に作用する応力がこの空隙によ
って緩和される。これにより、半導体基板に結晶欠陥が
発生することが抑制されて、たとえばリーク電流などを
防止することができ、所望の動作が確保されて、歩留ま
りの高い半導体装置が得られる。
【００９９】好ましくは、空隙は第１絶縁膜によって挟
まれた位置から２つの導電層によって挟まれた位置にま
で延在していることで、２つの導電層の間に位置する空
隙により２つの導電層間の容量が低減されて、半導体装
置の高速動作を図ることができる。
【０１００】また好ましくは、半導体基板に形成され、
２つの導電層が横切るとともに、第１絶縁膜によって区
切られた素子形成領域と、２つの導電層のうちの一方の
導電層を挟んで、他方の導電層が位置する側の素子形成
領域に形成された所定導電型の一方側不純物領域および
他方の導電層が位置する側とは反対側の素子形成領域に
形成された所定導電型の他方側不純物領域とを備え、導
電層は、素子形成領域上に形成された第１電極部と、そ
の第１電極部上に形成された第２電極部とを含んでいる
ことで、素子形成領域において、第１電極部、第２電極
部、一方側および他方側不純物領域を含む半導体素子が
得られる。
【０１０１】さらに好ましくは、２つの導電層によって
挟まれた領域に位置する半導体基板の表面に形成された
導電領域を備え、その導電領域は一方側不純物領域を含
んでいることで、半導体素子の一方側不純物領域が導電
領域によって他の部分と電気的に接続される。
【０１０２】また好ましくは、第１電極部はフローティ
ングゲートを含み、第２電極部はコントロールゲートを
含み、一方側不純物領域はソース領域を含み、他方側不
純物領域はドレイン領域を含んでいることで、半導体素
子として、フローティングゲート、コントロールゲー
ト、ソース領域およびドレイン領域を含むメモリセルが
構成される。
【０１０３】本発明に係る半導体装置の第２のものによ
れば、フローティングゲート、コントロールゲート、ソ
ース領域およびドレイン領域を含むメモリセルにおい
て、層間絶縁膜を形成した後の製造工程中に、開口部の
底部分に位置する半導体基板に作用する応力が開口部内
に形成された空隙によって緩和される。また、完成した
半導体装置においても、半導体基板に作用する応力がこ
の空隙によって緩和される。これにより、半導体基板に
結晶欠陥が発生することが抑制されて、たとえばリーク
電流などを防止することができ、メモリセルの所望の動
作が確保されて、歩留まりの高い半導体装置が得られ
る。
【０１０４】好ましくは、空隙は素子分離絶縁膜によっ
て挟まれた位置から第１ゲート配線および第２ゲート配
線によって挟まれた位置にまで延在していることで、第
１ゲート配線と第２ゲート配線との間に位置する空隙に
より第１ゲート配線と第２ゲート配線との線間容量が低
減されて、半導体装置の高速動作を図ることができる。
【０１０５】本発明に係る半導体装置の第３のものによ
れば、第２絶縁膜を形成した後の半導体装置の製造工程
において、特に開口部の底部分に位置する半導体基板に
作用する応力が開口部内に形成された空隙によって緩和
される。また、完成した半導体装置においても、半導体
基板基板に作用する応力がこの空隙によって緩和され
る。これにより、半導体基板に結晶欠陥が発生すること
が抑制されて、たとえばリーク電流などを防止すること
ができ、所望の動作が確保されて、歩留まりの高い半導
体装置が得られる。
【０１０６】好ましくは、空隙は第１絶縁膜によって挟
まれた位置から２本の配線によって挟まれた位置にまで
延在していることで、２本の配線の間に位置する空隙に
より２本の配線の線間容量が低減されて、半導体装置の
高速動作を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るフラッシュメモ
リのメモリセル領域の平面構造を示す図である。
【図２】 同実施の形態において、メモリセルの等価回
路を示す図である。
【図３】 同実施の形態において、図１に示す断面線Ｉ
ＩＩ−ＩＩＩにおける断面図である。
【図４】 同実施の形態において、図１に示す断面線Ｉ
Ｖ−ＩＶにおける断面図である。
【図５】 同実施の形態において、図１に示す断面線Ｖ
−Ｖにおける断面図である。
【図６】 同実施の形態において、図１に示す断面線Ｖ
Ｉ−ＶＩにおける断面図である。
【図７】 同実施の形態において、図１に示す断面線Ｖ
ＩＩ−ＶＩＩにおける断面図である。
【図８】 同実施の形態において、フラッシュメモリの
製造方法の一工程を示す、断面線Ｖ−Ｖにおける断面図
である。
【図９】 同実施の形態において、フラッシュメモリの
製造方法の一工程を示す、断面線ＶＩＩ−ＶＩＩにおけ
る断面図である。
【図１０】 同実施の形態において、図８に示す工程の
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２１に示す工程
の後に行われる工程を示す断面図である。
【図２４】 同実施の形態において、図２２および図２
３に示す工程の後に行なわれる工程を示す平面図であ
る。
【図２５】 同実施の形態において、図２４に示すＸＸ
Ｖ−ＸＸＶにおける断面図である。
【図２６】 同実施の形態において、図２４および図２
５に示す工程の後に行なわれる工程を示す、図２４に示
す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】 同実施の形態において、図２５に示す工程
の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２７に示す工程
の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図２９に示す工程
の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３０に示す工程
の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３１に示す工程
の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３２に示す工程
の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３３に示す工程
の後に行なわれる工程を示す断面図である。
【図３６】 同実施の形態において、ＢＰＴＥＯＳ膜中
の不純物濃度と埋込可能な開口部のアスペクト比との関
係を示すグラフである。
【図３７】 同実施の形態において、図３５に示す工程
の後に行なわれる工程を示す断面図である。
【図３８】 同実施の形態において、図３５に示す工程
の後に行なわれる工程の図１に示す断面線ＶＩ−ＶＩに
おける断面図である。
【図３９】 本発明の実施の形態２に係るフラッシュメ
モリの、図１に示す断面線ＶＩ−ＶＩに対応する断面図
である。
【図４０】 同実施の形態において、図１に示す断面線
ＶＩＩ−ＶＩＩに対応する断面図である。
【図４１】 同実施の形態において、フローティングゲ
ート電極およびコントロールゲート電極間の容量を説明
するための第１の断面図である。
【図４２】 同実施の形態において、フローティングゲ
ート電極およびコントロールゲート電極間の容量を説明
するための第２の断面図である。
【図４３】 従来のフラッシュメモリのメモリセル領域
の平面構造を示す図である。
【図４４】 従来のフラッシュメモリの製造方法の一工
程を示す、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶに対
応する断面図である。
【図４５】 従来のフラッシュメモリの製造方法の一工
程を示す、図４３に示す断面線ＸＬＶ−ＸＬＶに対応す
る断面図である。
【図４６】 図４４に示す工程の後に行なわれる工程を
示す断面図である。
【図４７】 図４５に示す工程の後に行なわれる工程を
示す断面図である。
【図４８】 図４６に示す工程の後に行なわれる工程を
示す断面図である。
【図４９】 図４７に示す工程の後に行なわれる工程を
示す断面図である。
【図５０】 従来のフラッシュメモリにおける問題点を
説明するための、図４３に示す断面線ＸＬＶ−ＸＬＶに
おける断面図である。
【図５１】 従来のフラッシュメモリの問題点を説明す
るための、図４３に示す断面線ＬＩ−ＬＩにおける断面
図である。
【符号の説明】
２ シリコン基板、２ａ 溝、３ トレンチ分離酸化
膜、３ａ 開口部、４ａ，４ｂ ドレイン領域、６ 拡
散層配線、６ａ，６ｂ ソース領域、８ トンネル酸化
膜、９ ＯＮＯ膜、１０ ポリシリコン膜、１０ａ〜１
０ｄ フローティングゲート電極、１２ ポリサイド
膜、１２ａ〜１２ｄ コントロールゲート電極、１３
フォトレジストパターン、１４ ＴＥＯＳ膜、１４ａ
サイドウォール絶縁膜、１５ ＴＥＯＳ膜、１６ ＢＰ
ＴＥＯＳ膜、１７ コンタクトホール、１８ プラグ、
１９ 金属配線、２０，２１ ボイド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA01 AB08 AD51 AD60 5F083 EP02 EP23 EP55 EP77 ER22 GA03 JA04 JA35 JA39 JA56 KA01 KA05 KA14 LA12 LA16 LA20 MA06 MA20 NA01 NA08

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された溝と、 前記溝に埋込まれた第１絶縁膜と、 前記第１絶縁膜上に間隔を隔てて形成された２つの導電
    層と、 前記２つの導電層によって挟まれた領域の直下に位置す
    る前記半導体基板の表面を露出する、前記第１絶縁膜に
    形成された開口部と、 前記開口部を埋込むとともに、前記２つの導電層を覆う
    ように形成された第２絶縁膜と、 前記第２絶縁膜によって埋込まれた前記開口部内に形成
    された空隙とを備えた、半導体装置。
  2. 【請求項２】 前記空隙は、前記第１絶縁膜によって挟
    まれた位置から前記２つの導電層によって挟まれた位置
    にまで延在する、請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体基板に形成され、前記２つの
    導電層が横切るとともに、前記第１絶縁膜によって区切
    られた素子形成領域と、 前記２つの導電層のうちの一方の導電層を挟んで、他方
    の導電層が位置する側の前記素子形成領域に形成された
    所定導電型の一方側不純物領域および前記他方の導電層
    が位置する側とは反対側の前記素子形成領域に形成され
    た所定導電型の他方側不純物領域とを備え、 前記導電層は、 前記素子形成領域上に形成された第１電極部と、 前記第１電極部上に形成された第２電極部とを含む、請
    求項１または２に記載の半導体装置。
  4. 【請求項４】 前記２つの導電層によって挟まれた領域
    に位置する前記半導体基板の表面に形成された導電領域
    を備え、 前記導電領域は前記一方側不純物領域を含む、請求項３
    記載の半導体装置。
  5. 【請求項５】 前記第１電極部はフローティングゲート
    を含み、 前記第２電極部はコントロールゲートを含み、 前記一方側不純物領域はソース領域を含み、 前記他方側不純物領域はドレイン領域を含む、請求項３
    または４に記載の半導体装置。
  6. 【請求項６】 半導体基板と、 前記半導体基板に形成された溝と、 前記溝に埋込まれた素子分離絶縁膜と、 前記半導体基板に形成され、前記素子分離絶縁膜によっ
    て区切られた素子形成領域と、 前記素子分離絶縁膜および前記素子形成領域を横切るよ
    うに形成され、フローティングゲート電極およびコント
    ロールゲート電極を含む第１ゲート配線と、 前記素子分離絶縁膜および前記素子形成領域を横切るよ
    うに、前記第１ゲート配線と間隔を隔てて形成され、フ
    ローティングゲート電極およびコントロールゲート電極
    を含む第２ゲート配線と、 前記第１ゲート配線と前記第２ゲート配線とによって挟
    まれた前記素子形成領域に形成されたソース領域と、 前記第１ゲート配線を挟んで前記ソース領域とは反対側
    の前記素子形成領域に形成されたドレイン領域と、 前記第１ゲート配線および前記第２ゲート配線によって
    挟まれた領域の前記半導体基板に形成され、前記ソース
    領域を含む導電領域と、 前記第１ゲート配線および前記第２ゲート配線によって
    挟まれた領域の直下に位置する前記半導体基板の表面を
    露出する、前記素子分離絶縁膜に形成された開口部と、 前記開口部を埋込むとともに、前記第１ゲート配線およ
    び前記第２ゲート配線を覆うように前記半導体基板上に
    形成された層間絶縁膜と、 前記層間絶縁膜によって埋込まれた前記開口部内に形成
    された空隙とを備えた、半導体装置。
  7. 【請求項７】 前記空隙は、前記素子分離絶縁膜によっ
    て挟まれた位置から前記第１ゲート配線および前記第２
    ゲート配線によって挟まれた位置にまで延在する、請求
    項６記載の半導体装置。
  8. 【請求項８】 半導体基板と、 前記半導体基板上に形成された第１絶縁膜と、 前記第１絶縁膜上に間隔を隔てて形成された２本の配線
    と、 前記２本の配線によって挟まれた前記第１絶縁膜に形成
    され、前記半導体基板の表面を露出する開口部と、 前記開口部を埋込むとともに、前記配線を覆うように前
    記半導体基板上に形成された第２絶縁膜と、 前記第２絶縁膜によって埋められた前記開口部内に形成
    された空隙とを備えた、半導体装置。
  9. 【請求項９】 前記空隙は、前記第１絶縁膜によって挟
    まれた位置から前記２本の配線によって挟まれた位置に
    まで延在する、請求項８に記載の半導体装置。
JP2000252158A 2000-08-23 2000-08-23 半導体装置 Expired - Fee Related JP4493182B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000252158A JP4493182B2 (ja) 2000-08-23 2000-08-23 半導体装置
US09/773,624 US6469339B1 (en) 2000-08-23 2001-02-02 Semiconductor memory with voids for suppressing crystal defects
KR10-2001-0017788A KR100383780B1 (ko) 2000-08-23 2001-04-04 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000252158A JP4493182B2 (ja) 2000-08-23 2000-08-23 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010047579A Division JP2010153904A (ja) 2010-03-04 2010-03-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2002076299A true JP2002076299A (ja) 2002-03-15
JP4493182B2 JP4493182B2 (ja) 2010-06-30

Family

ID=18741451

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000252158A Expired - Fee Related JP4493182B2 (ja) 2000-08-23 2000-08-23 半導体装置

Country Status (3)

Country Link
US (1) US6469339B1 (ja)
JP (1) JP4493182B2 (ja)
KR (1) KR100383780B1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007299975A (ja) * 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
KR100784860B1 (ko) 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2009194244A (ja) * 2008-02-15 2009-08-27 Toshiba Corp 半導体記憶装置及びその製造方法
US7705392B2 (en) 2005-04-15 2010-04-27 Renesas Technology Corp. Nonvolatile semiconductor device and method of manufacturing nonvolatile semiconductor device
US7795667B2 (en) 2002-11-21 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor memory preventing an electric short circuit between a word line and a semiconductor substrate, and manufacturing method for the semiconductor memory
JP2012074744A (ja) * 2012-01-16 2012-04-12 Renesas Electronics Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
US8436410B2 (en) 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
CN112992774A (zh) * 2019-12-02 2021-06-18 长鑫存储技术有限公司 间隙的形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489253B1 (en) * 2001-02-16 2002-12-03 Advanced Micro Devices, Inc. Method of forming a void-free interlayer dielectric (ILD0) for 0.18-μm flash memory technology and semiconductor device thereby formed
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
JP4786126B2 (ja) * 2003-06-04 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
US7948021B2 (en) * 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
JP2009010088A (ja) * 2007-06-27 2009-01-15 Toshiba Corp 半導体装置とその製造方法
JP4729060B2 (ja) * 2008-02-26 2011-07-20 株式会社東芝 半導体記憶装置の製造方法
KR100972453B1 (ko) * 2010-04-05 2010-07-28 (주)종합건축사사무소건원 베란다용 안전난간
KR20120015178A (ko) * 2010-08-11 2012-02-21 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
JP5570953B2 (ja) 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
SG10201408390TA (en) * 2010-11-18 2015-01-29 Toshiba Kk Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device
KR101813513B1 (ko) 2011-11-30 2018-01-02 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20140030483A (ko) * 2012-08-30 2014-03-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9129995B2 (en) * 2013-08-23 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN105310173B (zh) * 2014-07-31 2017-05-24 福建登泰科技有限公司 一种设有拖鞋带固定扣的人字拖鞋
CN113314457B (zh) * 2020-02-27 2023-04-18 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186378A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体集積回路および半導体集積回路の製造方法並びに半導体装置および半導体装置の製造方法
JPH11251428A (ja) * 1997-12-31 1999-09-17 Lg Semicon Co Ltd 半導体デバイスの配線構造及び形成方法
JP2000068482A (ja) * 1998-08-18 2000-03-03 Toshiba Corp 不揮発性半導体メモリ
JP2000100976A (ja) * 1998-09-21 2000-04-07 Matsushita Electronics Industry Corp 半導体メモリアレイ装置およびその製造方法
JP2000183149A (ja) * 1998-12-10 2000-06-30 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0286146A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体装置
JP3597885B2 (ja) * 1994-06-06 2004-12-08 テキサス インスツルメンツ インコーポレイテツド 半導体装置
JPH0897379A (ja) 1994-09-27 1996-04-12 Sony Corp 半導体集積回路とその製法
JPH0964179A (ja) * 1995-08-25 1997-03-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6303464B1 (en) * 1996-12-30 2001-10-16 Intel Corporation Method and structure for reducing interconnect system capacitance through enclosed voids in a dielectric layer
JP2998678B2 (ja) 1997-02-17 2000-01-11 日本電気株式会社 半導体装置の製造方法
JP3540640B2 (ja) * 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186378A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体集積回路および半導体集積回路の製造方法並びに半導体装置および半導体装置の製造方法
JPH11251428A (ja) * 1997-12-31 1999-09-17 Lg Semicon Co Ltd 半導体デバイスの配線構造及び形成方法
JP2000068482A (ja) * 1998-08-18 2000-03-03 Toshiba Corp 不揮発性半導体メモリ
JP2000100976A (ja) * 1998-09-21 2000-04-07 Matsushita Electronics Industry Corp 半導体メモリアレイ装置およびその製造方法
JP2000183149A (ja) * 1998-12-10 2000-06-30 Sanyo Electric Co Ltd 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795667B2 (en) 2002-11-21 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor memory preventing an electric short circuit between a word line and a semiconductor substrate, and manufacturing method for the semiconductor memory
US7705392B2 (en) 2005-04-15 2010-04-27 Renesas Technology Corp. Nonvolatile semiconductor device and method of manufacturing nonvolatile semiconductor device
US8211777B2 (en) 2005-04-15 2012-07-03 Renesas Electronics Corporation Method of manufacturing nonvolatile semiconductor device
US8669172B2 (en) 2005-04-15 2014-03-11 Renesas Electronics Corporation Method of manufacturing nonvolatile semiconductor device
US8436410B2 (en) 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
KR100784860B1 (ko) 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8809146B2 (en) 2005-10-31 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
US8362542B2 (en) 2005-10-31 2013-01-29 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
JP2007299975A (ja) * 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2009194244A (ja) * 2008-02-15 2009-08-27 Toshiba Corp 半導体記憶装置及びその製造方法
US8349686B2 (en) 2008-02-15 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2012074744A (ja) * 2012-01-16 2012-04-12 Renesas Electronics Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
CN112992774A (zh) * 2019-12-02 2021-06-18 长鑫存储技术有限公司 间隙的形成方法
CN112992774B (zh) * 2019-12-02 2022-06-10 长鑫存储技术有限公司 间隙的形成方法

Also Published As

Publication number Publication date
US6469339B1 (en) 2002-10-22
KR100383780B1 (ko) 2003-05-12
KR20020015934A (ko) 2002-03-02
JP4493182B2 (ja) 2010-06-30

Similar Documents

Publication Publication Date Title
JP4493182B2 (ja) 半導体装置
JP3917063B2 (ja) 半導体装置及びその製造方法
US6882572B2 (en) Method of operating a semiconductor memory array of floating gate memory cells with horizontally oriented edges
US7195967B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US7382015B2 (en) Semiconductor device including an element isolation portion having a recess
US7186607B2 (en) Charge-trapping memory device and method for production
US7521318B2 (en) Semiconductor device and method of manufacturing the same
US6828648B2 (en) Semiconductor device and method of manufacturing the same
US7375387B2 (en) Method for producing semiconductor memory devices and integrated memory device
US20130334575A1 (en) Damascene Word Line
JP4390412B2 (ja) 半導体装置及びその製造方法
US8952536B2 (en) Semiconductor device and method of fabrication
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP4053232B2 (ja) 半導体集積回路装置およびその製造方法
JP2009054942A (ja) 不揮発性半導体記憶装置
JP2007005380A (ja) 半導体装置
KR100605508B1 (ko) 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들
KR20040060491A (ko) 엔드형 플래쉬 메모리 소자의 제조방법
JP2010153904A (ja) 半導体装置
US20040124459A1 (en) Nonvolatile semiconductor memory devices and the fabrication process of them
US20050032308A1 (en) Multi-bit vertical memory cell and method of fabricating the same
US7408220B2 (en) Non-volatile memory and fabricating method thereof
JP2009071325A (ja) 半導体装置の製造方法及び半導体装置
KR100648287B1 (ko) 플래시 메모리 장치 및 그 제조 방법
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100406

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees