JP3597885B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000002184 metal Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- 229920001721 polyimide Polymers 0.000 description 14
- 239000004642 Polyimide Substances 0.000 description 12
- 239000002243 precursor Substances 0.000 description 11
- 239000011800 void material Substances 0.000 description 8
- 239000002904 solvent Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 5
- 239000004810 polytetrafluoroethylene Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000009835 boiling Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- -1 polytetrafluoroethylene Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置及びその製造方法に関し、特に、配線間の静電容量が小さい多層配線を有する半導体装置に適用して有効な技術に関するものである。
また、リ−ク電流の影響を受けるＤＲＡＭに適用して有効な技術に関する。
【０００２】
【従来技術】
例えば、従来の金属配線の状態を図１４に示す。単結晶シリコン基板２１の上に酸化シリコン膜２２を形成し、その上に下層金属配線２０をパターニングをし、層間絶縁膜２３、２５及び平坦化ＳＯＧ膜２４を形成し、その後上部金属層２６を形成している例が多い。従来の半導体装置の高集積化に伴って多層配線の徴細化が進んでいるが、多層配線に関する公知刊行物としては、例えば、特開平５−２１８０２８号が知られている。
【０００３】
【発明が解決しようとする課題】
このような従来の多層配線の構造の多くは、酸化シリコン膜２３の比誘電率が約４程度なので、高集積化に伴う下層金属配線２０の間隔が１ミクロン以下になる最近の半導体装置において配線間の容量が増加し、回路の動作速度を劣化させる等の半導体装置の電気的特性に悪影響を及ぼし始めている。
【０００４】
また、電気信号の伝搬速度の遅延を避けるため、所定配線間の許容間隔やＭＯＳトランジスタの閾値電圧の許容範囲等が狭小となる結果、半導体集積回路の製造プロセスに一定の限界が生じるに至っている。
【０００５】
本発明の目的は、半導体集積回路装置の動作速度を向上させることができる技術を提供することである。
【０００６】
本発明の他の目的は、半導体集積回路装置の製造プロセスの制約を緩和することができる技術を提供することにある。
【０００７】
本発明の新規な構成及び効果は、明細書の記載及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の如くである。
【０００９】
本発明の半導体装置は、複数の金属配線間（溝部）の部分に空隙を有する絶縁層を含むことによって、金属配線間の静電容量を減少させる。一態様において、その空隙はＣＶＤ法を用いて絶縁層を堆積させる工程で形成される。別の態様においては、熱収縮性の絶縁材料を堆積して加熱する工程で空隙が形成される。
【００１０】
【作用】
上記発明によれば、配線相互間の溝部に比誘電率の低い空隙を設け、且つ、金属配線及び溝部を絶縁膜でコートすることによって、同層にパターニングされた金属配線相互間の配線容量を低減しつつ、リーク電流をも減少させることが可能となる。
【００１１】
この結果、電気信号が金属配線を充電若しくは放電する際の時間を、従来に比して短縮することができ、且つ、リーク電流をも低減できるので、電気信号の伝搬速度を高速にし、消費電力も低減することができる。
【００１２】
【実施例】
図１は、本発明の第１の実施例である半導体装置の製造初期工程の断面図である。絶縁膜基板１の上に金属配線２が形成されパターニングした構造を示す。図２は、パターニングされた配線２及び絶縁膜１の表面にＣＶＤ法を用いてシリコン酸化膜８を形成した構造を示す。図３は、その後、熱収縮性のポリイミドの前駆体をスピナーを用いて回転速度１０００から５０００ｒｐｍで基板全面にコートした構造断面を示す。その後、基板上のポリイミドを１００から１５０℃でベークして溶剤を蒸発させ、更に、２００から２５０℃でポリイミドをイミド化し、最後に、３００から４００℃でファイナル・キュアを施し、膜５の安定化を図る。この際、熱収縮性のポリイミドが収縮するため、空隙３が配線間の溝部に自動的に形成される。この空隙は、比誘電率が約１であり、配線容量の低減化を図ることができる。図４は、層間絶縁膜５に上下配線を接続するコンタクト穴（図示せず。）を形成した後、上部金属配線４を形成した構造を示す。なお、配線は、金属はもとより多結晶シリコン、シリサイド・メタル等の導電材料を用いることも可能である。
【００１３】
また、上記熱収縮性のポリイミドを低誘電率の材料に選択することで、下層金属配線２と上層金属配線４との配線容量も低減させることが可能である。更に、下層金属配線及び溝部に酸化シリコンをコートしているので配線間のリーク電流を減少させることができる。特に、ダイナミック・メモリ（ＤＲＡＭ）の分野では、ＣＶＤ法によるシリコン酸化膜８の膜厚を制御することによって配線間のリーク電流を１０−５Ａ／ｃｍ２ 程度にすることが可能であり、このリーク電流は、ＤＲＡＭの信頼性及び規格を十分満たすことができる。
【００１４】
更に、本発明の別の実施例によると、上記層間絶縁膜５をポリイミドに代えてＳＯＧ膜を使用することである。本実施例では、ＳＯＧ膜を１００から２００℃（溶剤の沸点により異なる。）でベークした後、熱収縮させる為に３５０から４５０℃でファイナル・キュアを行えばよい。これにより、上記実施例と同様の空隙を形成することができる。
【００１５】
更にまた、本発明の別の実施例によると、上記層間絶縁膜５をポリイミドに代えて熱収縮性のポリテトラフルオロチレン（ＰＴＦＥ）７を含む溶剤をスピナーで基板にコートしてもよい。図５は、ＰＴＦＥ膜を１００から２００℃（溶剤の沸点により異なる。）でベークした後、熱収縮させる為に３００から４００℃でファイナル・キュアを行うことで、上記実施例と同様の空隙を形成した構造を示す。特にＰＴＦＥ膜は、上記ポリイミド膜やＳＯＧ膜に比して低誘電率であるため配線容量の減少が著しい。
【００１６】
図６に本発明の別の実施例を示す。上記実施例は、スピナーを用いた層間絶縁膜及び低誘電率の空隙の形成に係る技術であるが、本実施例は、ＣＶＤ法を用いた空隙の形成に係る。即ち、金属配線に第１のシリコン酸化膜８を薄く堆積させた後に、この酸化膜に沿って形成される第２のシリコン酸化膜６を溝部の上方に厚く堆積させる。そして逐次堆積した酸化物６によって金属配線間に空隙４が自動的に形成されるのである。この半導体装置の製造工程を詳述すれば、図７に本実施例の出発工程を示す。絶縁膜１上に金属配線２をパターニングし、この基板表面にＣＶＤ法によりシリコン酸化膜８を薄く堆積させる。図８には、第２のＣＶＤ法によるシリコン酸化膜６を堆積させた構造を示す。配線相互間の溝部上端に沿ってシリコン酸化物が厚く堆積する構造が示されている。ここで、酸化膜８は、溝部においてリーク電流が増大しないように極めて薄く堆積する必要がある。また、その膜８は、配線間の溝を均一にする様に形成することで、配線容量の平均誘電率を安定にでき、且つ、空隙の底部の膜厚を均一にすることも可能となる。図９は、順次堆積したシリコン酸化物によって溝上部が絶縁膜６によって塞がれた構造を示す。この塞がれた構造によって空隙４が自動的に形成され、配線容量の低減を有効に図ることができると共に、電気的特性を劣化させるリーク電流も低減することができるのである。図１０は、第１と第２の金属配線を相互接続するビア・コンタクト穴を形成した後に上部金属配線を形成した構造を示す。なお、上記ＣＶＤ法は、例えば、モノシランと酸素を反応させる方法や通常のＴＥＯＳ−ＣＶＤにＳｉＦ４或はＣ２Ｆ６を添加してフッ素をシリコン酸化物にドープする方法やＣＶＤ法でポリイミド系の絶縁物を堆積する方法を選択しても本発明の作用効果を得ることはいうまでもない。
【００１７】
図１１は、本発明の更に別の実施例の出発工程の断面を示す。即ち、絶縁膜基板１の上に微細にパターニングされた複数の金属配線２と絶縁基板１の表面にＣＶＤ法を用いて、シリコン酸化膜８を薄く形成する。図１２は、粘性が絶縁基板１の上の溝部に空隙を形成させるのに十分なポリイミドの前駆体５をスピナーを用いて回転速度１０００から５０００ｒｐｍで基板１にコートする。ここで、スピナー工程の際、ポリイミドの高い粘性によって基板１上の溝部には、ポリイミドの前駆体５を進入させることができない。例えば、金属配線２相互の間隔は、６４ＭＤＲＡＭの場合、０．０４μｍであり、また、２５６ＭＤＲＡＭの場合、０．０２５μｍピッチでパターニングされているので、コートする前駆体５の粘性を調整すれば十分空隙を形成させることができる。もっとも、配線密度が厳しくなければ、上記第１の実施例の様に熱収縮性のポリイミド樹脂を用いればよく、また、金属配線のピッチが広ければ特に誘電体の空隙を設ける必要はない。スピナー工程が終了した後、溶剤を蒸発させるため、１００から１５０℃でベークし、膜５を２００から２５０℃でイミド化し、最後に３００から４００℃でキュアを行う。図１３は、第１レベルの金属配線１と第２レベルの金属配線４とを電気的に接続させるビア・コンタクト穴を形成して、上部金属配線４を施した構造断面図を示す。また、本実施例の上記ポリイミドの前駆体に代えて、ＳＯＧやＰＴＦＥを含む溶剤をスピナーを用いてコートすることもできる。更に、上記実施例では、スピナーを用いる前駆体が熱収縮性を有する材料を選択したが、この熱収縮に伴う層間絶縁膜の信頼性の低下を防止するために、配線間の溝に熱収縮性の極めて低い絶縁物質が入り込まない高い粘性の前駆体を用いることができる。つまり、絶縁物質の前駆体は、加熱されることにより絶縁物質の中心に向かって収縮する。そのため、上下配線層間の厚さの減縮及び平面方向の収縮作用で膜及び上下配線層にストレスを生じることを防止し、信頼性の高い絶縁膜を形成させることができる。高粘性の前駆体は、上記実施例の前駆体の工程に比べ、スピナの回転を上げるか、若しくは、スピン期間を長くすることで、膜の平坦性を保つことができる。また、金属配線のピッチが広い場合でも、溝に前駆体が入り込まないため、プロセスの自由度が広くすることができる。
【００１８】
以上の説明では、主としてＤＲＡＭの金属配線に適用した場合について説明したが、これに限定されず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、マイクロプロッセサ等の多層配線を有する半導体装置に適用することも可能である。また、上記実施例では、絶縁膜としてシリコン酸化膜を用いたが、これに限定されることなく、例えば、シリコン窒化膜を絶縁膜として用いた場合、不純物の透過を防止できるので更に信頼性を高めることとなる。
【００１９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
すなわち、徴細化する金属配線２及び絶縁基板１の表面に薄いシリコン酸化物を堆積させ、次に溝部に比誘電率約１程度の空隙を形成することによって、この金属配線の間の静電容量を減少し、且つ、リーク電流をも防止することができる。具体的には、ＣＶＤ法またはスパッタ法によって隣接配線の金属配線表面のシリコン酸化膜の溝上端部にコンフォーマル（ｃｏｎｆｏｒｍａｌ ）な条件で膜を堆積させていくと、隣接配線間の溝が絶縁膜で充填される前に接触し、空隙を形成することができ、半導体集積回路装置の配線間の静電容量を減らし、且つ、リーク電流を低減させることが可能となる。よって、集積回路の動作速度等の電気的特性を向上し得るという効果を奏する。
【００２０】
また、ＣＶＤ法に代えスピナーを用いて層間絶縁膜を形成することで、熱収縮、若しくは、スピナー工程の前駆体の粘度によって金属配線相互間に空隙を生じせしめ配線容量を低減することもできる。
【００２１】
更に、ＣＶＤ法又はスパッタ法等で堆積される膜が低誘電率の膜であれば、上下左右の配線間の容量を同時に低減することができる。
【００２２】
また更に、金属配線にコートした絶縁膜８は表面保護膜として作用し、特にスパッタ法等の汚染物質を生じる製造工程においては特に信頼性の向上に有利である。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置の金属配線に絶縁膜をコートした断面図である。
【図２】本発明の第１の実施例である層間絶縁膜を形成した断面図である。
【図３】本発明の第１の実施例である配線間の空隙部の断面図である。
【図４】本発明の第１の実施例である半導体装置の要部断面図である。
【図５】本発明の別の実施例である半導体装置の要部断面図である。
【図６】本発明の別の実施例である半導体装置の要部断面図である。
【図７】本発明の別の実施例である金属配線の断面図である。
【図８】本発明の別の実施例であるＣＶＤ法による工程断面図である。
【図９】本発明の別の実施例であるＣＶＤ法による空隙部の断面図である。
【図１０】本発明の別の実施例である半導体装置の要部断面図である。
【図１１】本発明の別の実施例である金属配線をコートした断面図である。
【図１２】本発明の別の実施例である空隙部の要部断面図である。
【図１３】本発明の別の実施例である半導体装置の要部断面図である。
【図１４】従来の多層配線構造の半導体装置の断面図である。
【符号の説明】
１ 絶縁膜基板
２ 第１レベルの金属配線
３ 空隙
４ 第２レベルの金属配線
５ 層間絶縁膜
６ スパッタ法又はＣＶＤ法で堆積させた絶縁膜
８ ＣＶＤ法で堆積した絶縁膜
２０ 下層金属配線
２１ 単結晶シリコン基板
２２、２５ 酸化シリコン
２４ ＳＯＧ膜
２６ 上層金属配線
【産業上の利用分野】
本発明は、半導体装置及びその製造方法に関し、特に、配線間の静電容量が小さい多層配線を有する半導体装置に適用して有効な技術に関するものである。
また、リ−ク電流の影響を受けるＤＲＡＭに適用して有効な技術に関する。
【０００２】
【従来技術】
例えば、従来の金属配線の状態を図１４に示す。単結晶シリコン基板２１の上に酸化シリコン膜２２を形成し、その上に下層金属配線２０をパターニングをし、層間絶縁膜２３、２５及び平坦化ＳＯＧ膜２４を形成し、その後上部金属層２６を形成している例が多い。従来の半導体装置の高集積化に伴って多層配線の徴細化が進んでいるが、多層配線に関する公知刊行物としては、例えば、特開平５−２１８０２８号が知られている。
【０００３】
【発明が解決しようとする課題】
このような従来の多層配線の構造の多くは、酸化シリコン膜２３の比誘電率が約４程度なので、高集積化に伴う下層金属配線２０の間隔が１ミクロン以下になる最近の半導体装置において配線間の容量が増加し、回路の動作速度を劣化させる等の半導体装置の電気的特性に悪影響を及ぼし始めている。
【０００４】
また、電気信号の伝搬速度の遅延を避けるため、所定配線間の許容間隔やＭＯＳトランジスタの閾値電圧の許容範囲等が狭小となる結果、半導体集積回路の製造プロセスに一定の限界が生じるに至っている。
【０００５】
本発明の目的は、半導体集積回路装置の動作速度を向上させることができる技術を提供することである。
【０００６】
本発明の他の目的は、半導体集積回路装置の製造プロセスの制約を緩和することができる技術を提供することにある。
【０００７】
本発明の新規な構成及び効果は、明細書の記載及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の如くである。
【０００９】
本発明の半導体装置は、複数の金属配線間（溝部）の部分に空隙を有する絶縁層を含むことによって、金属配線間の静電容量を減少させる。一態様において、その空隙はＣＶＤ法を用いて絶縁層を堆積させる工程で形成される。別の態様においては、熱収縮性の絶縁材料を堆積して加熱する工程で空隙が形成される。
【００１０】
【作用】
上記発明によれば、配線相互間の溝部に比誘電率の低い空隙を設け、且つ、金属配線及び溝部を絶縁膜でコートすることによって、同層にパターニングされた金属配線相互間の配線容量を低減しつつ、リーク電流をも減少させることが可能となる。
【００１１】
この結果、電気信号が金属配線を充電若しくは放電する際の時間を、従来に比して短縮することができ、且つ、リーク電流をも低減できるので、電気信号の伝搬速度を高速にし、消費電力も低減することができる。
【００１２】
【実施例】
図１は、本発明の第１の実施例である半導体装置の製造初期工程の断面図である。絶縁膜基板１の上に金属配線２が形成されパターニングした構造を示す。図２は、パターニングされた配線２及び絶縁膜１の表面にＣＶＤ法を用いてシリコン酸化膜８を形成した構造を示す。図３は、その後、熱収縮性のポリイミドの前駆体をスピナーを用いて回転速度１０００から５０００ｒｐｍで基板全面にコートした構造断面を示す。その後、基板上のポリイミドを１００から１５０℃でベークして溶剤を蒸発させ、更に、２００から２５０℃でポリイミドをイミド化し、最後に、３００から４００℃でファイナル・キュアを施し、膜５の安定化を図る。この際、熱収縮性のポリイミドが収縮するため、空隙３が配線間の溝部に自動的に形成される。この空隙は、比誘電率が約１であり、配線容量の低減化を図ることができる。図４は、層間絶縁膜５に上下配線を接続するコンタクト穴（図示せず。）を形成した後、上部金属配線４を形成した構造を示す。なお、配線は、金属はもとより多結晶シリコン、シリサイド・メタル等の導電材料を用いることも可能である。
【００１３】
また、上記熱収縮性のポリイミドを低誘電率の材料に選択することで、下層金属配線２と上層金属配線４との配線容量も低減させることが可能である。更に、下層金属配線及び溝部に酸化シリコンをコートしているので配線間のリーク電流を減少させることができる。特に、ダイナミック・メモリ（ＤＲＡＭ）の分野では、ＣＶＤ法によるシリコン酸化膜８の膜厚を制御することによって配線間のリーク電流を１０−５Ａ／ｃｍ２ 程度にすることが可能であり、このリーク電流は、ＤＲＡＭの信頼性及び規格を十分満たすことができる。
【００１４】
更に、本発明の別の実施例によると、上記層間絶縁膜５をポリイミドに代えてＳＯＧ膜を使用することである。本実施例では、ＳＯＧ膜を１００から２００℃（溶剤の沸点により異なる。）でベークした後、熱収縮させる為に３５０から４５０℃でファイナル・キュアを行えばよい。これにより、上記実施例と同様の空隙を形成することができる。
【００１５】
更にまた、本発明の別の実施例によると、上記層間絶縁膜５をポリイミドに代えて熱収縮性のポリテトラフルオロチレン（ＰＴＦＥ）７を含む溶剤をスピナーで基板にコートしてもよい。図５は、ＰＴＦＥ膜を１００から２００℃（溶剤の沸点により異なる。）でベークした後、熱収縮させる為に３００から４００℃でファイナル・キュアを行うことで、上記実施例と同様の空隙を形成した構造を示す。特にＰＴＦＥ膜は、上記ポリイミド膜やＳＯＧ膜に比して低誘電率であるため配線容量の減少が著しい。
【００１６】
図６に本発明の別の実施例を示す。上記実施例は、スピナーを用いた層間絶縁膜及び低誘電率の空隙の形成に係る技術であるが、本実施例は、ＣＶＤ法を用いた空隙の形成に係る。即ち、金属配線に第１のシリコン酸化膜８を薄く堆積させた後に、この酸化膜に沿って形成される第２のシリコン酸化膜６を溝部の上方に厚く堆積させる。そして逐次堆積した酸化物６によって金属配線間に空隙４が自動的に形成されるのである。この半導体装置の製造工程を詳述すれば、図７に本実施例の出発工程を示す。絶縁膜１上に金属配線２をパターニングし、この基板表面にＣＶＤ法によりシリコン酸化膜８を薄く堆積させる。図８には、第２のＣＶＤ法によるシリコン酸化膜６を堆積させた構造を示す。配線相互間の溝部上端に沿ってシリコン酸化物が厚く堆積する構造が示されている。ここで、酸化膜８は、溝部においてリーク電流が増大しないように極めて薄く堆積する必要がある。また、その膜８は、配線間の溝を均一にする様に形成することで、配線容量の平均誘電率を安定にでき、且つ、空隙の底部の膜厚を均一にすることも可能となる。図９は、順次堆積したシリコン酸化物によって溝上部が絶縁膜６によって塞がれた構造を示す。この塞がれた構造によって空隙４が自動的に形成され、配線容量の低減を有効に図ることができると共に、電気的特性を劣化させるリーク電流も低減することができるのである。図１０は、第１と第２の金属配線を相互接続するビア・コンタクト穴を形成した後に上部金属配線を形成した構造を示す。なお、上記ＣＶＤ法は、例えば、モノシランと酸素を反応させる方法や通常のＴＥＯＳ−ＣＶＤにＳｉＦ４或はＣ２Ｆ６を添加してフッ素をシリコン酸化物にドープする方法やＣＶＤ法でポリイミド系の絶縁物を堆積する方法を選択しても本発明の作用効果を得ることはいうまでもない。
【００１７】
図１１は、本発明の更に別の実施例の出発工程の断面を示す。即ち、絶縁膜基板１の上に微細にパターニングされた複数の金属配線２と絶縁基板１の表面にＣＶＤ法を用いて、シリコン酸化膜８を薄く形成する。図１２は、粘性が絶縁基板１の上の溝部に空隙を形成させるのに十分なポリイミドの前駆体５をスピナーを用いて回転速度１０００から５０００ｒｐｍで基板１にコートする。ここで、スピナー工程の際、ポリイミドの高い粘性によって基板１上の溝部には、ポリイミドの前駆体５を進入させることができない。例えば、金属配線２相互の間隔は、６４ＭＤＲＡＭの場合、０．０４μｍであり、また、２５６ＭＤＲＡＭの場合、０．０２５μｍピッチでパターニングされているので、コートする前駆体５の粘性を調整すれば十分空隙を形成させることができる。もっとも、配線密度が厳しくなければ、上記第１の実施例の様に熱収縮性のポリイミド樹脂を用いればよく、また、金属配線のピッチが広ければ特に誘電体の空隙を設ける必要はない。スピナー工程が終了した後、溶剤を蒸発させるため、１００から１５０℃でベークし、膜５を２００から２５０℃でイミド化し、最後に３００から４００℃でキュアを行う。図１３は、第１レベルの金属配線１と第２レベルの金属配線４とを電気的に接続させるビア・コンタクト穴を形成して、上部金属配線４を施した構造断面図を示す。また、本実施例の上記ポリイミドの前駆体に代えて、ＳＯＧやＰＴＦＥを含む溶剤をスピナーを用いてコートすることもできる。更に、上記実施例では、スピナーを用いる前駆体が熱収縮性を有する材料を選択したが、この熱収縮に伴う層間絶縁膜の信頼性の低下を防止するために、配線間の溝に熱収縮性の極めて低い絶縁物質が入り込まない高い粘性の前駆体を用いることができる。つまり、絶縁物質の前駆体は、加熱されることにより絶縁物質の中心に向かって収縮する。そのため、上下配線層間の厚さの減縮及び平面方向の収縮作用で膜及び上下配線層にストレスを生じることを防止し、信頼性の高い絶縁膜を形成させることができる。高粘性の前駆体は、上記実施例の前駆体の工程に比べ、スピナの回転を上げるか、若しくは、スピン期間を長くすることで、膜の平坦性を保つことができる。また、金属配線のピッチが広い場合でも、溝に前駆体が入り込まないため、プロセスの自由度が広くすることができる。
【００１８】
以上の説明では、主としてＤＲＡＭの金属配線に適用した場合について説明したが、これに限定されず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、マイクロプロッセサ等の多層配線を有する半導体装置に適用することも可能である。また、上記実施例では、絶縁膜としてシリコン酸化膜を用いたが、これに限定されることなく、例えば、シリコン窒化膜を絶縁膜として用いた場合、不純物の透過を防止できるので更に信頼性を高めることとなる。
【００１９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
すなわち、徴細化する金属配線２及び絶縁基板１の表面に薄いシリコン酸化物を堆積させ、次に溝部に比誘電率約１程度の空隙を形成することによって、この金属配線の間の静電容量を減少し、且つ、リーク電流をも防止することができる。具体的には、ＣＶＤ法またはスパッタ法によって隣接配線の金属配線表面のシリコン酸化膜の溝上端部にコンフォーマル（ｃｏｎｆｏｒｍａｌ ）な条件で膜を堆積させていくと、隣接配線間の溝が絶縁膜で充填される前に接触し、空隙を形成することができ、半導体集積回路装置の配線間の静電容量を減らし、且つ、リーク電流を低減させることが可能となる。よって、集積回路の動作速度等の電気的特性を向上し得るという効果を奏する。
【００２０】
また、ＣＶＤ法に代えスピナーを用いて層間絶縁膜を形成することで、熱収縮、若しくは、スピナー工程の前駆体の粘度によって金属配線相互間に空隙を生じせしめ配線容量を低減することもできる。
【００２１】
更に、ＣＶＤ法又はスパッタ法等で堆積される膜が低誘電率の膜であれば、上下左右の配線間の容量を同時に低減することができる。
【００２２】
また更に、金属配線にコートした絶縁膜８は表面保護膜として作用し、特にスパッタ法等の汚染物質を生じる製造工程においては特に信頼性の向上に有利である。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置の金属配線に絶縁膜をコートした断面図である。
【図２】本発明の第１の実施例である層間絶縁膜を形成した断面図である。
【図３】本発明の第１の実施例である配線間の空隙部の断面図である。
【図４】本発明の第１の実施例である半導体装置の要部断面図である。
【図５】本発明の別の実施例である半導体装置の要部断面図である。
【図６】本発明の別の実施例である半導体装置の要部断面図である。
【図７】本発明の別の実施例である金属配線の断面図である。
【図８】本発明の別の実施例であるＣＶＤ法による工程断面図である。
【図９】本発明の別の実施例であるＣＶＤ法による空隙部の断面図である。
【図１０】本発明の別の実施例である半導体装置の要部断面図である。
【図１１】本発明の別の実施例である金属配線をコートした断面図である。
【図１２】本発明の別の実施例である空隙部の要部断面図である。
【図１３】本発明の別の実施例である半導体装置の要部断面図である。
【図１４】従来の多層配線構造の半導体装置の断面図である。
【符号の説明】
１ 絶縁膜基板
２ 第１レベルの金属配線
３ 空隙
４ 第２レベルの金属配線
５ 層間絶縁膜
６ スパッタ法又はＣＶＤ法で堆積させた絶縁膜
８ ＣＶＤ法で堆積した絶縁膜
２０ 下層金属配線
２１ 単結晶シリコン基板
２２、２５ 酸化シリコン
２４ ＳＯＧ膜
２６ 上層金属配線
Claims (1)
- 基板と、
前記基板上に各々離間して配置された複数の金属配線から成る第１配線層と、
熱収縮性の絶縁材料からなり、前記第１配線層の金属配線間を橋渡しするように前記第１配線層を覆う、コート後に熱処理により収縮した層間絶縁膜であって、前記第１配線層の金属配線間に空隙を形成する前記層間絶縁膜と、
前記層間絶縁膜上に形成された第２配線層と、
を含み、前記層間絶縁膜によって形成された前記空隙が前記第１配線層の金属配線間のキャパシタンスを減らす多層配線構造の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12387194A JP3597885B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
| US08/821,489 US5814888A (en) | 1994-06-06 | 1997-03-21 | Semiconductor device having a multilayer wiring and the method for fabricating the device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12387194A JP3597885B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335747A JPH07335747A (ja) | 1995-12-22 |
| JP3597885B2 true JP3597885B2 (ja) | 2004-12-08 |
Family
ID=14871446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12387194A Expired - Lifetime JP3597885B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5814888A (ja) |
| JP (1) | JP3597885B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835987A (en) | 1995-10-31 | 1998-11-10 | Micron Technology, Inc. | Reduced RC delay between adjacent substrate wiring lines |
| US5863832A (en) * | 1996-06-28 | 1999-01-26 | Intel Corporation | Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system |
| DE69840276D1 (de) * | 1997-01-21 | 2009-01-08 | Georgia Tech Res Inst | Herstellung eines Halbleiterbauelements mit Luftspalten für niedrigstkapazitive Leiterbahnen |
| US6437441B1 (en) * | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| US6121164A (en) * | 1997-10-24 | 2000-09-19 | Applied Materials, Inc. | Method for forming low compressive stress fluorinated ozone/TEOS oxide film |
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| JPH11150185A (ja) | 1997-11-14 | 1999-06-02 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6380607B2 (en) * | 1997-12-31 | 2002-04-30 | Lg Semicon Co., Ltd. | Semiconductor device and method for reducing parasitic capacitance between data lines |
| US6093655A (en) | 1998-02-12 | 2000-07-25 | Micron Technology, Inc. | Plasma etching methods |
| US6235213B1 (en) * | 1998-05-18 | 2001-05-22 | Micron Technology, Inc. | Etching methods, methods of removing portions of material, and methods of forming silicon nitride spacers |
| TW401618B (en) * | 1998-09-23 | 2000-08-11 | Nat Science Council | Manufacture method of the dielectrics and the structure thereof |
| JP2002064137A (ja) * | 2000-08-15 | 2002-02-28 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
| JP4493182B2 (ja) * | 2000-08-23 | 2010-06-30 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7470584B2 (en) * | 2005-01-21 | 2008-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | TEOS deposition method |
| KR101696412B1 (ko) * | 2014-03-10 | 2017-01-16 | 주식회사 아모텍 | 공극을 구비하는 칩 소자 및 그 제조 방법 |
| KR102449199B1 (ko) | 2015-12-14 | 2022-09-30 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US10132712B1 (en) | 2016-09-14 | 2018-11-20 | Northrop Grumman Systems Corporation | Micro hermetic sensor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286146A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-06-06 JP JP12387194A patent/JP3597885B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-21 US US08/821,489 patent/US5814888A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335747A (ja) | 1995-12-22 |
| US5814888A (en) | 1998-09-29 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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|
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|
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|
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