KR20000040530A - 도전층 패턴 사이에 보이드가 구비된 반도체장치의 층간절연막형성방법 - Google Patents

도전층 패턴 사이에 보이드가 구비된 반도체장치의 층간절연막형성방법 Download PDF

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Abstract

도전층 패턴 사이에 보이드가 구비된 반도체 장치의 층간 절연막 형성방법에 관해 개시되어 있다. 상, 하부의 상기 제1 및 제2 도전층 패턴 사이에 층간 절연막을 형성하는 과정에서 상기 제1 도전층 패턴 사이에 채워지는 층간 절연막에 크랙을 형성하고, 상기 크랙을 보이드로 전환시키는 방법으로 상기 제1 도전층 패턴 사이에 채워지는 층간 절연막의 유전율을 다른 부분에 비해 작게 한다. 이렇게 함으로써 상기 제1 도전층 패턴과 그 사이의 절연막으로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다.

Description

도전층 패턴 사이에 보이드가 구비된 반도체 장치의 층간 절연막 형성방법
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 자세하게는 도전층 패턴 사이에 보이드가 구비된 반도체 장치의 층간 절연막 형성방법에 관한 것이다.
반도체 장치를 제조공정은 불순물의 이온주입과 도전성 물질층 및 절연성 물질층의 적층과 패터닝이 반복되는 공정으로 볼 수 있다. 이러한 반복 공정에 의해 기판에 트랜지스터, 커패시터와 같은 반도체 소자들이 형성된다.
반도체 장치가 고집적화되면서 기판의 단위 면적에 형성되는 반도체 소자들의 수도 급격히 증가되고 있다. 반도체 소자의 밀도를 높이기 위해서는 반도체 소자들간의 간격을 좁혀야 하고, 반도체 소자를 이루는 패턴들간의 간격을 좁혀야한다.
기판위에 도전성 물질층 패턴과 절연성 물질층 패턴으로 이루어지는 반도체 장치에서 커패시터는 그 동작을 유지하기 위해 필요한 소자이다. 커패시터는 대향하는 두 전극으로 구성이 가능하므로, 상기 도전성 물질층 패턴은 커패시터의 대용 전극이 될 수 있다. 이와 같이, 반도체 장치의 제조과정에는 정규 커패시터외에 자연발생적으로 기생 커패시터가 함께 형성된다. 더욱이, 도전성 물질층 패턴 사이를 채우는 절연성 물질층은 대부분 소정의 유전율을 가지므로, 기생 커패시터의 정전용량을 증가시키는 요인이 된다. 또한, 기생 커패시터의 정전용량은 상기한 바와 같이, 반도체 장치가 고집적화됨에 따라 도전성 물질층 패턴, 예컨대 금속배선 사이의 간격이 좁아져서 더욱 증가된다.
이하, 종래 기술에 의한 반도체 장치의 층간 절연막 형성방법을 통해 기생 커패시터이 형성되는 과정을 살펴본다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 도전층(미도시)이 형성된다. 사진식각공정으로 상기 제1 도전층을 패터닝하여, 상기 반도체기판(10) 상에 제1 도전층 패턴(12)을 형성한다.
도 2를 참조하면, 상기 반도체 기판(10) 상에 상기 제1 도전층 패턴(12)을 덮는 층간 절연막(14)이 형성된다. 상기 층간 절연막(14)의 전면이 평탄화된다.
계속해서, 도 3에 도시된 바와 같이, 상기 평탄화된 층간 절연막(14)에 상기 반도체 기판(10)이 노출되는 콘택홀(16)이 형성된다. 상기 콘택홀(16)에 도전성 플러그(18)가 형성된다. 상기 도전성 플러그(18) 전면과 그 둘레의 층간 절연막(14) 상에 제2 도전층 패턴(20)이 형성된다.
이와 같은 공정에서, 반도체 기판(10) 상에 서로 대향하는 제1 도전층 패턴(12)이 형성되고, 그 사이에 절연막(상기 층간 절연막)이 형성된다. 따라서, 상기 제1 도전층 패턴(12)과 그 사이에 형성되는 상기 층간 절연막(14)은 각각 커패시터를 이루의 전극과 유전체가 된다. 곧, 기생 커패시터가 형성된다.
전술하였듯이, 반도체 장치가 고집적화되면서, 상기 제1 도전층 패턴(12) 사이의 간격은 좁아진다. 그런데, 유전체의 유전율은 그대로이므로, 커패시터의 정전용량 식에 의해 커패시터, 즉 기생 커패시터의 정전용량은 증가된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 도전층 패턴 사이의 절연막에 보이드를 형성하여 절연막의 유전율을 낮게 함으로써 기생 커패시터의 정전 용량을 줄일 수 있는 반도체 장치의 층간 절연막 형성방법을 제공함에 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 층간 절연막 형성방법을 단계별로 나타낸 단면도이다.
도 4 내지 도 12는 본 발명의 실시예에 의한 도전층 패턴 사이에 보이드가 구비된 반도체 장치의 층간 절연막 형성방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:기판. 42, 58:제1 및 제2 도전층 패턴.
44, 50, 52:제1 내지 제3 절연막.
46:크랙(crack). 48:보이드(void).
54:비어홀. 56a:도전성 플러그.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 기생 커패시터의 정전용량을 줄일 수 있는 반도체 장치의 층간 절연막 형성방법을 제공한다.
(a) 기판 상에 제1 도전층 패턴을 형성한다. (b) 상기 기판 상에 상기 제1 도전층 패턴을 덮는 층간 절연막을 형성하되, 상기 제1 도전층 패턴 사이에 상기 층간 절연막보다 유전율이 낮은 부분을 포함하도록 형성한다. (c) 상기 층간 절연막의 전면을 평탄화한다. (d) 상기 평탄화된 층간 절연막에 상기 제1 도전층 패턴이 노출되는 비어홀을 형성한다. (e) 상기 층간 절연막 상에 상기 제1 도전층 패턴과 접촉되는 제2 도전층 패턴을 형성한다.
이 과정에서, 상기 기판은 반도체 기판이 바람직하며, 필요할 경우, 다른 형태의 기판, 예컨대 SOI(Silicon On Insulator)기판을 사용할 수도 있다.
제1 도전층 패턴은 상기 기판 상에 형성되는 제1 도전층을 사진식각공정으로 패터닝함으로써 형성된다. 이때, 상기 제1 도전층은 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 티타늄(Ti)층 및 티타늄 나이트 라이드(TiN)층 등으로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 제1 도전층은 상기 기판 상에 절연막을 형성한 다음, 상기 절연막에 형성할 수도 있다.
상기 (b) 단계는 다음과 같이 세부 단계로 나누어진다.
즉, (b1) 상기 기판 상에 상기 제1 도전층 패턴을 덮는 제1 절연막을 형성한다. (b2) 상기 제1 절연막의 상기 제1 도전층 패턴 사이에 크랙(crack)을 형성한다. (b3) 상기 제1 절연막의 크랙이 형성된 부분에 보이드(void)를 형성한다. (b4) 상기 보이드가 형성된 제1 절연막 상에 제2 절연막을 형성한다. (b5) 상기 제2 절연막을 평탄화하되, 상기 제1 절연막이 노출되지 않는 범위내에서 실시한다. (b6) 상기 평탄화된 제2 절연막 상에 제3 절연막을 형성한다.
이 과정에서, 상기 제1 내지 제3 절연막은 각각 제1 내지 제3 층간 절연막이다.
상기 제1 절연막은 도포성이 있는 저 유전 SOG(Spin On Glass)류 절연막으로형성하는 것이 바람직하다. 예를 들면, HSQ, MSQ 및 크세로 겔(Xerogel)로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 제2 절연막 또는 제3 절연막은 SiO2, SiOF, PSG, BSG, BPSG, SiON 및 SiN으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다.
상기 세부 단계(b2)의 크랙은 상기 제1 절연막이 형성된 기판을 제1 온도로 가열함으로써 형성된다. 이때, 상기 제1 온도는 약 200℃이상으로서 바람직하게는 200℃∼400℃이다.
상기 세부 단계(b3)의 보이드는 다음의 두가지 방법으로 형성된다.
첫째, 상기 크랙이 형성된 제1 절연막을 제2 온도, 예컨대 300℃∼400℃정도로 가열하는 방법.
둘째, 질소분위기하에서 상기 크랙이 형성된 제1 절연막을 제3 온도, 예컨대 400℃정도에서 어닐링하는 방법.
상기 (e) 단계는 다음과 같이 세부 단계로 나누어서 실시할 수 있다.
(e1) 상기 평탄화된 층간 절연막 상에 상기 비어홀을 채우는 도전성 물질층을 형성한다. (e2) 상기 도전성 물질층의 전면을 상기 층간 절연막이 노출될 때 까지 평탄화하여 상기 비어홀에 상기 제1 도전층 패턴과 접촉되는 도전성 플러그를 형성한다. (e3) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 제2 도전층을 형성한다. (e4) 상기 제2 도전층을 패터닝하여 상기 도전성 플러그와 접촉되는 제2 도전층 패턴을 형성한다.
이 과정에서, 상기 도전성 플러그 형성용 물질층과 상기 제2 도전층은 서로 다른 도전성 물질층으로 형성하여도 무방하나, 동일한 도전성 물질층으로 형성하는 것이 바람직하다. 이때, 상기 제2 도전층은 상기 제1 도전층의 형성에 사용되는 도전성 물질층으로 이루어진 군중 선택된 어느 하나로 형성한다.
본 발명은 도전층 패턴 사이를 채우는 층간 절연막에 층간 절연막보다 유전율이 낮은 부분, 예컨대 보이드를 형성한다. 이렇게 함으로써, 도전층 패턴과 그 사이에 채워지는 층간 절연막으로 구성되는 기생 커패시터의 정전용량을 줄일 수 있다. 그 결과, 반도체 장치의 동작특성이 개선된다.
이하, 본 발명의 실시예에 의한 기생 커패시터의 정전용량을 줄일 수 있는 반도체 장치의 층간 절연막 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
첨부된 도면들 중, 도 4는 제1 도전층 패턴을 형성하는 단계를 나타내고, 도 5는 제1 절연막을 형성하는 단계를 나타내며, 도 6은 제1 도전층 패턴 사이의 제1 절연막에 보이드를 형성하는 단계를 나타낸다. 그리고, 도 7은 제2 층간 절연막을 형성하는 단계를 나타내고, 도 8은 제3 층간 절연막을 형성하는 단계를 나타내며, 도 9는 제1 내지 제3 절연막에 비어홀을 형성하는 단계를 나타낸다. 또한, 도 10 및 도 11은 비어홀을 채우는 도전성 플러그를 형성하는 단계를 나타내고 도 12는 층간 절연막 상에 도전성 플러그와 접촉되는 제2 도전층 패턴을 형성하는 단계를 나타낸 단면도이다.
도 4를 참조하면, 기판(40) 상에 제1 도전층 패턴(42)을 형성한다. 상기 기판(40)은 반도체 기판을 사용하는 것이 바람직하나, 필요에 따라 SOI기판과 같이 다른 형태의 기판을 사용할 수도 있다. 상기 제1 도전층 패턴(42)은 상기 기판(40) 상에 제1 도전층을 형성한 다음, 사진식각공정으로 패터닝함으로써 형성된다. 이때, 상기 제1 도전층은 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 티타늄(Ti)층 및 티타늄 나이트 라이드(TiN)층 등으로 이루어진 군중 선택된 어느 하나로 형성한다.
도 5를 참조하면, 상기 제1 도전층 패턴(42)이 형성된 기판(40) 상에 제1 절연막(44)을 형성한다. 상기 제1 절연막(44)은 제1 층간 절연막으로 사용된다. 따라서, 상기 제1 절연막(44)은 상기 제1 도전층 패턴(42)을 충분히 덮을 수 있을 정도의 두께로 형성하는 것이 바람직하다. 상기 제1 절연막(44)은 상기 도포성이 있는 절연성 물질막으로 형성한다. 예를 들면, 상기 제1 절연막(44)은 저 유전 SOG(Spin On Glass)류 절연막으로형성하는 것이 바람직하다. 이때, 상기 저 유전 SOG류 절연막으로 HSQ, MSQ 및 크세로 겔(Xerogel)로 이루어진 군중 선택된 어느 하나를 사용한다.
계속해서, 상기 제1 절연막(44), 예컨대 SOG막의 상기 제1 도전층 패턴(42) 사이에 크랙(crack)을 형성하기 위해, 상기 제1 절연막(44)으로 SOG막이 도포되어 있는 기판(40)을 핫 플레이트(hot plate)를 이용하여 제1 온도로 가열한다. 상기 제1 온도는 200℃이상으로, 바람직하게는 200℃∼400℃이다. 이와 같은 가열에 의해, 상기 제1 절연막(44)의 상기 제1 도전층 패턴(42) 사이에 크랙(46)이 형성된다.
도 6을 참조하면, 상기 크랙(46)을 치료(curing)하기 위해, 상기 크랙(46)이 형성된 결과물을 베이크(bake)하거나 어닐(anneal)한다. 상기 베이크나 어닐에 의해, 상기 제1 절연막(44)의 상기 크랙(46)이 형성된 부분에 보이드(void, 48)가 형성된다. 상기 제1 절연막(44)에 형성된 크랙(46)을 상기 보이드(48)로 전환시키는 방법에는 다음의 두가지 방법이 있다. 첫째방법은 상기 크랙(46)이 형성된 상기 제1 절연막(44)을 진공분위기(vaccume)에서 제2 온도, 예컨대 300℃∼400℃정도로 가열하는 방법이다. 둘째 방법은 질소(N2)분위기하에서 상기 크랙(46)이 형성된 상기 제1 절연막(44)을 제3 온도, 예컨대 400℃정도에서 어닐링하는 방법이다.
도 7을 참조하면, 상기 제1 절연막(44) 상에 제2 절연막(50)을 형성한다. 상기 제2 절연막(50)은 제2 층간 절연막으로 사용된다. 상기 제2 절연막(50)을 형성함에 있어서, 상기 제1 도전층 패턴(42)과 그 하부막질간의 단차(T)를 고려하는 것이 바람직하다.
즉, 상기 제2 절연막(50)은 상기 제1 도전층 패턴(42)과 그 하부막질간의 단차(T)의 적어도 2배에 해당하는 두께(T1)로 형성하는 것이 바람직하다.
상기 제2 절연막(50)은 CVD(Chemical Vapor Deposition)막으로 형성한다. 상기 CVD막으로 형성되는 제2 절연막은 SiO2, SiOF, PSG, BSG, BPSG, SiON 및 SiN으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 제2 절연막(50)의 전면을 평탄화한다. 상기 제2 절연막(50)은 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함)방식을 이용하여 평탄화한다. 상기 평탄화는 상기 제1 절연막(44)이 노출되지 않는 범위내에서 실시하는 것이 바람직하다. 상기 평탄화된 제2 절연막(50)의 전면에 제3 절연막(52)을 형성한다. 상기 제3 절연막(52)은 제3 층간 절연막으로 사용된다. 상기 제3 절연막(52)은 SiO2, SiOF, PSG, BSG, BPSG, SiON 및 SiN으로 이루어진 군중 선택된 어느 하나로 형성한다.
도 9를 참조하면, 상기 제1 내지 제3 절연막(44, 50, 52)에 상기 제1 도전층 패턴(42)이 노출되는 비어홀(54)을 형성한다.
도 10을 참조하면, 상기 제3 절연막(52) 상에 상기 비어홀(54)을 채우는 도전성 물질층(56)을 형성한다. 상기 도전성 물질층(56)의 전면을 평탄화한다. 상기 도전성 물질층(56)의 평탄화는 상기 제3 절연막(52)의 표면이 노출될 때 까지 실시한다. 이 결과, 도 11에 도시한 바와 같이, 상기 제3 절연막(52) 상에서 상기 도전성 물질층(56)이 제거되고, 상기 비어홀(54)에만 상기 도전성 물질층의 패턴(56a)이 형성된다. 상기 도전성 물질층의 패턴(56a)을 이하, 도전성 플러그라 칭한다.
도 12를 참조하면, 상기 제3 절연막(52) 상에 상기 도전성 플러그(56a)를 덮는 제2 도전층(미도시)을 형성한다. 이어서, 상기 제2 도전층을 패터닝하여 상기 도전성 플러그(56a)와 접촉(바람직하게는 전면과 접촉)되는 제2 도전층 패턴(58)을 상기 제3 절연막(52) 상에 형성한다. 상기 도전성 플러그 형성용 물질층과 상기 제2 도전층은 서로 다른 도전성 물질층으로 형성하여도 무방하나, 동일한 도전성 물질층으로 형성하는 것이 바람직하다. 이때, 상기 제2 도전층은 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 티타늄(Ti)층 및 티타늄 나이트 라이드(TiN)층 등으로 이루어진 군중 선택된 어느 하나로 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 도전성 플러그(56a) 형성 단계와 상기 제2 도전층 패턴(58)을 형성하는 단계를 한번에 실시할 수 있다. 즉, 상기 제3 절연막(52) 상에 상기 비어홀(54)을 채우는 제2 도전층을 형성한 다음 패터닝함으로써 상기 비어홀(54)을 통해 상기 제1 도전층 패턴(42)과 접촉되는 제2 도전층 패턴(58)을 형성할 수 있다. 또는 상기 제1 및 제2 도전층 패턴(42, 58) 사이에 형성되는 절연막의 수를 조정하거나, 상기 제1 내지 제3 절연막으로 사용되는 절연성 물질막을 도포성 물질막과 CVD막외에 다른 성질의 절연막으로 형성하거나, 상기 제1 절연막(44)에 상기 크랙(46)을 형성하는 조건과 상기 크랙(46)을 상기 보이드(48)로 전환시키는 조건등을 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 상, 하부의 상기 제1 및 제2 도전층 패턴(42, 58) 사이에 층간 절연막을 형성하는 과정에서 상기 제1 도전층 패턴(42) 사이에 채워지는 층간 절연막에 크랙(46)을 형성하고, 상기 크랙(46)을 보이드로 전환시키는 방법으로 상기 제1 도전층 패턴(42) 사이에 채워지는 층간 절연막의 유전율을 다른 부분에 비해 작게 한다. 이렇게 함으로써 상기 제1 도전층 패턴(42)과 그 사이의 절연막으로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 이 결과, 반도체 장치의 동작특성이 개선된다.

Claims (11)

  1. (a) 기판 상에 제1 도전층 패턴을 형성하는 단계;
    (b) 상기 기판 상에 상기 제1 도전층 패턴을 덮는 층간 절연막을 형성하되, 상기 제1 도전층 패턴 사이의 상기 층간 절연막에 둘레의 층간 절연막보다 유전율이 낮은 부분을 형성하는 단계;
    (c) 상기 층간 절연막의 전면을 평탄화하는 단계;
    (d) 상기 평탄화된 층간 절연막에 상기 제1 도전층 패턴이 노출되는 비어홀을 형성하는 단계; 및
    (e) 상기 층간 절연막 상에 상기 제1 도전층 패턴과 접촉되는 제2 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  2. 제 1 항에 있어서, 상기 유전율이 낮은 부분은 보이드(void)인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  3. 제 2 항에 있어서, 상기 (b) 단계는,
    (b1) 상기 기판 상에 상기 제1 도전층 패턴을 덮는 제1 절연막을 형성하는 단계;
    (b2) 상기 제1 도전층 패턴 사이의 상기 제1 절연막에 크랙(crack)을 형성하는 단계;
    (b3) 상기 제1 절연막의 크랙이 형성된 부분에 상기 보이드를 형성하는 단계;
    (b4) 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    (b5) 상기 제2 절연막을 평탄화하되, 상기 제1 절연막이 노출되지 않는 범위내에서 평탄화하는 단계; 및
    (b6) 상기 평탄화된 제2 절연막 상에 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  4. 제 3 항에 있어서, 상기 제1 절연막은 제1 층간 절연막이며, 도포성이 있는 저 유전 SOG류 절연막으로 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  5. 제 4 항에 있어서, 상기 저 유전 SOG류 절연막은 HSQ, MSQ 및 크세로 겔(Xerogel)로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  6. 제 3 항에 있어서, 상기 제2 절연막 또는 제3 절연막이 SiO2, SiOF, PSG, BSG, BPSG, SiON 및 SiN으로 이루어진 군중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  7. 제 3 항에 있어서, 상기 세부 단계(b2)의 크랙이 상기 제1 절연막이 형성된 기판을 200℃∼400℃로 가열하여 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  8. 제 3 항에 있어서, 상기 세부 단계(b3)의 보이드가 상기 크랙이 형성된 제1 절연막을 진공분위기(vaccume)에서 300℃∼400℃로 가열하여 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  9. 제 3 항에 있어서, 상기 세부 단계(b3)의 보이드가 상기 크랙이 형성된 제1 절연막을 질소분위기하에서 약 400℃정도로 어닐링하여 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  10. 제 1 항에 있어서, 상기 (e) 단계는,
    (e1) 상기 평탄화된 층간 절연막 상에 상기 비어홀을 채우는 도전성 물질층을 형성하는 단계;
    (e2) 상기 도전성 물질층의 전면을 상기 층간 절연막이 노출될 때 까지 평탄화하여 상기 비어홀에 상기 제1 도전층 패턴과 접촉되는 도전성 플러그를 형성하는 단계;
    (e3) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 제2 도전층을 형성하는 단계; 및
    (e4) 상기 제2 도전층을 패터닝하여 상기 도전성 플러그와 접촉되는 제2 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  11. 제 10 항에 있어서, 상기 제1 도전층 또는 제2 도전층이 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 티타늄(Ti)층 및 티타늄 나이트 라이드(TiN)층 등으로 이루어진 군중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
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* Cited by examiner, † Cited by third party
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KR100495857B1 (ko) * 1998-12-29 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 다층 금속 배선 형성 방법

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