KR100302877B1 - 필드 프로그램에블 게이트 어레이 제조 방법 - Google Patents

Abstract

FPGA의 제조 공정을 단순화시키며 금속 배선층의 전기적 특성을 개선하며 소자의 동작 속도를 향상시키기 위하여, 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제 1금속 배선층을 형성하고, 제 1절연막을 증착하여 제 1금속 배선층의 각 패턴 사이의 갭을 매립하고 평탄화하여 제 1금속 배선층의 상부가 드러나도록 한 후, 비정질 반도체의 유전체를 증착하고 패터닝하여 금속 배선 패턴 상부에 안티 퓨즈를 형성한다. 그리고, 금속 박막을 증착하고 패터닝하여 안티 퓨즈를 포함하는 제 1금속 배선층 상부에 제 2금속 배선층을 형성하고, 제 2절연막을 증착하여 제 2금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하여 제 2금속 배선층의 상부가 드러나도록 한다. 따라서, 금속 배선층 사이에 비아를 형성하지 않고 FPGA를 형성할 수 있으므로 공정이 매우 단순하여 생산성을 높일 수 있으며, 비아 저항이 없어 금속 배선층 사이의 저항값이 감소되므로 소자의 동작 속도를 증가시킬 수 있다.

Description

필드 프로그램에블 게이트 어레이 제조 방법{FIELD PROGRAMMABLE GATE ARRAY MANUFACTURE METHOD}

본 발명은 필드 프로그램에블 게이트 어레이(field programmable gate array, 이하 FPGA라 한다)를 제조하는 방법에 관한 것으로, 더욱 상세하게는 비아가 없는 금속 배선층을 이용하여 FPGA를 제조하는 방법에 관한 것이다.

일반적으로 FPGA는 일종의 반주문 형태(semi-custom)의 논리 집적 회로로써 표준 논리 집적 회로에 비하여 개발 기간이 짧고, 개발 비용이 낮다는 장점이 있다.

즉, 기본 논리 소자인 게이트를 한 단위로 하여 병렬로 배치시키고, 배선에 따라 논리 회로를 형성함으로써 사용자가 요구하는 형태의 논리 집적 회로를 만드는 것이다.

이러한 FPGA에서는 안티 퓨즈(anti-fuse)로 전기적으로 분리된 두 전도선(conductor) 사이에 비정질(amorphous) 실리콘이 형성되어 있으며, 비정질 실리콘의 저항값이 높아 평상시에는 절연 상태를 유지하지만 필요에 따라 선택적으로 두 전도선에 일정 전위 이상의 전계가 가하여지면 비정질 실리콘이 도전체가 되어 두 전도선이 도통되어 게이트 어레이로 사용되어진다. 즉, 안티 퓨즈는 초기 제작시 수 MΩ 이상의 전기 저항을 갖는 절연체로 '오프' 상태를 유지하지만, 프로그램에 의해 몇 백 Ω 이하의 전기 저항을 갖는 도전체가 되어 '온' 상태가 된다.

그러면, 첨부된 도 1을 참조하여 종래 FPGA를 제조하는 방법을 설명한다.

반도체 기판(1)에 STI(shallow trench isolation) 방법이나 LOCOS(local oxidation of silicon) 방법 등에 의한 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역(active area)을 정의한다. 그리고, 정의된 반도체 기판(1)의 활성 영역에 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(3)를 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 PMD(pre-metal dielectric)막(4)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP) 공정에 의해 평탄화한다. 그리고, PMD막(4) 상부에 콘택(contact) 패턴을 형성하고 드러난 PMD막(4)을 식각하여 반도체 소자(3)의 각 전극(G)(S)(D) 일부가 드러나도록 콘택홀을 형성하며, PMD막(4) 상부의 콘택 패턴을 제거한 후 반도체 기판(1) 상부 전면에 화학 기상 증착(chemical vapor deposition, CVD)으로 텅스텐 박막을 증착하여 콘택홀을매립하고 화학 기계적 연마 공정에 의해 평탄화하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(5)을 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터(sputter) 증착하고 패터닝(patterning)하여 콘택(5)에 접속된 제 1금속 배선층(6)을 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 IMD(inter-metal dielectric)막(7)을 증착하고, 화학 기계적 연마 공정에 의해 평탄화한다. 그리고, IMD막(7) 상부에 비아(via) 패턴을 형성하고 드러난 IMD막(7)을 식각하여 제 1금속 배선층(6)의 일부가 드러나도록 비아홀을 형성하며, IMD막(7) 상부의 비아 패턴을 제거한 후 반도체 기판(1) 상부 전면에 베리어 메탈(barrier metal)을 스퍼터 증착하고, 그 상부에 화학 기상 증착으로 텅스텐 박막을 증착하여 비아홀을 매립한 후 화학 기계적 연마 공정에 의해 베리어 메탈과 텅스텐 박막을 평탄화하여 텅스텐 플러그를 형성함으로써 금속 배선층과 금속 배선층을 전기적으로 접속하기 위한 비아(8)를 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 비정질 실리콘(9)을 증착하고, 비정질 실리콘(9)이 비아(8) 상부를 덮도록 패터닝하여 안티 퓨즈를 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 비정질 실리콘(9)을 통해 비아(8)에 접속된 제 2금속 배선층(10)을 형성한다.

이와 같은 종래의 FPGA 제조 방법에서는 IMD막에 비아를 형성하여 금속 배선층과 금속 배선층을 전기적으로 접속하고 있다.

따라서, 비아를 형성하기 위하여 비아 패턴 형성 공정, 비아홀 식각 공정, 베리어 메탈 및 텅스텐 증착과 화학 기계적 연마에 의한 텅스텐 플러그 제조 공정 등의 추가로 공정이 복잡하여 생산성이 저하된다.

또한, 금속 배선층과 금속 배선층 사이에 비아가 존재함으로써 금속 배선층 사이의 저항값이 높으며, 그에 따라 동작 속도가 느려지게 된다.

또한, FPGA가 고집적화 될수록 비아홀의 형성이 어렵게 되며, 특히 비아홀의 종횡비(aspect ratio)가 커질수록 베리어 메탈의 스텝 커버리지(step coverage)가 좋지 않고, 비아홀에 텅스텐이 완전히 채워지지 않아 보이드가 발생하는 등 제조 수율이 감소된다.

또한, 안티 퓨즈인 비정질 실리콘이 금속 배선층과 금속 배선층 사이에 존재하는 것이 아니라 비아와 금속 배선층 사이에 존재하므로 정확한 전압 및 저항의 제어가 어렵다.

또한, IMD막의 평탄화를 위한 화학 기계적 연마 공정 및 텅스텐의 화학 기계적 연마 공정에서 발생된 스크래치(scratch)에 의해 후속 공정에서 증착되는 금속 박막의 잔유물(residue)이 생성되어 금속 배선 패턴 사이의 전기적 접속 등이 발생하게 된다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 FPGA의 제조 공정을 단순화시키며 금속 배선층의 전기적 특성을 개선하며 소자의 동작 속도를 향상시킬 수 있도록 하는 FPGA 제조 방법을 제공하는 데 있다.

도 1은 종래의 방법에 따라 제조된 필드 프로그램에블 게이트 어레이를 개략적으로 도시한 단면도이고,

도 2a 내지 도 2e는 본 발명의 일 실시예에 따라 필드 프로그램에블 게이트 어레이를 제조하는 방법을 개략적으로 도시한 공정도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 FPGA의 금속 배선층 사이를 비아의 형성없이 직접 접속하며, 안티 퓨즈를 금속 배선층과 금속 배선층 사이에 형성하는 것을 특징으로 한다.

즉, 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제 1금속 배선층을 형성하고, 하부 박막 상부 전면에 제 1절연막을 증착하여 제 1금속 배선층의 각 패턴 사이의 갭을 매립하고 평탄화하여 제 1금속 배선층의 상부가 드러나도록 한 후, 하부 박막 상부 전면에 비정질 반도체의 유전체를 증착하고 패터닝하여 금속 배선 패턴 상부에 안티 퓨즈를 형성한다. 그리고, 하부 박막 상부 전면에 금속 박막을 증착하고 패터닝하여 안티 퓨즈를 포함하는 제 1금속 배선층 상부에 제 2금속 배선층을 형성하고, 하부 박막 상부 전면에 제 2절연막을 증착하여 제 2금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하여 제 2금속 배선층의 상부가 드러나도록 하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따라 FPGA를 제조하는 방법을 개략적으로 도시한 공정도이다.

먼저 도 2a에 도시한 바와 같이, 반도체 기판(11)에 STI 방법이나 LOCOS 방법 등에 의한 필드 산화막(12)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 반도체 기판(11)의 활성 영역에 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(13)를 형성한다. 이후, 반도체 기판(11) 상부 전면에 층간 절연막으로 PMD막(14)을 하고, 화학 기계적 연마 공정에 의해 평탄화한다. 그리고, PMD막(14) 상부에 콘택 패턴을 형성하고 드러난 PMD막(14)을 식각하여 반도체 소자(13)의 각 전극(G)(S)(D) 일부가 드러나도록 콘택홀을 형성하며, PMD막(14) 상부의 콘택 패턴을 제거한 후 반도체 기판(11) 상부 전면에 화학 기상 증착으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마 공정에 의해 평탄화하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택을 형성한다. 이후, 반도체 기판(11) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 콘택(15) 접속된 제 1금속 배선층(16)을 형성한다.

그 다음 도 2b에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 층간 절연막으로 제 1IMD막(17)을 증착하여 제 1금속 배선층(16)의 각 금속 배선 패턴 사이의 갭을 매립한다. 이때, 제 1IMD막(17) 증착의 일 예를 들면, 금속 배선 패턴 사이의 갭을 매립하여 표면을 평탄화하기 위해 SOG(spin on glass)를 이용하는 데, 유기 물질인 SOG는 하층의 금속을 부식시킬 수 있으므로, 하층을 노출시키는 갭 사이에 PETEOS(plasma enhanced tetraethylorthosilicate)를 1KÅ 정도의 두께로 증착하고, 그 상부에 SOG를 5KÅ 정도의 두께로 증착하고, 재차 PETEOS를 18KÅ 정도의 두께로 증착한다. 이후, 제 1IMD막(17)을 화학 기계적 연마 공정에 의해 제 1금속 배선층(16)의 금속 배선 패턴 상부가 드러나도록 평탄화하여 제 1금속배선층(16)의 금속 배선 패턴 사이 갭에만 제 1IMD막(17)이 잔류하도록 한다. 이때, 제 1IMD막(17)의 평탄화는 화학 기계적 연마 공정 외에도 에치백(etch-back) 공정에 의해 실시할 수도 있다.

그 다음 도 2c에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 안티 퓨즈를 형성하기 위하여 비정질 실리콘(18)을 증착한 후, 안티 퓨즈를 형성하고자 하는 제 1금속 배선층(16)의 금속 배선 패턴 상부에만 비정질 실리콘(18)이 남도록 패터닝한다. 이때, 안티 퓨즈 형성을 위하여 비정질 실리콘을 이용하였지만, 이 외에도 일정 전압 이상에서 도전체가 되는 비정질 반도체 등의 유전막을 사용하여 안티 퓨즈를 형성할 수도 있다.

그 다음 도 2d에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착한 후, 패터닝하여 제 1금속 배선층(16) 또는 제 1금속 배선층(16) 상부에 형성된 비정질 실리콘(18)에 접속되는 제 2금속 배선층(19)을 형성한다.

그 다음 도 2e에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 제 2IMD막(20)을 증착하여 제 2금속 배선층(19)의 각 금속 배선 패턴 사이의 갭을 매립한다. 이때, 제 2IMD막(20) 증착의 일 예를 들면, 금속 배선 패턴 사이의 갭을 매립하여 표면을 평탄화하기 위해 SOG를 이용하는 데, 유기 물질인 SOG는 하층의 무기 물질을 부식시킬 수 있으므로, 하층을 노출시키는 갭 사이에 PETEOS를 1KÅ 정도의 두께로 증착하고, 그 상부에 SOG를 5KÅ 정도의 두께로 증착하고, 재차 PETEOS를 18KÅ 정도의 두께로 증착한다. 이후, 제 2IMD막(20)을 화학 기계적 연마공정에 의해 제 2금속 배선층(19)의 금속 배선 패턴 상부가 드러나도록 평탄화하여 제 2금속 배선층(19)의 금속 배선 패턴 사이 갭에만 제 2IMD막(20)이 잔류하도록 한다. 이때, 제 2IMD막(20)의 평탄화는 화학 기계적 연마 공정 외에도 에치백 공정에 의해 실시할 수도 있다.

상기의 실시예에서는 제 1금속 배선층과 제 2금속 배선층에 대해서만 설명하지만, 더 나아가 2층 이상의 다층 금속 배선층에서도 같은 방법에 의해 비아를 형성하지 않고 FPGA를 형성할 수 있다.

이와 같이 본 발명은 금속 배선층 사이에 비아를 형성하지 않고 FPGA를 형성할 수 있으므로 종래에 비해 공정이 매우 단순하여 생산성을 높일 수 있을 뿐만 아니라 생산 비용을 현저히 절감할 수 있으며, 비아 저항이 없어 금속 배선층 사이의 저항값이 감소되므로 소자의 동작 속도를 증가시킬 수 있으며, 금속 배선층과 금속 배선층 사이에 안티 퓨즈가 존재하므로 원하는 전압 및 저항의 제어가 쉬우며, 텅스텐의 화학 기계적 연마 공정에서 발생된 스크래치에 따른 금속 박막의 잔유물을 방지할 수 있으므로 금속 배선층의 전기적 특성을 향상시킬 수 있다.

Claims (4)

1. 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제 1금속 배선층을 형성하는 단계와;

   상기 하부 박막 상부 전면에 제 1절연막을 증착하여 상기 제 1금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하여 상기 제 1금속 배선층의 상부가 드러나도록 하는 단계와;

   상기 하부 박막 상부 전면에 비정질 반도체의 유전체를 증착하고 패터닝하여 상기 금속 배선 패턴 상부에 안티 퓨즈를 형성하는 단계와;

   상기 하부 박막 상부 전면에 금속 박막을 증착하고 패터닝하여 상기 안티 퓨즈를 포함하는 상기 제 1금속 배선층 상부에 제 2금속 배선층을 형성하는 단계와;

   상기 하부 박막 상부 전면에 제 2절연막을 증착하여 상기 제 2금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하여 상기 제 2금속 배선층의 상부가 드러나도록 하는 단계를 포함하는 것을 특징으로 하는 FPGA 제조 방법.
2. 제 1 항에 있어서, 상기 제 1절연막과 제 2절연막의 평탄화는 화학 기계적 연마 공정 또는 에치백 공정에 의해 실시하는 것을 특징으로 하는 FPGA 제조 방법.
3. 제 1 항에 있어서, 상기 제 1절연막과 제 2절연막은, PETEOS, SOG, PETEOS의 적층 구조로 증착하는 것을 특징으로 하는 FPGA 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 비정질 반도체의 유전체는 비정질 실리콘인 것을 특징으로 하는 FPGA 제조 방법.