KR100252905B1 - 반도체 소자의 플러그 형성방법 - Google Patents

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Abstract

본 발명은 다층 배선 공정에서 금속 배선간의 전기적 접속을 위한 플러그층의 결함발생을 억제하여 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 플러그 형성방법에 관한 것으로서, 기판상에 하부배선층을 형성하는 단계와, 상기 하부배선층상에 층간 절연막을 형성하는 단계와, 상기 하부배선층의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 기판의 전면에 베리어 금속층을 형성하는 단계와, 상기 베리어 금속층과 층간 절연막을 그라인딩할 부분을 정의하는 단계와, 상기 그라인딩될 부분의 베리어 금속층 및 층간 절연막을 그라인딩하여 층간 절연막의 표면을 노출시키는 단계와, 그리고 상기 콘택홀내부의 베리어 금속층 표면에 전도성 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 플러그 형성방법
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 다층 배선 공정에서 금속 배선간의 전기적 접속을 위한 플러그층의 결함발생을 억제하여 금속배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 플러그(Plug) 형성방법에 관한 것이다.
현재, 일반적으로 다층 배선 형성 공정에서 텅스텐 필름을 사용한 금속 플러그층을 형성하기 위해서는 노출된 하부 배선층에 핵생성층을 형성하기 위한 누쿨레이션 스텝(Nucleation Step)을 하여야 한다.
이밖에도 전기 전도성을 좋게 하기 위한 플러그층 형성 공정 그리고 스텝커버라지(Stepcoverage)를 좋게 하기 위한 에치백 등의 평탄화 공정을 하게된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 플러그 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술의 텅스텐 플러그 형성을 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 금속층을 형성한 후 사진석판술 및 식각공정으로 금속층을 선택적으로 식각하여 일정한 간격을 갖는 복수개의 하부배선층(12)을 형성한다.
이어, 상기 하부배선층(12)을 포함한 반도체 기판(11)의 전면에 ILD(Inter Layer Dielectric) 등을 사용하여 층간 절연막(13)을 형성하고, 상기 층간 절연막(13)을 선택적으로 식각하여 상기 하부배선층(12)의 표면이 선택적으로 노출되도록 콘택홀(14)을 형성한다.
도 1b에 도시한 바와같이 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 상기 하층배선층(12)의 영향을 방지하기 위하여 PVD(Physical Vapor Deposition)공정으로 스퍼터링(Sputtering)하여 베리어 금속(Barrier Metal)층(15)을 형성한다.
이어, 상기 베리어 금속층(15)을 포함한 반도체 기판(11)의 전면에 CVD(Chemical Vapor Deposition)공정으로 텅스텐층(16)을 형성한다.
여기서 상기 CVD공정으로 텡스텐층(16)을 형성할 때 상기 콘택홀(14)내부에 채워지는 텅스텐층(16)의 계면 취약성이 발생한다,
도 1c에 도시한 바와같이 상기 텡스텐층(16)을 에치백하여 상기 콘택홀(14)내부에 플러그(16a)를 형성하고, 상기 플러그(16a)를 포함하는 전면에 스퍼터링 공정으로 알루미늄막을 형성하고 패터닝하여 상부배선층(17)을 형성한다.
여기서 상기 콘택홀(14)내에 채워진 텅스텐층(16)의 계면 취약성으로 에치백 공정시 키-홀(Key-Hole)(18)이 발생한다.
이러한 키-홀(18)에 의하여 소자의 스피드(Speed)가 떨어지고 신뢰성에 문제가 발생한다.
또한, 상기 텡스텐층(16)을 전면에 증착하여 전면 에치시 그 각각의 고유 균일도(Uniformity)가 있어 그 각각의 균일도 불량이 반도체 기판(11)내의 특정 부분에 중복되는 경우(예를 들면 텅스텐층 두께가 상대적으로 얇고 그 부분의 식각율이 상대적으로 높은 경우) 텅스텐층(16)의 오버에치(Over-etch) 및 언더에치(Under-etch)에 의한 부산물을 발생시키어 불량도 초래된다.
그러나 상기와 같은 종래 기술의 반도체 소자의 플러그 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 텅스텐층의 전면 증착시 콘택홀내의 계면 취약성 때문에 텅스텐의 에치백시 키-홀이 발생하여 배선의 전기적 특성을 저하시킨다.
둘째, 증착된 텅스텐층의 균일도 불량에 의한 어버에치 및 언더-에치시 텅스텐층의 잔유물이 남아서 배선간 숏트가 발생한다.
셋째, 텅스텐의 전면 증착시의 반응 부산물 및 에치시의 부산물에 의한 불량이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 다층 배선 공정에서 금속배선간의 전기적 접속을 위한 플러그층에서의 결함발생을 억제하여 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술의 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 배선층
23 : 층간 절연막 24 : 콘택홀
25 : 베리어 금속층 26 : 텅스텐 플러그
27 : 상부 배선층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 플러그 형성방법은 기판상에 하부배선층을 형성하는 단계와, 상기 하부배선층상에 층간 절연막을 형성하는 단계와, 상기 하부배선층의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 기판의 전면에 베리어 금속층을 형성하는 단계와, 상기 베리어 금속층과 층간 절연막을 그라인딩할 부분을 정의하는 단계와, 상기 그라인딩될 부분의 베리어 금속층 및 층간 절연막을 그라인딩하여 층간 절연막의 표면을 노출시키는 단계와, 그리고 상기 콘택홀내부의 베리어 금속층 표면에 전도성 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 플러그 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체 기판(21)상에 금속층을 형성한 후 사진석판술 및 식각공정으로 금속층을 선택적으로 식각하여 일정한 간격을 갖는 복수개의 하부배선층(22)을 형성한다.
이어, 상기 하부배선층(22)을 포함한 반도체 기판(21)의 전면에 ILD(Inter Layer Dielectric) 등을 사용하여 층간 절연막(23)을 형성하고, 상기 층간 절연막(23)을 선택적으로 식각하여 상기 하부배선층(22)의 표면이 선택적으로 노출되도록 콘택홀(24)을 형성한다.
도 2b에 도시한 바와같이 상기 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 상기 하부배선층(22)의 영향을 방지하기 위하여 PVD(Physical Vapor Deposition)공정으로 스퍼터링(Sputtering)하여 베리어 금속(Barrier Metal)층(25)을 형성한다.
여기서 도면에 도시된 실선(X)부분은 이후 공정에서 CMP공정에 의해 그라인딩될 부분이다.
도 2c에 도시한 바와같이 CMP(Chemical Mechanical Polish)공정을 이용하여 상기 베리어 금속층(25) 및 층간 절연막(23)을 그라인딩한다.
여기서 상기 CMP 공정을 이용한 베리어 금속층(25) 및 층간 절연막(23)의 그라인딩시 상기 콘택홀(24)내에만 베리어 금속층(25)이 존재하고, 상기 층간 절연막(23)은 표면으로부터 소정두께가 식각되어 표면이 노출된다.
도 2d에 도시한 바와같이 CVD(Chemical Vapor Deposition)공정으로 상기 콘택홀(24)내의 베리어 금속층(25)표면에만 텅스텐 플러그(26)를 형성한다.
여기서 상기 층간 절연막(23)은 일반적으로 산화막 성분으로 되어있어 도 2c에서와 같이 층간 절연막(23)의 표면이 노출되는 경우 CVD공정으로 텅스텐 증착시 층간 절연막(23)상에는 반응이 거의 일어나지 않고 콘택홀(24)내의 베리어 금속층(25) 표면에서만 텅스텐이 증착되어 결국 콘택홀(24)내에만 텅스텐 플러그(26)가 형성되어진다.
즉, 상기 콘택홀(24)내부에만 베리어 금속층(25)이 존재하고, 그 외의 부분에는 층간 절연막(23)이 노출되어 있으면, 표면 에너지가 큰 금속이 노출되어 있는 콘택홀(24)내에서는 베리어 금속층(25)이 반응 촉매로 작용하여 텅스텐의 증착반응이 촉진되나 표면 에너지가 작은 층간 절연막(23)위에서는 이런 촉매로서의 작용이 거의 없음으로 인하여 텅스텐의 증착반응이 이루어지지 않는다.
그리고 상기 플러그(26)를 포함하는 전면에 스퍼터링 공정으로 알루미늄막을 형성하고 패터닝하여 상부배선층(27)을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 플러그 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, CMP공정을 이용하여 원하는 부분까지 베리어 금속층 및 층간절연막을 그라인딩하여 필요한 부분에만 전도성 플러그를 형성함으로써 공정을 단축할 수 있다.
둘째, 텅스텐층을 콘택홀내에만 형성함으로써 키-홀 및 오버에치 그리고 언더에치에 의한 잔유물이 발생하지 않기 때문에 배선의 불량을 방지할 수 있다.
셋째, 콘택홀내부의 베리어 금속층 표면에만 선택적으로 텅스텐을 형성하기 때문에 공정의 간편화로 인한 비용절감 및 쓰루 풋(Through Put) 향상등 원가적인 측면에서 큰 효과가 있다.

Claims (3)

  1. 기판상에 하부배선층을 형성하는 단계;
    상기 하부배선층상에 층간 절연막을 형성하는 단계;
    상기 하부배선층의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 기판의 전면에 베리어 금속층을 형성하는 단계;
    상기 베리어 금속층과 층간 절연막을 그라인딩할 부분을 정의하는 단계;
    상기 그라인딩될 부분의 베리어 금속층 및 층간 절연막을 그라인딩하여 층간 절연막의 표면을 노출시키는 단계; 그리고
    상기 콘택홀내부의 베리어 금속층 표면에 전도성 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 전도성 플러그는 선택 CVD 공정을 이용하여 콘택홀내의 베리어 금속층 표면에만 형성함을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 베리어 금속층 및 층간 절연막은 CMP 공정을 이용하여 그라인딩함을 특징으로 하는 반도체 소자의 플러그 형성방법.
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