KR19980035425A - 반도체 장치의 금속층간 절연막 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법.

2. 발명이 해결하려고 하는 기술적 과제

단차로 인한 보이드(Void)나 이로인한 이후의 금속배선 형성을 위한 마스킹 공정시 발생하기 쉬운 넥킹 현상 및 포토레지스트 찌꺼기에 의한 소자의 전기적 특성 저하를 방지하기 위한 반도체 장치의 금속층간 절연막 형성방법을 제공하고자 함.

3. 발명의 해결방법의 요지

반도체 장치에 있어서, 하부 금속배선으로 인해 단차가 발생한 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상개 제1 층간절연막상에 제2 층간절연막을 형성하는 단계; 및 화학적 기계적 연마 공정에 의해 상기 제1 층간절연막이 최초로 드러나는 시점까지 상기 제2 층간절연막을 연마하여 평탄화하는 단계를 포함해서 이루어진 반도체 장치의 금속층간 절연막 형성방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치 제조 공정 중 금속층간 절연막 형성 공정에 이용됨.

Description

반도체 장치의 금속층간 절연막 형성방법

본 발명은 반도체 소자의 제조 공정중 캐패시터 형성 이후의 공정으로 금속배선을 사용하여 인터-커넥션(Inter-Connection)을 형성하는 DLM(Double Layer Metalization) 공정에 관한 것으로, 특히 상·하부 금속배선간의 절연 및 평탄화를 위해 형성되는 반도체 장치의 금속층간 절연막 형성방법에 관한 것이다.

일반적으로, 반도체 소자의 선폭이 1㎛ 이하로 점차 작아짐에 따라서 금속배선 공정의 중요성이 점점 증대되고 있으며, 이와 같은 금속배선은 소자가 점차 고집적화되어갈수록 다층화되고 있다.

따라서, 상·하부 금속배선간의 단차는 점차 심해지고, 상·하부 금속배선간의 연결을 위한 콘택홀의 사이즈는 점차 감소하게 되는데, 이에 따라 상·하부 금속배선간의 절연 및 평탄화를 위해 형성되는 금속층간 절연막의 평탄화 및 보이드(Void) 방지가 중요시 되고 있다.

종래에는 하부 금속배선이 기형성된 반도체 기판상에 PECVD(PLASMA ENHANCED CHEMICAL VAPOR DEPOSITION ; 이하 PECVD라 칭함) 방식에 의한 산화막만을 증착하여 금속층간 절연막으로 사용하였다.

그러나, 하부층과의 단차가 심한 부분에는 보이드(Void)가 발생하여 이후의 금속 배선 형성을 위한 마스킹 공정시 금속막의 반사율에 의해 금속배선의 넥킹(Necking) 현상이 발생되고, 상기 마스킹 공정시 식각장벽막으로 사용된 포토레지스트 찌꺼기(Scum)가 단차진 지역에 잔류하여 소자의 전기적 특성 및 신뢰성을 저하시키는 등의 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 단차로 인한 보이드(Void)나 이로인한 이후의 금속배선 형성을 위한 마스킹 공정시 발생하기 쉬운 넥킹 현상 및 포토레지스트 찌꺼기에 의한 소자의 전기적 특성 저하를 방지하기 위한 반도체 장치의 금속층간 절연막 형성방법을 제공하는데 그 목적이 있다.

도1A 및 도1B는 본 발명의 일실시예에 따른 반도체 장치의 금속층간 절연막 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 20 : 하부 금속배선

30 :막 40 :막

상기 목적을 달성하기 위하여 본 발명은 반도체 장치에 있어서, 하부 금속배선으로 인해 단차가 발생한 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상개 제1 층간절연막상에 제2 층간절연막을 형성하는 단계; 및 화학적 기계적 연마 공정에 의해 상기 제1 층간절연막이 최초로 드러나는 시점까지 상기 제2 층간절연막을 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도1A 및 도1B는 본 발명의 일실시예에 따른 반도체 장치의 금속층간 절연막 형성 공정 단면도이다.

먼저, 도1A는 하부 금속배선(20)이 기형성된 반도체 기판(10)상에 PECVD 방식에 의해막(30)을 증착한 다음, 상기막(30) 상부에 약 300℃ 내지 400℃의 온도범위의 상압에서와 오존()을 반응시켜 하지막과의 의존성이 높고 평탄화 특성이 우수한막(40)을 형성한 것을 도시한 것이다.

이때, 상기막(40)은 하부의막(30)에 비해 약 1배 내지 2배의 두께로 형성한다.

이어서, 도1B는 상기막(40)을 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 하부의막(30)이 최초로 드러나는 시점까지 연마하여 평탄화한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 상·하부 금속배선간의 절연 및 평탄화를 위한 금속층간 절연막 형성시 하부 금속배선이 형성된 웨이퍼상에 PECVD 방식에 의한 산화막을 형성한 후, 상기 PECVD 산화막만으로는 충분히 평탄화되지 않고 하부의 단차로 인하여 발생한 보이드를 제거하기 위해 상기 PECVD 산화막상부에 하지막과의 의존성이 높고 평탄화 특성이 우수한막을 형성한 다음, 상기 PECVD 산화막이 최초로 드러나는 시점까지 화학적 기계적 연마(CMP) 공정에 의해 상기막을 연마하여 평탄화함으로써, 보이드로 인한 금속배선 형성을 위한 마스킹 공정시 발생하는 넥킹 현상 및 이때 사용된 포토레지스트 찌꺼기로 인한 소자의 전기적 특성 저하를 막을 수 있어 소자의 신뢰성 및 수율을 크게 향상시킬 수 있다.

Claims (5)

1. 반도체 장치에 있어서,

   하부 금속배선으로 인해 단차가 발생한 반도체 기판상에 제1 층간절연막을 형성하는 단계;

   상개 제1 층간절연막상에 제2 층간절연막을 형성하는 단계; 및

   화학적 기계적 연마 공정에 의해 상기 제1 층간절연막이 최초로 드러나는 시점까지 상기 제2 층간절연막을 연마하여 평탄화하는 단계를 포함해서 이루어진 반도체 장치의 금속층간 절연막 형성방법.
2. 제1항에 있어서,

   상기 제1 층간절연막은 PECVD 방식에 의한막인 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.
3. 제2항에 있어서,

   상기 제2 층간절연막은막인 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.
4. 제3항에 있어서,

   상기막은 약 300℃ 내지 400℃ 정도 온도범위의 상압에서 테트라에쏘시시레인()과 오존()을 반응시켜 형성한 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.
5. 제2항 내지 제4항 중 어느 한 항에 있어서,

   상기막은 상기 PECVD 방식에 의한막에 비해 약 1배 내지 2배 정도 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.