KR100399901B1 - 반도체장치의금속층간절연막형성방법 - Google Patents

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Abstract

본 발명은 하부 금속배선이 형성된 웨이퍼 전체구조 상부에 소정두께를 갖는 제 1 산화막을 PECVD 법으로 형성하는 단계; 상기 제 1 산화막 상에 BPSG 막과 SOG 막을 차례로 형성하는 단계; 상기 금속배선상의 상기 SOG 막이 완전히 제거될 때까지 상기 BPSG 막 및 상기 SOG 막을 전면 에치벡하여 평탄화하는 단계; 및 전체구조 상부에 제 2 산화막을 PECVD 법으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법에 관한 것으로, 금속층간의 절연 및 평탄화를 위한 금속층간 유전체로 쓰이는 SOG막의 하부층에 SOG막과 식각률이 거의 동일한 BPSG막을 미리 마련해둔 상태에서 전면 에치벡 공정을 실시하여 평탄화함으로써, 후속 상ㆍ하부 금속배선간 전기적 연결을 위한 비아 콘택 식각시 발생하는 소자의 특성저하를 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Description

반도체 장치의 금속층간 절연막 형성방법
본 발명은 반도체 소자 제조 공정중 캐패시터 형성 이후의 공정으로 금속배선을 사용하여 인터-커넥션을 형성하는 DLM(Double Layer Metalization) 공정에 관한 것으로, 특히 상ㆍ하부 금속배선간 절연 및 평탄화를 위해 형성되는 금속층간 절연막 식각시 발생하는 소자의 특성 저하를 억제하기 위한 반도체 장치의 금속층간 절연막 형성방법에 관한 것이다.
일반적으로, 소자의 금속배선이 다층화 됨에 따라 금속층간의 절연과 평탄화를 위해 금속층간 유전체(Inter-Metal-Dielectric: 이하 IMD라 칭함)로 플라즈마 화학 증착법(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 칭함)에 의한 산화막을 증착하였으나, 플라즈마 산화막만으로 충분히 평탄화 시킬 수 없어서, 금속 배선간의 간극을 메우기 위해 SOG(Spin-On-Glass: 이하 SOC라 칭함)막을 사용하고 있다. 한편, SOG막은 막질이 열악하기 때문에 SOG막 상부와 하부에 플라즈마 산화막으로 감싸주어 금속층간 절연 및 평탄화를 시도하였다. 즉, 플라즈마 산화막/SOG막/플라즈마 산화막으로 이루어지는 3개층의 절연막으로 금속층간의 유전체를 형성하고 있다.
종래에는 소정 패턴이 형성된 기판상에 제1 금속배선을 형성하고, 전체구조 상부에 제1 플라즈마 산화막, SOG막을 차례로 형성한 후, 전면 에치벡 공정에 의해 탑 부위의 제1 플라즈마 산화막의 소정부분이 드러날때까지 식각하여 평탄화한 다음, 전체구조 상부에 제2 플라즈마 산화막을 형성한다.
이어서, 비아 콘택 마스크를 사용하여 제1 감속배선이 드러날때까지 상기 제1 플라즈마 산화막, SOG막 및 제2 플라즈마 산화막을 식각하여 비아홀을 형성한 다.
이때, 상기 SOG막이 비아 콘택 식각시 식각가스로 쓰인 O2플라즈마에 의해 손상을 받게 되어 소자에 치명적인 페일(Fail)을 초래하게 되며, 또한 평탄화를 위한 에치벡 공정시 SOG막과 하부 제1 플라즈마 산화막의 식각 선택비가 달라 단차가 낮은 부분에서의 보윙(Bowing)현상이 발생하게 되는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해 안출된 본 발명은 반도체 소자 제조 공정중 금속층간 절연 및 평탄화를 위해 형성되는 SOG막에 의한 소자의 페일(Fail)을 방지하는 반도체 장치의 금속층간 절연막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은, 반도체 장치에 있어서, 하부 금속배선이 형성된 웨이퍼 전체구조 상부에 소정두께를 갖는 제 1 산화막을 PECVD 법으로 형성하는 단계; 상기 제 1 산화막 상에 BPSG 막과 SOG 막을 차례로 형성하는 단계; 상기 금속배선상의 상기 SOG 막이 완전히 제거될 때까지 상기 BPSG 막 및 상기 SOG 막을 전면 에치벡하여 평탄화하는 단계; 및 전체구조 상부에 제 2 산화막을 PECVD 법으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 1A 도 내지 제 1D 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 1A 도 내지 제 1D 도는 본 발명의 일실시예에 따른 반도체 장치의 금속층간 절연막 형성 공정 단면도이다.
먼저, 제 1A 도에 도시된 바와 같이 소정 패턴이 형성된 기판(10)상에 제1 금속배선(20)을 형성한 후, 전체구조 상부에 제1 플라즈마 산화막(30)을 2700Å 내지 3300Å 두께로 형성하고, 상기 제1 플라즈마 산화막(30) 상부에 BPSG막(40)을 2300Å 내지 2700Å의 두께로 형성한다.
이때, 형성되는 제1 플라즈마 산화막(30)막의 두께는 상기 BPSG막의 두께를 감안한 것이다.
이어서, 제 1B 도에 도시된 바와 같이 상기 BPSG막(40) 상부에 SOG막(50)을3800Å 내지 4600Å의 두께로 형성한 다음, 400℃ 내지 420℃의 온도에서 1시간동안 큐어링(Curing) 및 어닐링(Anneling) 공정을 동시에 실시한다.
이때, 하부의 BPSG막(40)에 대한 별도의 플로우 공정을 실시하지 않는다.
계속해서, 제 1C 도에 도시된 바와 같이 CF4및 O2가스 분위기에서 전면 에치벡 공정에 의해 제1 금속배선상의 SOG막(50)이 완전히 제거될때까지 약 6000Å 정도의 상기 SOG막(50) 및 BPSG막(40)을 식각하여 평탄화한다.
마지막으로, 제 1D 도에 도시된 바와 같이 전체구조 상부에 제2 플라즈마 산화막(60)을 5400Å 내지 6600Å의 두께로 형성한 후, 비아 콘택마스크를 사용하여 소정부위의 제1 금속배선(20)이 드러날때까지 식각한 다음, 전체구조 상부에 제2 금속배선(70)을 형성한다.
상기와 같이 이루어지는 본 발명은 금속층간의 절연 및 평탄화를 위한 금속층간 유전체로 쓰이는 SOG막의 하부층에 SOG막과 식각률이 거의 동일한 BPSG막을 미리 마련해둔 상태에서 전면 에치벡 공정을 실시하여 평탄화함으로써, 후속 상 · 하부 금속배선간 전기적 연결을 위한 비아 콘택 식각시 발생하는 소자의 특성저하를 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가지 자에게 있어 명백할 것이다.
제 1A 도 내지 제 1D 도는 본 발명의 일실시예에 따른 반도체 장치의 금속층간 절연막 형성 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 20 : 제1 금속배선
30 : 제1 플라즈마 산화막 40 : BPSG막
50 : SOG막 60 : 제2 플라즈마 산화막
70 : 제2 금속배선

Claims (2)

  1. 반도체 장치에 있어서,
    하부 금속배선이 형성된 웨이퍼 전체구조 상부에 소정두께를 갖는 제 1 산화막을 PECVD 법으로 형성하는 단계;
    상기 제 1 산화막 상에 BPSG 막과 SOG 막을 차례로 형성하는 단계;
    상기 금속배선상의 상기 SOC 막이 완전히 제거될 때까지 상기 BPSG 막 및 상기 SOG 막을 전면 에치벡하여 평탄화하는 단계; 및
    전체구조 상부에 제 2 산화막을 PECVD 법으로 형성하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.
  2. 제 1 항에 있어서,
    상기 전면 에치벡은 CF4및 O2가스 분위기에서 진행되는 것을 특징으로 하는 반도체 장치의 금속층간 절연막 형성방법.
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* Cited by examiner, † Cited by third party
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