KR100226250B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents
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Abstract
본 발명은 비아홀 측벽에 스페이서를 형성하여 SOG막의 노츨을 방지함으로써, 포이존 비아의 발생을 억제함과 더불어 CMP 공정을 이용한 반도체 소자의 금속 배선 형성방법을 제공한다. 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 반도체 소자의 기본 전극 및 절연층을 구비한 하부층 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상부에 제 1 층간절연막과 SOG막 및 제 2 층간절연막을 순차적으로 적층하는 단계; 상기 적층된 제 1 층간절연막/SOG막/제 2 층간절연막을 상기 제 1 전도막의 일부가 노출되도록 식각하여 비아홀을 형성하는 단계; 상기 결과물 상부에 제 3 층간절연막을 증착하는 단계; 상기 비아홀 및 상기 비아홀 양 측 상부의 제 3 층간절연막이 노츨되도록 상기 제 3 층간절연막 상부에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 제 3 층간절연막을 식각하여 상기 비아홀의 양 측벽에 스페이서를 형성함과 동시에 상기 비아홀 양 측의 제 2 층간절연막을 소정 두께만큼 제거하여 상기 비아홀을 그의 상부폭이 하부폭보다 넓은 배선형태로 형성하는 단계; 상기 마스크를 제거하는 단계; 상기 비아홀에 매립되도록 상기기판 전면에 제 2 전도막을 형성하는 단계; 및, 상기 제 2 전도막을 식각하는 단계를 포함하는 것을 특징으로 한다. ( 선택도 : 제2도 )
Description
[발명의 명칭]
반도체 소자의 금속 배선 형성방법
[도면의 간단한 설명]
제1도는 일반적인 반도체 소자의 금속 배선 형성방법을 나타낸 공정 단면도.
제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성방법을 나타낸 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
1 : 하부층 20 : 절연막
21 : 제 1 금속 배선층 22 : 제 1 층간 절연막
23 : SOG막 24 : 제 2 층간 절연막
25 : 비아홀 26 : 제 3 층간 절연막
27 : 레지스트막 28 : 스페이서
30 : 제 2 금속 배선층
[발명의 상세한 설명]
[발명의 분야]
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성방법에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
최근 반도체 소자의 고집적화 경향으로 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있는데, 이러한 다층 배선 공정 중 상부의 금속 배선층과의 극심한 단차를 감소 시키고, 평탄화를 이룩하기 위하여 SOG(Spin On Glass)를 사용한다. 즉, 이 SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기 화합물로서 유동성이 큰 물질이다. 이러한 SOG는 실록산 또는 실리케이트와 알콜 용제로 구성된 액상 물질로서, 절연층의 보이드를 제거할 수 있으며, 또한 공정이 간단하고 가격이 저렴한 장점이 있는 절연물이다.
제 1 도는 상술된 SOG를 평탄화막으로 이용한 반도체 소자의 금속 배선 형성방법을 나타낸 공정 단면도로서, 반도체 기판상에 기본적인 회로가 구비된 하부층(1) 상부에 절연막(10)을 형성한 후, 절연막(2) 상부에 제 1 금속 배선층(11)을 형성한다. 그런 다음, 제 1 금속 배선층(11) 상부에 제 1 층간절연막(12)과 SOG막(13) 및 제 2 층간절연막(14)을 순차적으로 적층한다. 이어서, 포토리소그라피 및 식각 공정을 사용하여 제 2 층간 절연막(14) 상부의 예정된 영역에서 제 2 층간 절연막(14)/SOG막(13)/제 1 층간절연막(12)을 식각함으로써, 상층 배선과 전기적 결합을 위한 비아홀(도시되지 않음)을 형성한다. 그 후, 비아홀에 매립하도록 금속을 증착한 후 패턴화함으로써 제 2 금속 배선층(14)을 형성한다.
[발명이 이루고자 하는 기술적 과제]
그런데, 상술된 종래의 반도체 소자의 금속 배선 형성방벙에 있어서는 SOG를 이용하여 소자의 국부적인 평탄화를 이룰 수 있으나, SOG막의 흡습성 문제로 인하여 포이즌 비아(poiononed via)가 발생하는 문제가 있게 된다. 그리고, 이러한 포이즌 비아를 방지하기 위하여 SOG막의 에치백 공정을 수행하지만, 이는 공정이 복잡해질 뿐만 아니라 비용이 증가하는 단점이 있다.
한편, 근래에 적용되기 시작한 평탄화 방법으로 HDP(High Density Plasma) 산화막을 증착한 후, CMP(Chemical Mechanical Polishing) 처리에 의한 금속 층간에 절연물을 형성하는 방법이 있는데, 이 방법은 웨이퍼 전면의 평탄화로 인하여 비아홀이 깊어지는 문제가 있게 된다. 또한, 반도체 소자가 고집적화 되어감에 따라 상부 금속 배선의 최소 선폭 간격도 점점 좁아지면서 패시배이션 층의 증착시 보이드(void)의 발생 가능성이 커지게 된다. 따라서, CMP 공정을 적용한 대머신(damascene) 방식에 의한 금속 배선 형성이 요구되고 있다.
이에 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 비아홀 양측벽에 스페이서를 형성하여 SOG막의 노출을 방지함으로써, 포이존 비아의 발생을 억제함과 더불어 CMP 공정을 이용한 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기된 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 반도체 소자의 기본 전극 및 절연층을 구비한 하부층 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상부에 제 1 층간절연막과 SOG막 및 제 2 층간절연막을 순차적으로 적층하는 단계; 상기 적층된 제 1 층간절연막/SOG막/제 2 층간절연막을 상기 제 1 전도막의 일부가 노출되도록 식각하여 비아홀을 형성하는 단계; 상기 결과물 상부에 제 3 층간절연막을 증측하는 단계; 상기 비아홀 및 상기 비아홀 양측 상부의 제 3 층간절연막이 노출되도록 상기 제 3층간절연막 상부에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 제 3 층간 절연막을 식각하여 상기 바아홀의 양 측벽에 스페이서를 형성함과 동시에 상기 비아홀 양 측의 제 2 층간절연막을 소정 두께만큼 제거하여 상기 비아홀을 그의 상부폭이 하부폭보다 넓은 배선형태로 형성하는 단계; 상기 마스크를 제거하는 단계; 상기 비아홀에 매립되도록 상기 기판 전면에 제 2 전도막을 형성하는 단계; 및, 상기 제 2 전도막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 비아홀 측벽에 스페이서를 형성하여 SOG막의 노출을 방지하여 포이즌 비아의 발생을 억제함과 더불어 배선형태의 비아홀 형성에 의해 금속층의 매립특성이 향상된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
제 2A 도는 내지 제 2F 도는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성방법을 나타낸 공정 단면도로서, 도면부호 1은 하부층이고, 20은 절연막, 21은 제 1 금속 배선층, 22는 제 1 층간절연막, 23은 SOG막, 24는 제 2 층간절연막, 25는 비아홀, 26은 제 3 층간 절연막, 27은 레지스트막, 28은 스페이서, 29는 금속층, 30은 제 2 금속 배선층이다.
먼저 제 2A 도에 도시된 바와 같이, 반도체 기판상에 기본적인 회로가 구비된 하부층(1) 상부에 절연막(20)을 형성한 다음, 이 절연말(20) 상부에 제 1 금속 배선층(21)을 형성한다. 그 후, 제 1 금속 배선층(21) 상부에 제 1 층간절연막(22)과 SOG막(23) 및 제 층간절연막(24)을 순차적으로 적층한다. 여기서, 제 1 층간 절연막(22)은 SOG막(23)이 하부 금속 배선과 직접적으로 접촉하여 금속 배선의 열화를 초래하는 것을 방지하기 위하여, 실리콘 질산화막(SixOYNZ)이나 실리콘 함유량이 높은 산화막(SixOY), 또는 실리콘 산화막(SiO2)등을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 사용하여, 500 내지 2,000Å 두께로 증착한다. 또한, SOG막(23)은 공지의 방법을 이용하여 3,000내지 5,000Å의 두께로 SOG를 도포한 다음, 큐어링 공정을 실시함으로써 소자의 국부적인 평탄화를 이룬다. 그리고, 제 2 층간 절연막(24)은 제 1 층간절연막(22)과 같은 방법으로 약 500 내지 8,000Å의 두께로 증착함으로써 제 2 층간 절연막(24)/SOG막(23)/제 1 층간절연막(22)의 적층 구조인 절연층을 형성한다.
그런 다음, 결과물 상부에 포토리소그라피에 의해 예정된 형태로 패턴화된 레지스트막(도시되지 않음)을 마스크로하여, 제 2 층산절연막(24)/SOG막(23)제 1 층간절연막(22)의 적층 구조를 식각함으로써, 상층 배선과의 접촉을 위한 예정된 형태의 비아홀(25)을 형성한다.
그 후 제 2B 도에 도시된 바와 같이, 결과물 상부에 제 1 층간절연막(22) 또는 제 2 층간절연막(24)과 같은 방식으로 제 3 층간절연막(26)을 약 500 내지 3,000Å의 두께로 증착한다. 그 후 제 2C 도에 도시된 바와 같이, 비아홀(25) 및 비아홀(25) 양 측에 제 2 층간 절연막(24) 상부의 제 3 층간절연막(26)이 노출되도록 제 3 층간절연막(26) 상부에 레지스트막(27)을 형성한다.
이어서 제 2D 도에 도시된 바와 같이, 레지스트막(27)을 마스크로하여 비아홀(25) 내의 제 1 금속 배선층(21)의 표면이 노출될 때까지 제 3층 간절연막(24)을 이방성 식각하여 비아홀(25)의 양 측벽에 스페이서(28)를 형성한다. 이 스페이서(28)는 비아홀 측벽에서의 SOG막(23)의 노출을 방지하고 또한 SOG막(23)에 대한 보호막 역할을 한다. 또한 , 상기한 이방성 식각시, 제 2 층간절연막(24) 상부에 증착된 제 3 층간 절연막(26)의 식각 속도가 비아홀(25) 내에 증착된 제 3 층간절연막(26)의 식각 속도보다 빠르기 때문에 제 3층간절연막(26)의 하부에 있는 제 2층간절연막(24)이 과도 식각되어 비아홀(25) 양측의 제 2 층간절연막(24)이 소정 두께만큼 제거된다. 이에 따라, 비아홀(25)이 그의 상부폭이 하부폭보다 넓은 배선 형태로 형성되어, 이후 비아홀(25)에 증착되는 금속층의 매립특성이 향상된다.
그 후, 통상의 마스크 제거 방법으로 레지스타막(27)을 제거한 다음,, 제 2E 도에 도시된 바와 같이, 비아홀(25)에 매립되도록 전체구조 상부에 금속층(29)을 증착한다. 그런 다음 제 2F 도에 도시된 바와같이, CMP 기술을 이용하여 금속층(29)을 제 3 층간절연막(26)이 노출되도록 블랭킷(blanket) 식각함으로써 제 2 금속 배선층(30)을 형성한다.
[발명의 효과]
본 발명에 따른 실시예에 의하여, 소자의 국부적인 평탄화를 위하여 금속간의 절연물질로 SOG막을 사용하여 비아홀이 깊어지는 것을 방지함과 더불어, 비아홀 양 측벽에 스페이서를 형성하여 SOG막의 노출을 방지함으로서 SOG막의 흡습성에 기인한 포이존 비아의 발생을 억제할 수 있게 된다. 또한, 상부 금속층의 증착전에 층간 절연막의 식각을 통하여 비아홀을 배선형태로 형성한 후 상부 금속층을 증착하므로 금속층의 매립특성이 향상된다. 또한, 금속층을 CMP로 전면식각하여 상부 금속 배선층을 형성하므로, 좁은 선폭을 가지는 상부 금속 배선층 형성시 발생할 수 있는 패시배이션막의 보이드를 방지할 수 있게 됨으로써, 결국 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상 설명한 바와같이 본 발명에 의하면, 비아홀 측벽에 스페이서를 형성하여 SOG막의 노출을 방지함으로써, 포이존 비아의 발생을 억제함과 더불어 CMP공정을 이용한 반도체 소자의 금속 배선 형성방법을 실현할 수 있게 된다.
Claims (8)
- 반도체 소자의 기본 전극 및 절연층을 구비한 하부층 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상부에 제 1 층간절연막과 SOG막 및 제 2 층간절연막을 순차적으로 적층하는 단계; 상기 적층된 제 1 층간절연막/SOG막/제 2 층간절연막을 상기 제 1 전도막의 일부가 노출되도록 식각하여 비아홀을 형성하는 단계; 상기 결과물 상부에 제 3 층간절연막을 증착하는 단계; 상기 비아홀 및 상기 비아홀 양 측 상부의 제 3 층간절연막이 노출되도록 상기 제 3 층간절연막 상부에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 제 3 층간절연막을 식각하여 상기 비아홀의 양 측벽에 스페이서를 형성함과 동시에 상기 비아홀 양 측의 제 2 층간절연막을 소정 두께만큼 제거하여 상기 비아홀을 그의 상부폭이 하부폭보다 넓은 배선형태로 형성하는 단계; 상기 마스크를 제거하는 단계; 상기 비아홀에 매립되도록 상기 기판 전면에 제 2 전도막을 형성하는 단계; 및, 상기 제 2 전도막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서, 상기 제 2 전도막을 식각하는 단계는 식각하는 단계는 CMP를 이용하여 상기 제 3 층간절연막이 노출되도록 불랭킷 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서, 상기 제 1 층간 절연막과 제 2 층간 절연막 및 제 3 층간 절연막은 PECVD (Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 또는 제3항에 있어서, 상기 제 1 층간절연막과 제 2 층간절연막 및 제 3 층간절연막은 실리콘 질산화막(SiXOYNZ)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 또는 제3항에 있어서, 상기 제 1 층간 절연막과 제 2 층간 절연막 및 제 3 층간 절연막은 실리콘 함유량이 높은 산화막(SiXOY)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 또는 제3항에 있어서, 상기 제 1 층간 절연막과 제 2 층간 절연막 및 제 3 층간 절연막은 실리콘 산화막인(SiO2)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 또는 제3항에 있어서, 상기 제 2 층간 절연막은 500 내지 8,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 또는 제3항에 있어서, 상기 제 3 층간절연막은 500 내지 3,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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| KR1019960024491A KR100226250B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 금속 배선 형성방법 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006062A KR980006062A (ko) | 1998-03-30 |
| KR100226250B1 true KR100226250B1 (ko) | 1999-10-15 |
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ID=19463882
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|---|---|
| KR (1) | KR100226250B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
-
1996
- 1996-06-27 KR KR1019960024491A patent/KR100226250B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
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| Publication number | Publication date |
|---|---|
| KR980006062A (ko) | 1998-03-30 |
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