KR100522761B1 - 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 비아 및 트렌치로 이루어지는 쌍상감 구조 형성 과정에서 저유전막이 손상되는 것을 효과적으로 방지하고, 포토레지스트 형성 및 제거 과정에서 저유전막이 산소에 노출되는 것을 효과적으로 방지할 수 있는 쌍상감법을 이용한 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 기판 상에 적층된 절연막을 식각하여 반도체 기판을 노출시키는 비아홀을 형성하고, 전체 구조 상에 얇은 두께의 산화막을 형성하고 이후 트렌치 형성을 위한 공정을 진행함으로써 트렌치 형성 과정에 필요한 포토레지스트 형성 및 제거과정에서 저유전막이 손상되거나 산소에 노출되는 것을 방지하는데 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 쌍상감(dual damascene) 방법을 이용한 반도체 소자의 패턴 형성 방법에 관한 것이다.
Cu 등을 이용한 반도체 소자의 금속배선 형성 과정에서는 상감 공정이 이용되고 있는데, 공정의 순서에 따라 트렌치 우선 공정(trench first), 비아 우선(via first) 공정 또는 자기정렬(self align) 쌍상감 공정(dual damascene) 등으로 나누어진다. 개발 초기에는 전술한 세 가지 방법이 모두 거론되었으나, 소자의 집적도 증가에 따른 포토리소그래피 공정의 한계, 오정렬 문제에 따른 비아 폭의 문제 등에 따라 근래에는 비아 우선 쌍상감 공정(via first dual damascene)이 주류를 이루고 있다.
첨부 도면 도1a 내지 도1e를 참조하여 비아 우선 쌍상감 공정 방법을 설명한다.
도1a는 반도체 기판(10) 상부에 형성된 Cu 등의 금속막 패턴(11)을 덮는 금속막 보호용 절연막(12)을 형성하고, 그 상부에 제1 저유전막(13), 제1 식각장벽막(14), 제2 저유전막(15) 및 제2 식각장벽막(16)을 적층하고 제2 식각장벽막(16) 상에 비아 마스크로 이용되는 포토레지스트 패턴(PR1)을 형성한 상태를 보이고 있다. 상기 금속막 보호용 절연막(12)은 SiN으로 형성하고, 상기 제2 식각장벽막(14) 및 제2 식각장벽막(16)은 SiO2, SiC, SiN 등으로 형성한다.
도1b는 비아 마스크인 포토레지스트(PR1)로 덮이지 않은 제2 식각장벽막(16), 제2 저유전막(15), 제1 식각장벽막(14) 및 제1 저유전막(13)을 식각하여 그 바닥에 금속막 보호용 절연막(12)을 노출시키는 비아를 형성한 상태를 보이고 있다.
도1c는 비아 마스크로 이용된 포토레지스트 패턴(PR1)을 제거하고 제2 식각장벽막(16) 상에 트렌치 마스크로 이용될 포토레지스트 패턴(PR2)을 형성하고, 식각방지를 위해 비아 내부에 제1 식각장벽막(14) 높이까지 포토레지스트(PR3)를 채운 상태를 보이고 있다.
도1d는 제2 식각장벽막(16), 제2 저유전막(15)을 선택적으로 식각하여 제1 식각장벽막(14) 상부면의 일부를 노출시키는 트렌치를 형성한 상태를 보이고 있다. 이와 같이 비아를 먼저 형성시키는 방법을 통상적으로 비아 우선 쌍상감 공정이라고 칭하고 있다.
도1e는 트렌치 마스크로 이용된 포토레지스트 패턴(PR2) 및 비아 내부의 포토레지스트(PR3)를 제거하고 보호용 절연막(12) 제거를 위한 식각 공정을 실시하여 금속막 패턴(11)을 노출시킨 상태를 보이고 있다. 전술한 종래 기술은 보호용 절연막(12) 제거과정에서 식각장벽막(16, 14)의 손실이 발생하고 노출된 저유전막(13, 15)이 손상되는 문제가 발생한다.
한편, 종래 상기 금속막 패턴(11)은 성능을 향상시키기 위하여 Al에 비하여 비저항이 작은 Cu로 형성하며, 배선간의 캐패시턴스를 감소시키고자 층간절연막으로 저유전막을 사용하고 있다.
이와 같은 저유전 절연막의 도입에 따라 쌍상감 공정에서 여러가지 문제점이 대두되고 있으나, 가장 근원적인 문제는 모든 저유전막이 가지는 내산화성의 문제이다. 즉, 포토리소그래피 및 식각 공정을 진행하여 쌍상감 구조를 형성할 때 포토레지스트의 형성, 식각공정 후 산소 플라즈마를 이용한 포토레지스트 제거, 트렌치 형성 후의 세정 공정 등이 수반되는데, 이와 같은 과정에서 산소에 의해 저유전막이 손상되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 비아 및 트렌치로 이루어지는 쌍상감 구조 형성 과정에서 저유전막이 손상되는 것을 효과적으로 방지하고, 포토레지스트 형성 및 제거 과정에서 저유전막이 산소에 노출되는 것을 효과적으로 방지할 수 있는 쌍상감법을 이용한 반도체 소자의 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 금속막을 보호하는 보호절연막을 형성하는 제1 단계; 상기 보호절연막 상에 제1 절연막을 형성하는 제2 단계; 상기 제1 절연막 상에, 상기 제1 절연막 보다 유전율이 큰 제2 절연막을 형성하는 제3 단계; 상기 제2 절연막 상에, 상기 제2 절연막 보다 유전율이 작은 제3 절연막을 형성하는 제4 단계; 상기 제2 절연막 상에, 상기 제3 절연막 보다 유전율이 큰 제4 절연막을 형성하는 제5 단계; 상기 제4 절연막, 상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 그 바닥에 상기 보호절연막을 노출시키는 제1 개구부를 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 산화막을 형성하는 제7 단계; 상기 제4 절연막 및 상기 제3 절연막을 선택적으로 식각하여 상기 제1 개구부와 연결되며 상기 제1 개구부 보다 폭이 큰 제2 개구부를 형성하는 제8 단계; 상기 제1 개구부 하부에 노출된 상기 보호절연막을 선택적으로 식각하여 상기 금속막을 노출시키는 제9 단계; 및 상기 제1 개구부 및 상기 제2 개구부 내에 전도막을 채워 상기 금속막과 연결시키는 제10 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 반도체 기판 상에 적층된 절연막을 식각하여 반도체 기판을 노출시키는 비아홀을 형성하고, 전체 구조 상에 얇은 두께의 산화막을 형성하고 이후 트렌치 형성을 위한 공정을 진행함으로써 트렌치 형성 과정에 필요한 포토레지스트 형성 및 제거과정에서 저유전막이 손상되거나 산소에 노출되는 것을 방지하는데 특징이 있다.
이하, 첨부된 도면 도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 반도체 메모리 소자의 비트라인 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이 반도체 기판(20) 상부에 형성된 금속막 패턴(21)을 덮는 250 Å 내지 1000 Å 두께의 금속막 보호용 절연막(22)을 형성하고, 그 상부에 제1 저유전막(23), 제1 식각장벽막(24), 제2 저유전막(25) 및 제2 식각장벽막(26)을 적층하고 제2 식각장벽막(26) 상에 비아 마스크로 이용되는 포토레지스트 패턴(PR1)을 형성한다.
상기 금속막 보호용 절연막(22)은 SiH4, NH3, N2 등의 반응 기체를 이용하여 형성한 SiN막 또는 SiON으로 이루어지거나, 트리메칠실란(trimethyl silane) 또는 테트라메칠실란(tetramethyl silane) 중 어느 하나와, H2,Ar, N2의 혼합가스를 이용하여 형성한 SiC로 이루어진다. 이러한 금속막 보호용 절연막(22) 형성을 위해서는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition, PECVD)이 이용된다.
상기 제1 저유전막(23) 및 제2 저유전막(25)은 방향(aromatic)계 탄소화합물인 스핀온 폴리머(spin on polymer) 계통의 절연막 또는 탄소가 도핑된 SiO2막으로 이루어진다.
상기 제1 식각장벽막(24) 및 제2 식각장벽막(26)은 플라즈마로 형성된 SiO2, SiN, SiC 등으로 이루어지며 그 두께는 500 Å 내지 3000 Å이 되도록 한다.
다음으로 도2b에 도시한 바와 같이 비아 마스크인 포토레지스트(PR1)로 덮이지 않은 제2 식각장벽막(26), 제2 저유전막(25), 제1 식각장벽막(24) 및 제1 저유전막(23)을 식각하여 그 바닥에 금속막 보호용 절연막(22)을 노출시키는 비아를 형성한다.
이어서 도2c에 도시한 바와 같이 비아 마스크로 이용된 포토레지스트 패턴(PR1)을 제거하고 전체 구조 상에 얇은 산화막(27)을 형성한다.
상기 산화막(27)으로는 PECVD 방법 또는 상압화학기상증착법(atmospheric pressure chemical vapor deposition, APCVD)으로 형성된 SiO2막을 적용하거나 PECVD법으로 형성되며 유전율이 3.5 내지 3.8인 SiOF막을 적용할 수 있다.
보다 구체적으로 설명하면, PECVD법으로 SiO2막을 형성할 경우에는 SiH4, N2O, O2의 혼합가스, TEOS와 O2의 혼합가스 또는 TEOS와 N2O의 혼합가스를 이용하여 형성한다. 이때, 증착막의 층덮힘 특성을 양호하게 하기 위하여 바이어스 전압을 인가할 수 있다.
APCVD법으로 SiO2막을 형성할 경우에는 TEOS, O3, N2O, O2의 혼합가스를 사용하여 200 torr 내지 760 torr의 압력에서 350 ℃ 내지 450 ℃ 온도조건으로 형성한다.
PECVD법으로 SiOF막을 형성할 경우는 SiH4, N2O, C2F6, CF
4의 혼합가스, TEOS, O2, C2F6, CF4의 혼합가스 또는 TEFS와 O2의 혼합가스를 이용하여 형성한다. 이때, 증착막의 층덮힘 특성을 양호하게 하기 위하여 바이어스 전압을 인가할 수 있다.
다음으로 도2d에 도시한 바와 같이 제2 식각장벽막(24) 상부의 산화막(27) 상에 트렌치 마스크로 이용될 포토레지스트 패턴(PR2)을 형성한다. 이때, 식각방지를 위해 비아 내부에 제1 식각장벽막(24) 정도 높이까지 포토레지스트(PR3)가 채워지게 된다.
이어서 도2e에 도시한 바와 같이 산화막(27), 제2 식각장벽막(26), 제2 저유전막(25)을 선택적으로 식각하여 제1 식각장벽막(24)의 상부면 일부를 노출시키는 트렌치를 형성하고, 트렌치 마스크로 이용된 포토레지스트 패턴(PR2) 및 비아 내부의 포토레지스트(PR3)를 제거한다. 이러한 식각과정에서 포토레지스트(PR3)로 덮여있던 산화막(27)은 제거되지 않고 제1 식각장벽막(24) 및 제1 저유전막(23) 측벽에 스페이서(27A) 형태로 잔류한다.
다음으로 도2f에 도시한 바와 같이 보호용 절연막(22) 제거를 위한 식각 공정을 실시하여 금속막 패턴(21)을 노출시킨다.
이후 비아 및 트렌치 내부에 전도막을 채워 금속막 패턴(21)과 연결시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 저유전막을 이용한 쌍상감 구조 형성에 있어서 포토레지스트 패턴 형성 및 제거, 세정 등의 공정에 저유전막이 산소에 노출되는 것을 억제할 수 있다 또한, 금속막 상의 보호절연막을 제거하는 과정에서 식각장벽막 및 저유전막 측벽에 잔류하는 산화막은 저유전막이 손상되는 것을 방지할 수 있다.
도 1a 내지 도 1e는 종래의 쌍상감 방법을 보이는 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 쌍상감법을 이용한 비트라인 패턴 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
20: 실리콘 기판 21: 금속막 패턴
22: 보호용 절연막 23, 25: 저유전막
24, 26: 식각장벽막
Claims (6)
- 반도체 소자 제조 방법에 있어서,반도체 기판 상부에 형성된 금속막을 보호하는 보호절연막을 형성하는 제1 단계;상기 보호절연막 상에 제1 절연막을 형성하는 제2 단계;상기 제1 절연막 상에, 상기 제1 절연막 보다 유전율이 큰 제2 절연막을 형성하는 제3 단계;상기 제2 절연막 상에, 상기 제2 절연막 보다 유전율이 작은 제3 절연막을 형성하는 제4 단계;상기 제2 절연막 상에, 상기 제3 절연막 보다 유전율이 큰 제4 절연막을 형성하는 제5 단계;상기 제4 절연막, 상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 그 바닥에 상기 보호절연막을 노출시키는 제1 개구부를 형성하는 제6 단계;상기 제6 단계가 완료된 전체 구조 상에 산화막을 형성하는 제7 단계;상기 제4 절연막 및 상기 제3 절연막을 선택적으로 식각하여 상기 제1 개구부와 연결되며 상기 제1 개구부 보다 폭이 큰 제2 개구부를 형성하는 제8 단계;상기 제1 개구부 하부에 노출된 상기 보호절연막을 선택적으로 식각하여 상기 금속막을 노출시키는 제9 단계; 및상기 제1 개구부 및 상기 제2 개구부 내에 전도막을 채워 상기 금속막과 연결시키는 제10 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 보호절연막은,SiN막, SiON막 또는 SiC막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제1 절연막 및 상기 제3 절연막은,스핀온 폴리머계 절연막 또는 탄소가 도핑된 SiO2막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 산화막은,SiO2막 또는 유전율이 3.5 내지 3.8인 SiOF막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 SiO2막은,PECVD법 또는 APCVD법으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제8 단계는,상기 제4 절연막 상에 상기 제1 개구부를 정의하는 포토레지스트 패턴을 형성하고, 상기 제1 개구부 내부에 포토레지스트를 채우는 단계;상기 제4 절연막 및 상기 제3 절연막을 선택적으로 식각하여 상기 제2 개구부를 형성하는 단계; 및상기 포토레지스트 패턴 및 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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| KR10-1999-0065908A KR100522761B1 (ko) | 1999-12-30 | 1999-12-30 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
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| KR20010058563A KR20010058563A (ko) | 2001-07-06 |
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ID=19633066
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Citations (4)
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| JPH05211130A (ja) * | 1992-01-27 | 1993-08-20 | Nec Corp | 半導体装置の製造方法 |
| JPH08330252A (ja) * | 1995-05-29 | 1996-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| KR100226250B1 (ko) * | 1996-06-27 | 1999-10-15 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
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Patent Citations (4)
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|---|---|---|---|---|
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