KR20030096730A - 반도체 장치의 듀얼다마신 배선형성방법 - Google Patents

반도체 장치의 듀얼다마신 배선형성방법 Download PDF

Info

Publication number
KR20030096730A
KR20030096730A KR1020020033736A KR20020033736A KR20030096730A KR 20030096730 A KR20030096730 A KR 20030096730A KR 1020020033736 A KR1020020033736 A KR 1020020033736A KR 20020033736 A KR20020033736 A KR 20020033736A KR 20030096730 A KR20030096730 A KR 20030096730A
Authority
KR
South Korea
Prior art keywords
film
via hole
interlayer insulating
trench
forming
Prior art date
Application number
KR1020020033736A
Other languages
English (en)
Inventor
장호선
김일구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020033736A priority Critical patent/KR20030096730A/ko
Publication of KR20030096730A publication Critical patent/KR20030096730A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 보호막을 이용한 트렌치 포토공정에서 리워크공정이 가능한 반도체 장치의 듀얼 다마신 배선형성방법에 관한 것이다.
본 발명의 듀얼다마신 형성방법은 다마신 금속배선이 형성된 반도체 기판상에 제1에치스톱퍼, 제1층간 절연막 및 제2층간 절연막을 순차 형성하는 단계와; 상기 제1 및 제2층간 절연막과 제1에치스톱퍼를 식각하여 비어홀을 형성하는 단계와; 비어홀에 보호막을 형성하는 단계와; 상기 보호막상에 캡핑층을 형성하는 단계와; 상기 캡핑층, 보호막 및 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와; 상기 비어홀 및 트렌치로 된 듀얼다마신패턴내에 금속배선을 형성하는 단계를 포함한다.
본 발명은 보호막의 상부에 캡핑층을 형성하여 트렌치 식각공정을 수행함으로써, 트렌치 포토공정에서의 리워크시 캡핑층에 의해 보호막이 제거되는 것을 방지할 수 있으므로, 공정상 안정성을 확보할 수 있다.

Description

반도체 장치의 듀얼다마신 배선형성방법{Dual Damascene Interconnection Formation Method in Semiconductor Device}
본 발명은 반도체 장치의 금속배선방법에 관한 것으로서, 보다 구체적으로는 트렌치포토공정에서 보호막상에 캡핑층을 형성하여 줌으로써 리워크공정(rework)이 가능한 반도체 장치의 듀얼다마신 배선형성방법에 관한 것이다.
고집적 반도체 장치에서 소자의 퍼포먼스(performance)를 향상시키기 위하여 배선의 RC 딜레이를 감소시키는 것이 요구된다. 배선의 RC 딜레이를 감소시키기 위하여 구리와 같은 저저항물질과 저유전율의 층간 절연막을 이용한 배선공정이 요구되었다.
구리배선방법은 싱글다마신공정(single damascene)의 높은 코스트와 퍼포먼스저하로 인하여 듀얼다마신공정(dual damascene)을 이용하였다. 듀얼다마신공정중 비어홀을 형성한 다음 트렌치패턴을 형성하는 방법이 오버랩의 한계나 미스얼라인 마진의 한계를 극복할 수 있고 공정이 단순하다는 이점으로 널리 사용되고 있다.
듀얼다마신공정은 하부 금속배선의 손상을 방지하고 후속의 보더리스 콘택을 형성하기 위해서 트렌치식각공정에서 비어홀하부에 형성된 확산 배리어 또는 에치스톱퍼에 대한 고선택 식각기술의 확보가 가장 중요하다.
도프된 산화막(doped oxide) 계열의 저유전율을 갖는 층간 절연막을 사용하여 듀얼다마신공정을 진행하는 경우에는 트렌치식각시 비어홀에 의해 노출되는 에치스톱퍼에 대한 선택비가 문제된다.
즉, HSQ(hydrogen silsesquioxane) (SiO:H), MSQ(methyl silsesquioxane)(SiO:CH3), a-SiOC(SiOC:H) 등과 같은 도프된 산화막계열의 저유전율을 갖는 층간 절연막은 일반적으로 H, C, CHx 또는 카본 화합물을 함유하기 때문에, 언도프된 산화막계열의 층간 절연막을 식각할 때의 CxFy 베이스 플라즈마보다 낮은 C/F비, 높은 산소 또는 질소를 함유한 플라즈마(higher oxygen-containing or nitrogen-containing plasma) 등에 의해 식각이 가능하다. 그러므로, SiN, BN, SiC 등과 같은 비산화막계열의 에치스톱퍼에 대한 선택비가 저하되고, 이에 따라 트렌치 식각시 비어홀 저면에서 에치스톱이 어려운 문제점이 있었다.
한편, 듀얼다마신공정에서 트렌치 식각시 선택비 저하에 따라 에치스톱이 어려워 그하부의 배선이 손상되는 문제점을 해결하기 위하여, 하부 반사방지막(BARC, bottom anti-reflection coating)을 이용하여 트렌치식각을 하는 방법이 제안되었다. 이는 비어홀에 하부 반사방지막을 필링한 다음 트렌치를 식각하는 방법으로서 하부 반사방지막에 의해 배선의 손상을 방지할 수 있었다.
도 1a 내지 도 1f는 종래의 듀얼다마신공정을 이용한 반도체장치의 금속배선을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도1a를 참조하면, 구리배선(105)을 구비한 반도체 기판(100)상에 제1에치스톱퍼(110), 제1층간 절연막(120), 제2에치스톱퍼(130) 및 제2층간절연막(140)을 순차 형성한다.
도 1b를 참조하면, 상기 제2층간 절연막(140)중 비어홀이 형성될 부분이 노출되도록 상기 제2층간 절연막(140)상에 감광막(150)을 형성한다. 상기 감광막(150)을 이용하여 노출된 제2층간 절연막(140) 및 그하부의에치스톱퍼(130), (110) 및 제1층간 절연막(120)을 식각하여 비어홀(160)을 형성한다.
도 1c를 참조하면, 상기 감광막(150)을 제거한 다음, 보호막으로서 하부 반사방지막(170)을 상기 비어홀(160)이 완전히 채워지도록 기판전면에 형성한다. 도 1d를 참조하면, 트렌치 패턴이 형성될 부분의 하부 반사방지막(170)이 노출되도록 하부 반사방지막(170)상에 감광막(155)을 형성한다.
도 1e를 참조하면, 상기 감광막(155)을 이용하여 상기 하부 반사방지막(170)과 제2층간 절연막(140)을 식각하여 트렌치(165)를 형성한다. 도 1f를 참조하면, 다마신공정을 이용하여 비어홀(160)과 트렌치(165)로 된 듀얼다마신패턴에 금속배선(180)을 형성한다.
종래의 듀얼다마신 금속배선 형성방법은 보호막으로 하부 반사방지막(170)을 비어홀이 완전히 필링되도록 형성하여 트렌치식각을 하여 줌으로써, 저유전율을 갖는 제2층간 절연막(140)을 식각하여 트렌치(165)를 형성할 때 구리배선(105)을 보호할 수 있었다. 그러나, 하부 반사방지막(170)이 애싱에 의해 쉽게 제거되는 물질이기 때문에, 트렌치포토공정에서 리워크시 감광막(155) 뿐만 아니라 하부 반사방지막(170)도 함께 제거되어 공정의 안정성을 확보하기 어려운 문제점이 있었다.
도 2a 및 도 2b는 종래의 또 다른 듀얼다마신공정을 이용한 금속배선 형성방법을 설명하기 위한 단면도이다. 도 2a와 같이 비어홀(250)에 보호막으로서 하부 반사방지막(265)을 플러그형태로 형성하고, 제2층간 절연막(240)상에 감광막(270)을 형성한다. 이후의 트렌치식각공정을 수행하여 다마신공정에 의해 금속배선을 형성한다.
그러나, 보호막(265)을 비어홀(250)에 플러그 형태로 형성하여 듀얼다마신공정을 수행하는 경우에도, 트렌치포토공정에서 리워크하는 경우 도 2b에 도시된 바와같이, 감광막(270) 뿐만 아니라 보호막(265)도 제거되어 공정의 안정성을 확보하기 힘든 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 보호막상에 캡핑층을 형성하여 트렌치식각공정을 수행하여 줌으로써, 트렌치포토공정에서 리워크시 보호막의 식각을 방지하여 공정의 안정성을 확보할 수 있는 반도체 장치의 듀얼다마신 배선형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 장치의 듀얼다마신 금속배선 형성방법을 설명하기 위한 공정단면도,
도 2a 및 도 2b는 종래의 또 다른 반도체 장치의 듀얼다마신 금속배선 형성방법을 설명하기 위한 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체장치의 듀얼다마신 금속배선 형성방법을 설명하기 위한 공정단면도,
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체장치의 듀얼다마신 금속배선 형성방법을 설명하기 위한 단면도,
*도면의 주요부분에 대한 부호의 설명*
300, 400 : 반도체 기판305, 405 : 구리배선
310, 410, 330, 430 : 에치스톱퍼320, 420, 340, 440 : 층간 절연막
350, 355, 455 : 감광막360 : 비어홀
365 : 트렌치370, 470 : 보호막
380, 480 : 캡핑층390 : 금속배선
이와 같은 목적을 달성하기 위한 본 발명은 다마신 금속배선이 형성된 반도체 기판상에 제1에치스톱퍼, 제1층간 절연막 및 제2층간 절연막을 순차 형성하는 단계와; 상기 제1 및 제2층간 절연막과 제1에치스톱퍼를 식각하여 비어홀을 형성하는 단계와; 비어홀에 보호막을 형성하는 단계와; 상기 보호막상에 캡핑층을 형성하는 단계와; 상기 캡핑층, 보호막 및 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와; 상기 비어홀 및 트렌치로 된 듀얼다마신패턴내에 금속배선을 형성하는 단계를 포함하는 반도체 장치의 듀얼다마신 배선형성방법을 제공하는 것을 특징으로 한다.
상기 보호막은 하부 반사방지막으로 이루어져, 상기 비어홀이 완전히 채워지도록 형성되거나 또는 상기 비어홀내에 플러그형태로 형성된다.
상기 캡핑층은 100 내지 300℃의 온도에서 산화막 또는 질화막과 같은 무기절연막을 CVD 법으로 증착한다.
상기 에치스톱퍼는 SiN, SiC 또는 BN 으로 이루어진다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 듀얼다마신공정을 이용한 반도체장치의 금속배선을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도3a를 참조하면, 구리배선(305)을 구비한 반도체 기판(300)상에 제1에치스톱퍼(310)를 형성하고, 상기 제1에치 스톱퍼(310)상에 제1층간 절연막(320)을 형성한다. 이어서, 상기 제1층간 절연막(320)상에 제2에치스톱퍼(330)를 형성하고, 그위에 저유전율을 갖는 제2층간절연막(340)을 형성한다.
상기 제1에치 스톱퍼(310)는 SiN, BN 등과 같은 질화막계열의 절연막과 SiC 등과 같은 카본계열의 절연막으로 이루어지며, 구리배선(305)의 산화 또는 확산 배리어로도 작용한다. 본 발명의 실시예에서는 제1 및 제2층간 절연막(320), (340)사이에 제2에치스톱퍼(330)를 형성하였으나, 제2에치스톱퍼(330)없이 제1층간 절연막(320)상에 바로 제2층간 절연막(340)을 형성할 수도 있다.
도 3b를 참조하면, 상기 제2층간 절연막(340)중 비어홀이 형성될 부분이 노출되도록 상기 제2층간 절연막(340)상에 감광막(350)을 형성한다. 상기 감광막(350)을 이용하여 노출된 제2층간 절연막(340), 제2에치 스톱퍼(330), 제1층간 절연막(320) 및 제1에치스톱퍼(310)를 식각하여 비어홀(360)을 형성한다.
도 3c를 참조하면, 상기 감광막(350을 제거한 다음, 보호막으로서 하부 반사방지막(370)을 상기 비어홀(360)이 완전히 채워지도록 기판전면에 형성한다. 이어서, 상기 보호막(370)상에 상기 보호막(370)을 캡핑하는 캡핑층(380)을 형성한다. 상기 하부 반사방지막(370)을 비어홀(360)내에 필링한 후 100 내지 300℃에서 베이크한다. 그러므로, 상기 캡핑층(380)은 상기 하부 반사방지막(370)의 베이크온도와 유사한 온도, 즉 100 내지 300℃의 저온에서 CVD 법으로 증착하는 것이 바람직하다. 이때, 상기 캡핑층으로 SiN, SiO2 등과 같은 무기절연막이 사용되어진다.
도 3d를 참조하면, 트렌치 패턴이 형성될 부분의 캡핑층(380)이 노출되도록 캡핑층(380)상에 감광막(355)을 형성한다. 도 3e를 참조하면, 상기 감광막(355)을 이용하여 상기 캡핑층(380), 보호막(370)과 제2층간 절연막(340)을 식각하여 트렌치(365)를 형성한다.
도 3f를 참조하면, 다마신공정을 이용하여 상기 비어홀(360) 및 트렌치(365)로 된 듀얼다마신패턴에 금속배선(390)을 형성한다.
본 발명의 실시예에 따른 듀얼다마신 금속배선 형성방법은 보호막으로 하부 반사방지막(370)을 비어홀이 완전히 필링되도록 형성하고 그위에 캡핑층(380)을 형성하여 트렌치식각을 하여 줌으로써, 저유전율을 갖는 제2층간 절연막(340)을 식각하여 트렌치(365)를 형성할 때 구리배선(305)을 보호하며, 트렌치포토공정에서 리워크시에도 캡핑층(380)에 의해 보호막(370)의 식각이 방지되어 공정의 안정성을 확보할 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 듀얼다마신공정을 이용한 반도체 장치의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 구리배선(405)을 구비한 반도체기판(400)상에 제1에치스톱퍼(410), 제1층간 절연막(420), 제2에치스톱퍼(430) 및 제2층간 절연막(440)을 순차 형성한다. 감광막(도면상에는 도시되지 않음)을 이용하여 상기 제1 및 제2층간 절연막(420), (440) 및 제1 및 제2에치스톱퍼(410), (430)를 식각하여 비어홀(460)을 형성한다.
이어서, 상기 비어홀(460)에 플러그형태의 하부 반사방지막을 보호막(470)으로 형성하고, 기판전면에 캡핑층(480)을 형성한다. 상기 캡핑층(480)상에 트렌치형성을 위한 감광막(455)을 형성한다.
도면상에는 도시되지 않았으나, 이후에 일실시예와 마찬가지로 상기 감광막(455)을 마스크로 제2층간 절연막(440)을 식각하여 트렌치를 형성하고, 다마신공정을 수행하여 금속배선을 형성한다.
본 발명의 다른 실시예에 따른 듀얼다마신 공정을 이용한 금속배선 형성방법은 도 4b에 도시된 바와같이, 비어홀(460)에 형성된 플러그 형태의 보호막(470)에 의해 트렌치 식각공정에서 구리배선(405)의 손상을 방지할 수 있을 뿐만 아니라 트렌치 포토공정에서의 리워크시 보호막(470)상에 형성된 캡핑층(480)에 의해 보호막(470)이 캡핑되므로 공정의 안정성을 확보할 수 있다.
상기한 바와같은 본 발명의 듀얼다마신 공정을 이용한 반도체 장치의 금속배선 형성방법은 비어홀에 보호막을 형성하고 그위에 보호막을 캡핑하기 위한 캡핑층을 형성하여 줌으로써, 트렌치 식각공정에서 구리배선의 손상을 방지할 수 있을 뿐만 아니라 트렌치 포토공정에서의 리워크시 캡핑층에 의해 보호막이 캡핑되므로 공정의 안정성을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 다마신 금속배선이 형성된 반도체 기판상에 제1에치스톱퍼, 제1층간 절연막 및 제2층간 절연막을 순차 형성하는 단계와;
    상기 제1 및 제2층간 절연막과 제1에치스톱퍼를 식각하여 비어홀을 형성하는 단계와;
    비어홀에 보호막을 형성하는 단계와;
    상기 보호막상에 캡핑층을 형성하는 단계와;
    상기 캡핑층, 보호막 및 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와;
    상기 비어홀 및 트렌치로 된 듀얼다마신패턴내에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 듀얼다마신 배선형성방법.
  2. 제1항에 있어서, 상기 보호막은 하부 반사방지막으로 이루어지는 것을 특징으로 하는 반도체장치의 듀얼다마신 배선형성방법.
  3. 제1항에 있어서, 상기 보호막은 상기 비어홀이 완전히 채워지도록 형성되는 것을 특징으로 하는 반도체장치의 듀얼다마신 배선형성방법.
  4. 제1항에 있어서, 상기 보호막은 상기 비어홀내에 플러그형태로 형성되는 것을 특징으로 하는 반도체 장치의 듀얼다마신 배선형성방법.
  5. 제1항에 있어서, 상기 캡핑층은 100 내지 300℃의 온도에서 CVD 법으로 증착하는 것을 특징으로 하는 반도체장치의 듀얼다마신 배선형성방법.
  6. 제1항에 있어서, 상기 캡핑층은 산화막 또는 질화막과 같은 무기절연막으로 이루어지는 것을 특징으로 하는 반도체 장치의 듀얼다마신 배선형성방법.
  7. 제1항에 있어서, 상기 에치스톱퍼는 SiN, SiC, 또는 BN으로 이루어지는 것을 특징으로 하는 반도체 장치의 듀얼다마신 배선형성방법.
  8. 제1항에 있어서, 상기 제1 및 제2층간 절연막사이에 형성된 제2에치 스톱퍼를 더 포함하는 것을 특징으로 하는 반도체 장치의 듀얼다마신 배선형성방법.
KR1020020033736A 2002-06-17 2002-06-17 반도체 장치의 듀얼다마신 배선형성방법 KR20030096730A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020033736A KR20030096730A (ko) 2002-06-17 2002-06-17 반도체 장치의 듀얼다마신 배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020033736A KR20030096730A (ko) 2002-06-17 2002-06-17 반도체 장치의 듀얼다마신 배선형성방법

Publications (1)

Publication Number Publication Date
KR20030096730A true KR20030096730A (ko) 2003-12-31

Family

ID=32387332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020033736A KR20030096730A (ko) 2002-06-17 2002-06-17 반도체 장치의 듀얼다마신 배선형성방법

Country Status (1)

Country Link
KR (1) KR20030096730A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
US7696087B2 (en) 2007-10-10 2010-04-13 Hynix Semiconductor Inc. Method of forming a dual damascene pattern of a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
US7696087B2 (en) 2007-10-10 2010-04-13 Hynix Semiconductor Inc. Method of forming a dual damascene pattern of a semiconductor device
KR100965031B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법

Similar Documents

Publication Publication Date Title
KR100462884B1 (ko) 희생충진물질을 이용한 반도체 장치의 듀얼다마신배선형성방법
US7064059B2 (en) Method of forming dual damascene metal interconnection employing sacrificial metal oxide layer
US6309955B1 (en) Method for using a CVD organic barc as a hard mask during via etch
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
US6232223B1 (en) High integrity borderless vias with protective sidewall spacer
CN100576499C (zh) 双镶嵌结构的形成方法
JP2003045969A (ja) デュアルダマシン工程を利用した配線形成方法
KR20230163973A (ko) 반도체 장치 및 그 제조 방법
US7687381B2 (en) Method of forming electrical interconnects within insulating layers that form consecutive sidewalls including forming a reaction layer on the inner sidewall
KR100532446B1 (ko) 반도체 소자의 금속배선층 형성방법
US6632707B1 (en) Method for forming an interconnect structure using a CVD organic BARC to mitigate via poisoning
KR100778869B1 (ko) 반도체 소자의 콘택 형성 방법
KR20030096730A (ko) 반도체 장치의 듀얼다마신 배선형성방법
KR20030049132A (ko) 반도체 소자 제조 방법
KR100522761B1 (ko) 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법
KR100445060B1 (ko) 반도체장치의금속배선형성방법
KR20010059540A (ko) 반도체 소자의 금속배선 형성방법
KR100483202B1 (ko) 반도체 소자의 제조 방법
KR101098919B1 (ko) 반도체 소자의 제조방법
KR100458078B1 (ko) 반도체장치의금속배선형성방법
KR100539447B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100745058B1 (ko) 반도체 소자의 셀프 얼라인 콘택홀 형성방법
KR100312386B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100753118B1 (ko) 콘택홀 형성 방법
KR20050116479A (ko) 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination