KR100458078B1 - 반도체장치의금속배선형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 금속 배선 형성을 위한 식각 마스크의 오정렬 발생시 콘택홀(또는 비아홀) 주위에서 발생하는 손상 부위를 보상하는 반도체 장치의 금속 배선 형성방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 금속 배선 패터닝 후 금속막 패턴 측벽에 텅스텐막 스페이서를 형성함으로써 마스크의 오정렬에 의한 손상 부위를 보상함.
4. 발명의 중요한 용도
반도체 장치의 금속 배선 공정에 이용됨.

Description

반도체 장치의 금속 배선 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조시 소자 간의 전기적 연결을 위한 금속 배선 금속 형성방법에 관한 것이다.
반도체 장치의 고집적화가 진행됨에 따라 다층화가 일반화되고 있으며, 소자 간의 전기적 연결을 위한 금속 배선 역시 다층으로 형성하고 있다. 이러한 다층 금속 배선간의 연결을 위하여 비아홀을 형성한다.
도 1은 종래 기술에 따라 형성된 반도체 장치의 금속 배선을 도시한 것이다.
종래의 금속 배선 공정은 우선, 도시된 바와 같이 하부 금속 배선(10) 상부에 층간절연막인 산화막(11), SOG막(12), 산화막(13)을 차례로 적층시키고, 이를 선택적으로 습식 및 건식 식각하여 와인 글래스(wine glass)형 비아홀을 형성한다.
계속하여, 전체구조 상부에 장벽 금속막(14), 비아홀을 매립하는 금속막 및 반사 방지막(15)을 차례로 증착하고, 이를 금속 배선 형성을 위한 마스크를 사용하여 패터닝함으로써 상부 금속 배선(16)을 형성한다.
그러나, 상부 금속 배선(16)를 패터닝할 때, 오정렬이 발생하면 비아홀 주변부(A 부위)에서 장벽 금속막(14) 및 산화막(13)의 손실이 발생하고, 이후의 IMO(Inter-Metallic Oxide)막(15) 증착시 A 부위에서 공극(void, 17)을 유발하게 된다. 이러한 공극(17)은 상부 금속 배선(16)과 주위의 산화막 간의 EM(ElectroMigration) 현상을 유발하여 반도체 장치의 동작 특성을 저하시키는 문제점이 있으며, 심할 경우 SOG막(12)으로의 누설 전류를 유발하는 문제점이 있었다.
본 발명은 금속 배선 형성을 위한 식각 마스크의 오정렬 발생시 콘택홀(또는 비아홀) 주위에서 발생하는 손상 부위를 보상하는 반도체 장치의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 상부에 소정의 층간절연막을 형성하고, 상기 층간절연막을 선택적 식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계; 상기 주 금속막을 선택적 식각하여 주 금속막 패턴을 형성하는 단계; 상기 주 금속막 패턴 측벽 부위에 텅스텐막 스페이서를 형성하는 단계; 및 노출된 상기 장벽 금속막을 식각하는 단계를 포함하는 반도체 장치의 금속 배선 형성방법이 제공된다.
이하, 첨부된 도면 도 2A 내지 도 2E를 참조하여 본 발명의 일실시예를 상술한다.
우선, 도 2A에 도시된 바와 같이 소정의 하부층(실리콘 기판 또는 금속 배선, 20) 상부에 소정의 층간절연막(21)을 형성하고, 이를 선택적으로 습식 및 건식 식각하여 와인 글래스형 콘택홀(또는 비아홀)을 형성한다. 계속하여, 전체구조 상부에 장벽 금속막(22), 주 금속막(23) 및 반사 방지막(24)을 차례로 증착하고, 전체구조 상부에 포토레지스트를 도포한 다음, 이를 패터닝하여 금속 배선 형성을 위한 포토레지스트 패턴(25)을 형성한다. 도면상에서는 오정렬이 발생한 경우를 예시하고 있다.
다음으로, 도 2B에 도시된 바와 같이 포토레지스트 패턴(25)를 식각 마스크로 하여 반사 방지막(24) 및 주 금속막(23)을 선택적 식각하여 주 금속막 패턴(23)을 형성한다. 이때, 식각은 Cl2 가스, BCl3 가스 등의 염소계 가스를 사용하며, 장벽 금속막(22)을 식각 정지층으로하여 식각함으로써 장벽 금속막(22)이 잔류하도록 한다.
계속하여, 도 2C에 도시된 바와 같이 전체구조 상부에 텅스텐막(26)을 화학기상증착 방식을 사용하여 증착한다. 텅스텐막(26)은 단차 피복성이 비교적 우수하여 콘택홀 주위의 손상 부위를 채울 수 있으며, 금속 배선 재료로서 주로 사용되는 알루미늄막과의 계면 특성이 우수하다(알루미늄막 내의 보이드 발생을 억제하는 금속 화합물을 형성함).
다음으로, 도 2D에 도시된 바와 같이 텅스텐막(26)을 전면성 식각하여 주 금속막 패턴(23) 측벽 부위에 텅스텐막 스페이서(26)을 형성한다. 이때, 전면성 식각은 SF6 가스를 사용하여 수행하며, 거친 표면의 정리를 위하여 N2 가스를 더 첨가하여 수행할 수 있다.
끝으로, 도 2E에 도시된 바와 같이 노출된 장벽 금속막(22)를 식각하고, 세정을 실시한다. 이때, Cl2 가스, BCl3 가스 등의 염소계 가스를 주 식각제로 하여 건식 식각하는데, 이는 텅스텐막 스페이서(26)와 층간절연막(주로 산화막) 간의 식각 선택비를 높히기 위한 것이다.
본 발명의 다른 실시예는 콘택홀(또는 비아홀) 식각시 와인 글래스형이 아닌 일반적인 비등방성 식각 만을 사용하여 식각하는 것이다. 즉, 본 발명은 콘택홀의 구조와 무관하게 사용될 수 있다. 또한, 본 발명은 콘택 플러그를 사용하는 금속 배선 공정에서도 물론 사용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명을 실시하면 금속 배선 형성을 위한 콘택홀(또는 비아홀) 식각시 마스크의 오정렬이 발생할 경우에도 홀 주위의 손상된 부위를 단차 피복성이 우수한 텅스텐막으로 매립함으로써 EM 현상 및 누설 전류를 감소시키는 효과가 있다. 또한, 텅스텐막은 금속 배선 재료로써 주로 사용되는 알루미늄막과의 계면 특성이 우수하여 반도체 장치의 신뢰도를 향상시킬 수 있다.
도 1은 종래 기술에 따라 형성된 반도체 장치의 금속 배선 단면도.
도 2A 내지 도 2E는 본 발명의 일실시예에 따른 반도체 장치의 금속 배선 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 하부층 21 : 층간절연막
22 : 장벽 금속막 23 : 주 금속막 (패턴)
24 : 반사 방지막 25 : 포토레지스트 패턴
26 : 텅스텐막 (스페이서)

Claims (4)

  1. 소정의 하부층 상부에 소정의 층간 절연막을 형성하고, 상기 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계;
    전체구조 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계;
    상기 주 금속막을 선택적 식각하여 주 금속막 패턴을 형성하는 단계;
    상기 주 금속막 패턴 측벽 부위에 텅스텐막 스페이서를 형성하는 단계; 및
    노출된 상기 장벽 금속막을 식각하는 단계
    를 포함하는 반도체 장치의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 텅스텐막 스페이서를 형성하는 단계는,
    전체구조 상부에 텅스텐막을 형성하는 단계와,
    SF6 가스를 주 식각제로 하여 전면성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 장벽 금속막을 식각하는 단계에서,
    염소계 가스를 주 식각제로 하여 상기 장벽 금속막을 식각하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  4. 제 3 항에 있어서,
    상기 장벽 금속막을 식각하는 단계에서,
    상기 주 식각제에 N2 가스를 더 첨가하여 상기 장벽 금속막을 식각하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382730B1 (ko) * 2000-12-14 2003-05-09 삼성전자주식회사 반도체 소자의 금속 컨택 구조체 및 그 형성방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308795A (en) * 1992-11-04 1994-05-03 Actel Corporation Above via metal-to-metal antifuse
KR940016551A (ko) * 1992-12-29 1994-07-23 김광호 반도체장치의 제조방법
KR950007029A (ko) * 1993-08-23 1995-03-21 김주용 반도체소자의 미세패턴 형성방법
KR960026191A (ko) * 1994-12-28 1996-07-22 김주용 반도체 소자의 금속배선 형성방법
JPH08306664A (ja) * 1995-05-10 1996-11-22 Sony Corp 半導体装置の製造方法
KR970003484A (ko) * 1995-06-24 1997-01-28 김주용 반도체 소자의 제조방법
KR970052368A (ko) * 1995-12-26 1997-07-29 김광호 티(t)자 형태의 금속 플러그를 갖는 반도체 장치 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308795A (en) * 1992-11-04 1994-05-03 Actel Corporation Above via metal-to-metal antifuse
KR940016551A (ko) * 1992-12-29 1994-07-23 김광호 반도체장치의 제조방법
KR950007029A (ko) * 1993-08-23 1995-03-21 김주용 반도체소자의 미세패턴 형성방법
KR960026191A (ko) * 1994-12-28 1996-07-22 김주용 반도체 소자의 금속배선 형성방법
JPH08306664A (ja) * 1995-05-10 1996-11-22 Sony Corp 半導体装置の製造方法
KR970003484A (ko) * 1995-06-24 1997-01-28 김주용 반도체 소자의 제조방법
KR970052368A (ko) * 1995-12-26 1997-07-29 김광호 티(t)자 형태의 금속 플러그를 갖는 반도체 장치 및 그 제조방법

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