KR20070028873A - 반도체 소자의 듀얼 다마신 배선 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 배선 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법은, 하부 금속막이 형성된 절연막 상에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계와, 금속간 절연막을 관통하여 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계와, 금속간 절연막의 상부에 비아홀보다 상대적으로 큰 폭의 트렌치를 형성하는 단계와, 비아홀에 의해서 드러난 식각 정지막을 식각하여 하부 금속막을 노출시키는 단계와, 결과물 상에 베이킹 공정을 실시하여 비아홀 내 수분을 제거함과 더불어 하부 금속막을 노출하기 위한 식각 공정 시 발생되는 부산물을 제거하는 단계와, 트렌치와 비아홀 내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계를 포함한다.
이와 같이, 본 발명은 듀얼 다마신 패턴을 형성한 후 공정 챔버 내의 수분을 베이킹 공정으로 미리 제거해줌으로서, 비아홀 내부에 파티클인 SiO2 생성을 억제시켜 듀얼 다마신 배선 형성 시 보이드 발생을 방지할 수 있다.
듀얼 다마신 패턴, 보이드, 식각 정지막

Description

반도체 소자의 듀얼 다마신 배선 형성 방법{METHOD FOR FORMING A DUAL DAMASCENE LINE OF SEMICONDUCTOR}
도 1 및 도 2는 종래 기술에 의한 반도체 소자의 듀얼 다마신 배선 형성 공정 시 문제점을 설명하기 위한 도면이며,
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 과정을 도시한 공정 단면도이다.
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 특히 반도체 소자의 듀얼 다마신 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration : ULSI)로 옮겨가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micro) 영역으로 계속 줄어드는 반면, 성능 향상 및 신회도 측면서 회로 밀도는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리(Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기 이동도(Electro-Migration : EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호 전달 속도를 증가시킬 수 있어, 집적 회로(Integration Circuit)에 유용한 상호 연결 재료(interconnection material)로 사용되고 있다.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성 산화물과 같은 유전 상수값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선 공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다. 이 듀얼 다마신 공정에 따르면, 비아홀 및 트렌치를 먼저 형성한 후 비아홀 및 트렌치 내부를 구리막으로 채운 뒤에 평탄화 공정을 수행한다.
이하, 첨부한 도면을 이용하여 종래 반도체 소자의 듀얼 다마신 배선 형성 공정에서의 문제점을 설명한다.
구리를 이용한 듀얼 다마신 공정에서는 알루미늄 공정과는 달리, 도 1에 도시된 바와 같이, 절연막(100)과 이 절연막(100) 내에 배치된 하부 금속막(110a, 110b) 상부에 식각 정지막(120)으로서 실리콘 질화막을 형성한다.
종래의 듀얼 다마신 패턴 공정에 대해 설명하면, 도 1에 도시된 바와 같이, 하부 금속막(110a, 100b)이 배치된 절연막(100) 내에 식각 정지막(120), 제 1 캡핑 절연막(130), 유전체 절연막(140) 및 제 2 캡핑 절연막(150)을 형성함으로서, 제 1 캡핑 절연막(130), 유전체 절연막(140) 및 제 2 캡핑 절연막(150)으로 이루어진 금 속간 절연막(160)을 형성한다.
이후, 금속간 절연막(160)을 식각 정지막(120)의 일부가 드러나도록 식각하여 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 형성한다.
그런 다음, 소정의 공정을 실시하여 비아홀에 의해 드러난 식각 정지막(120)을 식각한다. 식각 정지막(120)을 식각하면 하부 금속막(110a, 110b)의 일부 표면은 노출된다.
식각 정지막(120), 즉 실리콘 질화막을 식각 공정으로 식각하면 비아홀 내에는 SiOF의 부산물(170)이 발생되는데, 이러한 부산물(170)인 SiOF는, 도 2에 도시된 바와 같이, 주변의 수분(H2O)을 흡수하여 SiO2(170a)를 생성시킨다.
이러한 SiO2에 의해서 이후 공정인 비아홀과 트렌치 내부가 채워지도록 장벽 금속층과 구리를 이용한 상부 금속막 형성 시 비아홀 내에는 보이드(void)가 발생되는 문제점이 있다.
이러한 보이드에 의해서 비아홀 내 저항이 커지는 문제점이 있으며, 이로 인하여 반도체 소자가 동작하지 않기 때문에 결국 반도체 수율이 저하되는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 듀얼 다마신 패턴을 형성한 후 공정 챔버 내의 수분을 베이킹 공정으로 미리 제거해줌으로서, 비아홀 내부에 파티클인 SiO2 생성을 억제시켜 듀얼 다마신 배선 형성 시 보이드 발생을 방지할 수 있는 반도체 소자의 듀얼 다마신 배선 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 하부 금속막이 형성된 절연막 상에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계와, 상기 금속간 절연막을 관통하여 상기 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계와, 상기 금속간 절연막의 상부에 상기 비아홀보다 상대적으로 큰 폭의 트렌치를 형성하는 단계와, 상기 비아홀에 의해서 드러난 식각 정지막을 식각하여 상기 하부 금속막을 노출시키는 단계와, 결과물 상에 베이킹 공정을 실시하여 상기 비아홀 내 수분을 제거함과 더불어 상기 하부 금속막을 노출하기 위한 식각 공정 시 발생되는 부산물을 제거하는 단계와, 상기 트렌치와 비아홀 내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 과정을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 절연막(300)과 절연막(300) 내에 배치된 하부 금속막(310a, 310b) 상부에 제 1 식각 정지막(320a)을 형성한 후 제 1 캡핑막(330a), 제 1 저유전 절연막(340a), 제 2 식각 정지막(320b), 제 2 저유전 절연막(340b) 및 제 2 캡핑막(330b)을 순차적으로 형성하여 금속간 절연막(340)을 형성한다. 도면에서의 도시는 생략되었지만, 하부 금속막(310a, 310b)은 하부의 다른 금속막에 연 결되거나 반도체 기판의 불순물 영역에 직접 연결될 수 있다. 하부 금속막(310a, 310b)은 구리막이며, 비록 도면 상에는 두개만이 도시되어 있지만 이는 일 예로서 더 많을 수도 있고 반대로 하나만 있을 수도 있다. 제 1 식각 정지막(320a) 및 제 2 식각 정지막(320b)은 실리콘 질화막으로 형성되며, 제 1 캡핑막(330a) 및 제 2 캡핑막(330b)은 P-SiH4막으로 형성된다. 그리고, 제 1 저유전 절연막(340a) 및 제 2 저유전 절연막(340b)은 FSG(Fluoro-Silicate Glass)막으로 형성된다.
다음에, 도 3b에 도시된 바와 같이, 제 2 캡핑막(330b)의 상부에 비아홀 형성용 마스크 패턴(미도시)을 포토레지스트 패턴으로 형성한다. 그리고, 이 마스크 패턴을 식각 마스크로 한 식각 공정으로 금속간 절연막(340)을 관통하여 제 1 식각 정지막(320a)의 일부 표면을 노출시키는 비아홀(350a, 350b)을 형성한다. 다음에 비아홀(350a, 350b) 내부가 채워지도록 전면에 반사 방지 코팅막(360)을 형성한다. 이 반사 방지 코팅막(360)은 제 2 캡핑막(330b) 위에도 형성된다. 다음에 반사 방지 코팅막(360)의 상부에 포토레지스트 패턴인 트렌치 형성용 마스크 패턴(370)을 형성한다.
도 3c에 도시된 바와 같이, 트렌치 형성용 마스크 패턴(370)을 식각 마스크로 한 식각 공정으로 반사 방지 코팅막(360), 제 2 캡핑막(330b) 및 제 2 저유전 절연막(340b)을 제거하여 트렌치(380a, 380b)를 형성한다. 트렌치(380a, 380b)를 형성하기 위한 식각 공정 시 식각 정지막으로는 제 2 식각 정지막(320b)이 사용된다. 트렌치(380a, 380b)를 형성한 후에는 트렌치 형성용 마스크 패턴(370)을 스트 라이핑 공정으로 제거함으로서, 비아홀(350a, 350b) 및 트렌치(380a, 380b)로 이루어진 듀얼 다마신 패턴을 형성한다.
그리고나서, 비아홀(350a, 350b)의 내부와 제 2 캡핑막(330b) 상부에 남아 있는 반사 방지 코팅막(360)을 모두 제거하여 제 2 식각 정지막(320a)의 일부 표면을 노출시킨다.
그런 다음, 도 3d에 도시된 바와 같이, 반응성 이온 식각(RIE : Reactive Ion Etching) 공정을 이용하여 비아홀(350a, 350b)에 의해 드러난 제 1 식각 정지막(320a)을 제거한다. 제 1 식각 정지막(320a)이 제거되면, 하부 금속막(310a, 310b)의 일부 표면은 노출된다. 이러한 제 1 식각 정지막(320a)을 식각하면 노출된 하부 금속막(310a, 310b)의 표면에 SiOF라는 부산물(390)이 생성되며, 대기 중의 습기 또는 반응성 이온 식각 공정에 의해 공정 챔버 내에는 수분(H2O)이 존재한다,
이와 같은 수분을 제거하기 위해 결과물 상에 베이킹 공정을 실시한 후 아르곤 플라즈마 공정으로 부산물(390)인 SiOF를 제거함으로서, 도 3e에 도시된 바와 같이, 비아홀(350a, 350b) 내 보이드 발생의 원인인 SiO2의 생성을 억제시킨다. 이때 베이킹 공정은 20리터의 N2가스 및 250℃∼550℃ 온도로 60분 정도 실시하여 공정 챔버 내 수분을 제거한다.
그런 다음, 도 3f에 도시된 바와 같이, 비아홀(350a, 350b) 및 트렌치(380a, 380b)의 내벽에 장벽 금속층(395a, 395b)을 Ti/TiN막으로 형성하고, 이어서 비아홀 (350a, 350b) 및 트렌치(380a, 380b) 내부가 채워지도록 장벽 금속층(395a, 395b)의 상부에 상부 금속막(400a, 400b)을 구리막으로 형성한다. 다음에 통상의 화학적 기계적 평탄화(CMP : Chemical Mechanical Polishing) 공정을 수행하여 듀얼 다마신 배선을 완성한다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 듀얼 다마신 패턴을 형성한 후 공정 챔버 내의 수분을 베이킹 공정으로 미리 제거해줌으로서, 비아홀 내부에 파티클인 SiO2 생성을 억제시켜 듀얼 다마신 배선 형성 시 보이드 발생을 방지할 수 있다.
또한, 본 발명은 수분 제거 공정인 베이킹 공정을 실시하여 비아홀 내에 파티클 생성을 억제시킴으로서, 반도체 수율을 향상시킬 수 있다.

Claims (7)

  1. 하부 금속막이 형성된 절연막 상에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계와,
    상기 금속간 절연막을 관통하여 상기 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계와,
    상기 금속간 절연막의 상부에 상기 비아홀보다 상대적으로 큰 폭의 트렌치를 형성하는 단계와,
    상기 비아홀에 의해서 드러난 식각 정지막을 식각하여 상기 하부 금속막을 노출시키는 단계와,
    결과물 상에 베이킹 공정을 실시하여 상기 비아홀 내 수분을 제거함과 더불어 상기 하부 금속막을 노출하기 위한 식각 공정 시 발생되는 부산물을 제거하는 단계와,
    상기 트렌치와 비아홀 내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계
    를 포함하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막은, 반응성 이온 식각 공정에 의해서 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부 금속막은 구리막이고, 상기 식각 정지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 베이킹 공정은, 250℃∼550℃의 온도로 수행되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 베이킹 공정은, 20리터의 N2가스로 수행되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  6. 제 4 항에 있어서,
    상기 베이킹 공정은, 60분 동안 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 하부 금속막을 노출하기 위한 식각 공정 시 생성되는 부산물은, 아르곤 플라즈마 공정에 의해서 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
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