KR100502264B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조공정 중에서 금속 배선에 관한 것으로, 보다 자세하게는 금속 플러그의 형성 과정에서 화학 기계 연마 공정시 발생하는 파티클에 의하여 발생하는 상부 금속 배선 공정 중 쇼트의 증가를 억제할 수 있도록 한 금속 배선 공정에 관한 것이다.
본 발명의 상기 목적은 반도체 소자의 제조공정 중에서 반도체 소자의 금속배선 형성 방법에 있어서, 소정의 하부 구조물이 형성된 반도체 기판 또는 하부의 배선인 기판에 절연막층 및 질화막을 형성하는 제 1공정; 상기 절연막층 및 질화막을 선택적으로 식각하여 콘택홀을 형성한 후, 질산처리, 애싱 및 유기 스트립 공정을 순차적으로 하는 제 2공정; 상기 콘택홀의 내면 및 상기 질화막상에 물리적 기상증착법으로 25Å 내지 400Å의 두께로 배리어 금속층을 형성하고, 플러그용 금속막을 증착하는 제 3공정; 상기 질화막이 노출될 때까지 상기 플러그용 금속막과 상기 배리어막을 화학 기계 연마 공정으로 제거하여 상기 콘택홀 내에 콘택 플러그를 형성하는 제 4공정; 상기 질화막을 제거하는 제 5공정 및 상기 결과물 상에 배선용 금속막을 형성하고, 상기 배선용 금속막을 소정의 포토공정으로 패터닝하는 제 6공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법을 통하여 이루어진다.
따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 절연막 및 텅스텐의 화학적 기계적 연마시에 발생되는 파티클을 감소시켜 후속 공정 시에 상부 금속 배선 공정의 Short의 증가를 억제할 수 있으며 또한 텅스텐의 화학적 기계적 연마시 EPD(End Point Detect)를 기존의 방법보다 훨씬 디텍트하기 쉬워 화학 기계 연마시 발생하는 과잉연마와 연마부족을 미연에 방지 할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조공정 중에서 금속 배선에 관한 것으로, 보다 자세하게는 금속 플러그의 형성 과정에서 화학 기계 연마 공정시 발생하는 파티클에 의하여 발생하는 상부 금속 배선 공정 중 쇼트의 증가를 억제할 수 있도록 한 금속 배선 공정에 관한 것이다.
이하 도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 형성된 실리콘 기판(1) 상에 상기 하부 구조물을 덮도록 두껍게 절연막(IMD(inter metal dielectic)/PMD(pre metal dielectic))층(2)을 증착한다.
상기 절연막(2)의 일부분은 공지의 포토리소그라피 공정으로 식각해서, 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(3)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 스퍼터링 공정을 통해서 콘택홀(3)의 내면 및 절연막(2) 상에 배리어막(4), 예컨데, Ti/TiN막을 균일한 두께로 증착한다. 그 다음 상기 콘택홀(3)이 완전히 매립되도록 텅스텐막(5)을 증착한다.
다음으로, 도 1c에 도시된 바와 같이, 배리어막(4)이 노출될 때까지, 상기 텅스텐막을 에치백, 또는 연마해서 콘택 플러그(5a)를 형성한다. 다음으로 스퍼터링 공정으로 상기 콘택 플러그(5a) 및 배리어막(4) 상에 알루미늄막(6)과 반사방지막(7), 예컨데, Ti/TiN막을 차례로 증착한다.
그리고 나서, 도 1d에 도시된 바와 같이, 공지된 포토리소그라피 공정을 이용하여 반사방지막(7), 알루미늄막(6) 및 배리어막(4)을 패터닝 함으로써, 콘택 플러그(5a)를 갖는 알루미늄 배선(10)을 완성한다.
상기와 같은 종래기술에 의한 금속 배선 공정은 IMD 화학 기계 연마(chemical machine polishing : CMP)시 IMD 막질에 존재하는 파티클에 의하여 스크래치가 발생하고 이러한 화학 기계 연마의 스크래치는 상부 금속 배선 공정의 쇼트(short) 발생의 원인이 된다. 또한 텅스텐 증착 공정 진행 시 홀 넓이에 비해 깊이(Aspect Ratio)가 깊음으로 해서 텅스텐이 측면에 먼저 채워짐에 따라 홀 내부에 보이드가 발생한다. 이러한 홀 중간에 에 발생한 보이드로 인하여 토폴로지가 나쁘게 되고, 상부 레이어의 단차피복성(step coverage)이 좋지 않게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속 플러그의 형성 과정에서 IMD 및 배리어층을 증착하고 비아홀을 형성하기 전에 질화막을 증착하는 단계를 추가하여 화학 기계 연마 공정중에 발생하는 파티클에 의한 IMD 막질의 스크래치를 방지하고 또한 텅스텐 증착 공정시 비아홀 중간에 발생하는 보이드의 형성을 억제하도록 하는 금속 플러그 형성 공정을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 제조공정 중에서 반도체 소자의 금속배선 형성 방법에 있어서, 소정의 하부 구조물이 형성된 반도체 기판 또는 하부의 배선인 기판에 절연막층 및 질화막을 형성하는 제 1공정; 상기 절연막층 및 질화막을 선택적으로 식각하여 콘택홀을 형성한 후, 질산처리, 애싱 및 유기 스트립 공정을 순차적으로 하는 제 2공정; 상기 콘택홀의 내면 및 상기 질화막상에 물리적 기상증착법으로 25Å 내지 400Å의 두께로 배리어 금속층을 형성하고, 플러그용 금속막을 증착하는 제 3공정; 상기 질화막이 노출될 때까지 상기 플러그용 금속막과 상기 배리어막을 화학 기계 연마 공정으로 제거하여 상기 콘택홀 내에 콘택 플러그를 형성하는 제 4공정; 상기 질화막을 제거하는 제 5공정 및 상기 결과물 상에 배선용 금속막을 형성하고, 상기 배선용 금속막을 소정의 포토공정으로 패터닝하는 제 6공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법을 통하여 이루어진다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도2f는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 소정의 하부 구조물 형성된 실리콘 기판(21) 상에 절연막층(22)을 증착한다.
상기 기판(21)은 불순물 확산영역이 형성된 반도체 기판이거나, 하부의 배선일 수도 있다.
상기 절연막층(22)은 화학적 기상증착법(chemical vapor deposition : CVD)으로 증착된 IMD(Inter Metal Dielectric) 또는 PMD(Pre Metal Dielectric)등 각종 금속 층간 절연막이다.
상기 절연막층(22)은 소정 두께의 BPSG(borophospho silicate glass) 또는 TEOS(tetra-ethylortho silicate)로 형성되고 그 주성분은 SiO2이다.
도 2b는 상기 절연막층(22) 상부에 질화막(23)을 증착한 도면이다.
상기 질화막(23)은 화학 기상 증착 방법으로 증착되는 절연 물질, 바람직하게는 플라즈마 증진 화학 기상 증착법(plasma enchanced chemical vapor deposition : PE-CVD) 방법으로 증착되는 절연 물질이다.
상기 질화막(23)은 후공정 발생하는 여러가지 문제점을 해결하기 위한 층으로, 예를 들어 플로그용 금속막의 화학 기계 연마시 발생하는 스크래치 감소, 파티클 감소, 결함에 의한 상부 금속 배선의 쇼트 방지, 오버연마 및 언더연마 억제, 보이드 발생 억제 또는 단차피복성 개선 등, 특별히 질화막에 한정되지 않는다
상기 절연막층(22) 및 상기 질화막(23)은 화학 기계 연마 또는 에치백 방법으로 평탄한 상부 표면을 갖도록 평탄화시키는 것이 바람직하다.
도 2c에 도시된 바와 같이 상기 절연막층(22) 및 상기 질화막(23)을 선택적으로 식각해서 상기 실리콘 기판(21)의 소정 부분을 노출시키는 콘택홀(24)을 형성한다.
사진 공정을 통해 상기 질화막(23)의 상부에 콘택홀 영역을 정의하기 위한 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 식각 마스크로 이용하여 상기 절연막층(22) 및 상기 질화막(23)을 식각함으로써 콘택홀(24)을 형성한다. 상기 콘택홀(24)의 형성을 위한 식각은 습식 또는 건식식각으로 행하며 상기 식각공정은 상기 기판(21) 내에서 종료시킨다.
후에 상기 식각공정에 사용되었던 레지스트 패턴과, 노출된 기판(21)의 표면 및 비아 홀(110)의 측벽에 존재하는 폴리머 등의 이물질을 제거하기 위하여 질산 처리, 에싱 및 유기 스트립 공정을 연속적으로 실시한다. 이 공정들에 의해 폴리머 등의 이물질은 거의 제거된다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 콘택홀(24)의 내면 및 질화막(23)상에 배리어 금속층(25)을 형성한다.
상기 배리어 금속층(25)은 티타늄(Ti), 탄탈늄(Ta), 티타늄질화막(TiN), 탄탈륨질화막(TaN) 등을 이용하여 물리적 기상층착법으로 형성한다.
그리고 상기 배리어 금속층은 약 25Å 내지 400Å의 두께로 바람직하게는 100Å의 두께로 형성한다.
그런다음, 도 2e에 도시된 바와 같이, 상기 콘택홀(24)이 완전 매립되도록 상기 배리어 금속층(25) 상에 플러그용 금속막(26)을 증착한다.
상기 플러그용 금속막(26)은 텅스텐막이 적당하다.
이어서, 도 2f에 도시된 바와 같이, 상기 질화막(23)이 노출될 때까지, 상기 플러그용 금속막(26)과 상기 배리어막(25)을 화학 기계 연마 공정 또는 에치백 공정을 통하여 평탄화하여 상기 콘택홀(24) 내에 콘택 플러그(27)를 형성한다.
후에 도 2g에 도시된 바와 같이, 상기 질화막(23)을 식각공정으로 제거 한다.
이때 상기 식각공정은 습식식각 또는 건식식각 공정이며 바람직 하게는 건식식각 공정이다. 또한 상기 질화막(23)을 완전히 제거하지 않고 절연막으로 쓸수도 있다.
그리고나서, 도 2h에 도시된 바와 같이, 상기 결과물 상에 배선용 금속막(28)을 증착한다.
상기 배선용 금속막(28)은 Al이 적당하다.
후에 상기 배선용 금속막(28)상에 Ti/TiN막으로 이루어진 반사방지막을 스퍼터링 공정을 통해 증착하고, 상기 반사방지막 배선용 금속막을 공지된 포토리소그라피 공정으로 패터닝해서 배선공정을 완성한다.
상기와 같이 질화막을 추가한 공정으로 상기 플러그용 금속막(26)의 화학 기계 연마시 EPD(End Point Detect)를 기존의 방법보다 훨씬 디텍트하기 쉬워 화학 기계 연마시 발생하는 과잉연마와 연마부족을 미연에 방지 할 수 있다.
또한 상기와 같이 기계 화학 연마 공정시 하부 층간 절연막의 스크래치 감소를 위해 질화막을 추가하는 공정은 일 실시예이지 꼭 질화막에 한정을 두지 않는다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 절연막 및 텅스텐의 화학적 기계적 연마시에 발생되는 파티클을 감소시켜 후속 공정 시에 상부 금속 배선 공정의 쇼트의 증가를 억제할 수 있으며 또한 텅스텐의 화학적 기계적 연마시 EPD(End Point Detect)를 기존의 방법보다 훨씬 디텍트하기 쉬워 화학 기계 연마시 발생하는 과잉연마와 연마부족을 미연에 방지 할 수 있다.
또한 기존의 텡스텐 에치백공정과 화학적 기계적 연마공정에서 홀 중심에 발생하는 보이드의 발생을 억제함으로써 상부 금속층과의 토폴로지(Topology) 및 단차피복성(Step Coverage)을 개선하여 금속과 비아간의 접촉을 원활하게 함으로써 소자의 전기적 특성에 영향을 미치는 원인을 사전에 방지 할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 각 공정별 단면도.
<도면의 주요부분에 대한 부호의 설명>
21 : 기판 22 : 절연막층
23 : 질화막 24 : 콘택홀
25 : 배리어 금속층 26 : 플러그용 금속막
27 : 콘택 플러그 28 : 배선용 금속막
Claims (7)
- 반도체 소자의 제조공정 중에서 반도체 소자의 금속배선 형성 방법에 있어서,소정의 하부 구조물이 형성된 반도체 기판 또는 하부의 배선인 기판(21)에 절연막층(22) 및 질화막(23)을 형성하는 제 1공정;상기 절연막층(22) 및 질화막(23)을 선택적으로 식각하여 콘택홀(24)을 형성한 후, 질산처리, 애싱 및 유기 스트립 공정을 순차적으로 하는 제 2공정;상기 콘택홀(24)의 내면 및 상기 질화막(23)상에 물리적 기상증착법으로 25Å 내지 400Å의 두께로 배리어 금속층(25)을 형성하고, 플러그용 금속막(26)을 증착하는 제 3공정;상기 질화막(23)이 노출될 때까지 상기 플러그용 금속막(26)과 상기 배리어막(25)을 화학 기계 연마 공정으로 제거하여 상기 콘택홀(24) 내에 콘택 플러그(27)를 형성하는 제 4공정;상기 질화막(23)을 제거하는 제 5공정; 및상기 결과물 상에 배선용 금속막(28)을 형성하고, 상기 배선용 금속막(28)을 소정의 포토공정으로 패터닝하는 제 6공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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- 제 1항의 방법을 이용하여 제조된 반도체 소자의 금속배선.
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