KR100750821B1 - 반도체 장치를 제조하기 위한 방법 - Google Patents

반도체 장치를 제조하기 위한 방법 Download PDF

Info

Publication number
KR100750821B1
KR100750821B1 KR1020010031936A KR20010031936A KR100750821B1 KR 100750821 B1 KR100750821 B1 KR 100750821B1 KR 1020010031936 A KR1020010031936 A KR 1020010031936A KR 20010031936 A KR20010031936 A KR 20010031936A KR 100750821 B1 KR100750821 B1 KR 100750821B1
Authority
KR
South Korea
Prior art keywords
wiring layer
capacitor
film
insulating film
layer
Prior art date
Application number
KR1020010031936A
Other languages
English (en)
Other versions
KR20010111036A (ko
Inventor
에지리히로카추
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20010111036A publication Critical patent/KR20010111036A/ko
Application granted granted Critical
Publication of KR100750821B1 publication Critical patent/KR100750821B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

용량 소자를 형성한 후, 기판 표면을 평탄화하기 위한 단계에서 야기되는 용량 값의 변동 및 안정성 파괴로부터 용량 소자를 보호하기 위해, 절연체는, 하부 전극이 되는 제 1 배선층, 유전체막이 되는 Ta2O5층, 상부 전극이 되는 제 2 배선층이 연속적으로 형성된 반도체 기판 상에 형성되고, 상기 유전체막과 상부 전극의 패턴이 형성되고, 상기 하부 전극의 패턴이 잇달아 형성되고, SiN 막이 보호막으로서 형성되며, 평탄화가 스핀 온 글래스(SOG)를 에칭백함으로써 수행되는 반도체 장치를 제조하는 방법이 개시된다..
Figure 112001013647590-pat00001
용량 소자, 제 1 배선층, 제 2 배선층, SiN 막, SOG, 에칭백

Description

반도체 장치를 제조하기 위한 방법{Process for fabricating semiconductor device}
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 반도체 장치를 위한 제조 방법의 각각의 단계들로 층구조들을 설명하는 개략적인 단면도.
도 2d 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 장치를 위한 제조 방법의 각각의 단계들로 층구조들을 설명하는 개략적인 단면도.
도 3은 본 발명의 제 3 실시예에 따른 반도체 장치를 위한 제조 방법으로 층구조를 설명하는 개략적인 단면도.
도 4는 본 발명의 제 4 실시예에 따른 반도체 장치를 위한 제조 방법으로 층구조를 설명하는 개략적인 단면도.
도 5는 반도체 장치를 위한 종래의 제조 방법의 단계로 층구조를 설명하는 개략적인 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 절연체
103 : 하부 전극 103A : 제 1 배선층
104 : 유전체막 105 : 상부 전극
106 : SiN층 107 : SiO2층
108 : SOG층 1010, 1011, 2010, 2011 : 비어 홀
1012, 1013, 2012, 2013 : 금속 배선층
발명 분야
본 발명은 반도체 기판 상에 용량 소자를 형성하기 위한 반도체 장치를 제조하기 위한 방법에 관한 것이다.
관련 기술의 설명
종래에는, 용량 소자를 갖는 반도체 장치로서, 반도체 기판 상에 형성된 제 1 및 제 2 배선 층들이 각각 하부 전극 및 상부 전극의 역할을 하도록 하고, 배선 층들 간의 중간 층으로서 형성된 유전체막이 용량 소자로서 역할을 하는 구조가 잘 알려져 있다.
도 5가 그러한 종래의 반도체 장치의 층구조를 설명하는 도식적인 횡단면도이다.
이러한 반도체 장치에서, TiN/Al-Si/Ti/TiON/Ti층들로 이루어져 있는 하부 전극(12)이 반도체 기판(10) 상에 형성되고, Ta2O5층으로 이루어져 있는 유전체막(14)이 그 위에 형성되며, TiN층으로 이루어져 있는 상부 전극(16)이 그 위에 더 형성된다.
상부 전극(16)의 상부 표면 상에, 각각 SiN층 및 SiO2층으로 이루어진 절연막들(18, 20) 및 메탈 전극 배선들(24, 26)이 각각 절연막들(18, 20) 내에 형성된 홀들(22)을 통해 형성된다.
상기 언급된 반도체 장치를 제조하기 위한 방법에서, 용량 소자를 형성한 후에, 스핀 온 글래스(spin on glass)(이후, 간단히 "SOG"로 종종 언급됨)으로 이루어진 절연막(28)이 형성되고, 절연막(28)의 전체 표면은 절연막을 평탄화하기 위해 에칭된다.
그러나, 절연막(28)이 상기 언급된 것과 같이 평탄화될 경우, 용량 소자의 용량 값이 변동되거나, 용량 소자의 신뢰도가 저하되는 문제가 발생한다.
그러한 문제가 발생하는 이유는 용량 소자가 형성되는 부분이 또 다른 필드 영역과 비교될 때, 큰 돌출단(large protrusion step)을 가진다는 것에 있으므로, 용량 소자부 내의 절연막은 평탄화 공정에서 제거되며, 그래서, 용량 소자는 손상을 입거나, 또는 상부 전극과 유전체막이 에칭된다.
본 발명의 목적은 반도체 장치를 제조하기 위한 방법을 제공하는 것이고, 그것은 용량 소자를 용량에서의 변동 및 평탄화하는 단계에서 야기되는 안정화의 악화로부터 보호할 수 있다.
발명의 요약
상기 목적을 달성하기 위해, 본 발명은 반도체 기판 상에 형성된 절연체 상에, 용량 소자의 하부 전극이 되는 제 1 배선층을 형성하는 단계와, 상기 제 1 배선층 상에, 상기 용량 소자를 형성하기 위한 유전체막을 형성하는 단계와, 상기 유전체막 상에, 상기 용량 소자의 상부 전극이 되는 제 2 배선층을 형성하는 단계와, 상기 제 1 배선층의 불필요한 영역을 제거하는 것과 함께, 용량 소자가 형성될 영역이외의 상기 제 2 배선층 및 상기 유전체막을 제거하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법을 제공하며, 제거 단계 후, 상기 방법은 절연막이 반도체 기판의 표면 상에 침착되고, 상기 절연막의 전체 표면은 에칭되거나 상기 기판의 표면을 평탄화하기 위해 연마되는 평탄화하는 단계를 갖고, 상기 평탄화하는 단계에서 제거되지 않는 보호 절연막(protective insulator film)이 상기 용량 소자의 적어도 상부 표면 상에 형성되어 상기 용량 소자가 상기 평탄화하는 단계에서 노출되지 않도록 한다.
본 발명의 반도체 장치를 제조하기 위한 방법으로서, 상기 제 1 배선층 형성 단계에서, 용량 소자의 하부 전극이 되는 제 1 배선층이 반도체 기판상에 형성된 절연체 상에 형성된다.
이어서, 유전체막 형성 단계에서, 용량 소자를 형성하기 위한 유전체막이 제 1 배선층 상에 형성되고, 제 2 배선층 형성 단계에서, 용량 소자의 상부 전극이 되는 제 2 배선층이 유전체막 상에 형성된다.
이어서, 제거 단계에서, 용량 소자가 형성될 영역이외의 다른 유전체막 및 제 2 배선층이 제 1 배선층의 불필요한 영역을 제거하는 동안 제거된다. 또한, 평탄화 하는 단계에서, 절연막이 반도체 기판의 표면 상에 침착되며 절연막의 전체 표면을 에칭하여 기판의 표면을 평탄화한다.
평탄화하는 단계에 앞서, 평탄화하는 단계에서 제거되지 않은 보호 절연막이 용량 소자의 적어도 상부 표면 상에 형성되어 용량 소자가 평탄화하는 단계에서 노출되지 않도록 한다.
상기 독특한 특징을 갖는 방법에 의해, 용량 소자를 구성하는 유전체막 및 전극들은 평탄화하는 단계에서 에칭으로부터 보호되고, 그러므로, 용량 소자를 용량 값의 변동 및 안정성 파괴로부터 보호하는 것을 가능케 한다.
상기 기재된 바와 같이, 본 발명의 반도체 장치를 제조하기 위한 공정에서, 반도체 기판 상에 용량 소자를 형성함에 있어서, 기판의 표면이 용량 소자를 형성한 후 평탄화되는 평탄화 단계 이전에, 평탄화하는 단계에서 용량 소자가 노출되지 않도록 평탄화하는 단계에서 제거되지 않는 보호 절연막이 용량 소자의 적어도 상부면 상에 형성된다. 그러므로, 용량 소자를 구성하는 상부 전극 및 유전체막은 평탄화 공정에서, 에칭되지 않고 어떠한 손상도 입지 않으며, 따라서, 특성 변화가 없고 높은 안정성을 갖는 용량 소자가 얻어질 수 있다.
본 발명의 상술한 목적들 및 그 외의 목적들, 특징들 및 이점들이 첨부 도면들과 관련하여 얻어진 발명의 바람직한 실시예들의 이하에 기재된 설명으로부터 본 기술 분야의 숙련자들에게 명백해질 것이다.
바람직한 실시예의 상세한 설명
이하, 본 발명의 반도체 장치를 위한 제조 방법의 바람직한 실시예들이 상세하게 기재될 것이다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 반도체 장치를 위한 제조 방법을 도시하는 개략적인 단면도이다.
우선, 도 1a에서, 절연체(102)가 약 200 내지 1,500 ㎚의 두께를 가지기 위해서 반도체 기판(101) 상에 형성되고, 하부 전극(103)을 형성하기 위한 제 1 배선층(103A), 예를 들어, TiN/Al-Si/Ti/TiON/Ti층들은 스퍼터링 방법에 의해서 상부 층으로부터의 이러한 순서대로 침착된다.
이러한 경우에, TiN층은 석판술 방법에서 반사 방지 막(anti-reflection film), Al-Si층에 대해 산화 방지막(anti-oxidizing film)의 역할을 하며, TiN층의 두께는 약 5 내지 70 ㎚로 설정된다. 또한, Al-Si층의 두께는 300 내지 1,500 ㎚로 설정된다.
배리어 금속으로서 Ti/TiON/Ti층들의 두께는 각각 약 5 내지 70 ㎚/약 10 내지 200 ㎚/약 5 내지 70 ㎚로 설정된다.
다음으로, 도 1b에서, 유전체막(104)으로서, 예를 들어, Ta2O5층이 약 10 내지 300 ㎚의 두께를 갖기 위해서 화학 기상 증착(이후, 간단히 "CVD"로 종종 언급됨) 방법에 의해 침착되고, 이어서, 상부 전극(105)를 형성하기 위한 제 2 배선층으로서 Ti 또는 TiN층이 약 5 내지 100 ㎚의 두께를 갖기 위해서 스퍼터링 방법에 의해 침착된다. 이어서, 용량이 형성되는 영역과는 다른 TiN층 및 유전체 Ta2O5층은 석판술 방법 및 유전체막(104)과 상부 전극(105)를 위한 패턴을 형성하기 위한 반응 이온 에칭(이후, 간단히 "RIE"로서 종종 언급됨) 공정에 의해 제거된다.
이어서, 하부 전극(103)은 석판술 방법 및 RIE 방법에 의해 미리결정된 패턴으로 유사하게 처리되고, SiN층(106)은 약 5 내지 200 ㎚의 두께를 갖기 위해서 예를 들어, 플라즈마 CVD 방법에 의해 침착된다(도 1c 참조). SiN층(106)은 다음 평탄화하는 단계에서 용량 소자의 보호 절연막의 기능을 한다.
이어서, 배선층 막으로서, SiO2층(107)이 300 내지 1,500 ㎚의 두께를 갖기 위해서 플라즈마 CVD 방법에 의한 원재료(raw material)로서 테트라에틸오소실리케이트(Tetraethylorthosilicate; TEOS)로부터 침착되고, 예를 들어, SOG층(108)은 거기에 적용된다.(도 1d 참조).
이러한 예에서, SOG층(108)이 적용되는 표면은 평탄화된다. 그러므로, 용량 소자 부분에 적용된 SOG층(108)의 두께, 특히 주변부(periphery portion)가 필드 영역의 그것과 비교되어 작아진다.
이어서, 에칭백(etchback)이 평탄화를 달성하기 위해서 RIE 방법에 의해 수행된다(도 1e 참조). 이러한 예에서, 에칭 레이트는 SOG(108A)가 상기 단계의 일부로 남아있고 필드 부분 및 평탄화 부분에 남지 않도록 선택된다. 그러한 에칭 레이트의 선택은 SOG가 다층 배선(multilayer wiring) 공정들에서의 비어홀 형성 공정(via hole formation step)에서의 비어홀의 측벽을 통해 노출될 경우, 야기되는 접촉 불량(contact failure)의 발생을 방지하기 위한 것이다.
또한, 하부층 SiO2에 대한 SOG의 선택비는 약 0.7 내지 1.5이고, SiN에 대한 SOG의 선택비는 예를 들어, 4 이상으로 가능한한 크다. 각각의 막들에 대한 상기 SOG의 선택비들을 설정함으로써, 심지어는 SiN이 오버 에칭(over etching)을 견딜 경우에도 SiN이 제거되는 것을 방지할 수 있다. 이것에 대한 이유는 다음과 같다. 용량 소자 부분, 특히 SOG가 작은 두께로 적용되는 주변부에서, 하부층 SiO2는 완전히 제거되지만, SiN층은 보호막으로서 상부 전극 및 용량 소자의 유전체가 어떤 손상도 없으며 에칭되지 않도록 한다.
이어서, SiO2층(109)은 플라즈마 CVD 방법에 의해 형성되고, 전극을 추출하기 위한 비어 홀들(1010, 1011)이 예를 들어, 사진 석판 방법 및 드라이 에칭 방법에 의해 형성된다.
이어서, 금속 배선층들(1012, 1013)이 각각 비어 홀들(1010, 1011) 내에 형성된다. 이러한 예에서, 알루미늄(Al) 합금이 스퍼터링 방법에 의해 침착되고, 또는, 텅스텐(tungsten; W)의 플러그가 CVD 방법 및 에칭백 방법에 의해 형성되며, Al 합금은 스퍼터링 방법에 의해 침착되고, 이어서, 합성막(resultant film)은 사진 석판 방법 및 드라이 에칭 방법에 의해 소정의 배선 패턴으로 처리된다.
도 1에 도시된 실시예에서, 상부 전극 및 하부 전극 둘 모두에 대응하는 금속 배선층들(1012, 1013)이 형성되지만, 하부 전극의 단자에 관해, 배선이 또한 제 1 배선층에 의해 형성될 수 있다(도시되지 않음).
그러므로, 평탄화 처리에 의해 야기되는 특성들의 변동이 없고, 높은 안정성을 갖는 용량 소자가 얻어질 수 있다.
다음으로, 본 발명의 제 2 실시예로서, 평탄화하는 단계에서 화학적 기계 연마(이후, 간단히 "CMP"로 종종 언급됨) 방법을 사용한 반도체 장치에 대한 제조 공정의 일례가 이하 기재될 것이다.
도 2d 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 장치를 위한 제조 공정을 도시하는 개략적인 단면도이며, 도 1d 내지 도 1f에 도시된 단계들에 대응한다. 도 1 및 도 2에서, 유사한 부분들이 동일한 참조 번호들로 표시된다.
본 실시예에서, 도 1a 내지 도 1c에 도시된 제 1 실시예와 같은 동일한 방법으로, 용량 소자가 형성되고, SiN층(106)이 플라즈마 CVD 방법에 의해 침착된다. 이어서, 도 2d에서와 같이, SiO2층(207)이 500 내지 2,000 ㎚의 두께를 갖기 위해서 예를 들어, 고밀도 플라즈마 CVD 방법에 의해 침착된다.
이어서, 도 2e에 도시된 바와 같이, SiO2층(207)은 (SiO2 막(207A)가 유지되도록) 스토퍼(stopper)로서 SiN층(106)을 사용하여 CMP 공정에 의해 평탄화된다. 이러한 예에서, 용량 소자 상의 SiN층(106)은 보호막의 역할을 한다. 그러므로, 용량 소자는 노출되지 않으며, 따라서, 상부 전극 및 유전체는 에칭되지 않고 어떠한 손상도 입지 않는다.
다음으로, 도 2f에 도시된 바와 같이, SiO2층(209)이 플라즈마 CVD 방법에 의해 형성되고, 전극들을 추출하기 위한 비어홀들(2010, 2011)이 예를 들어, 사진 석판 방법 및 드라이 에칭 방법에 의해 형성되며, 이어서, 금속 배선층들(2012, 2013)이 각각 그 내부에 형성된다. 이러한 처리 방법들은 제 1 실시예의 방법들과 동일하다.
그러므로, 평탄화 처리에 의해 야기되는 특성들의 변동이 없고, 높은 안정성을 갖는 용량 소자가 얻어질 수 있다.
상기 각각의 제 1 및 제 2 실시예들에서, 보호막의 형성은 용량 소자의 하부 전극(103)이 되도록 제 1 배선층(103A)의 패터닝 후에 수행된다. 그러나, 보호막의 형성은 특히, 보호막이 평탄화하는 단계에서 용량 소자를 덮을만큼의 시간 동안은 제한받지 않으며, 예를 들어, 보호막은 상부 전극(105)의 패터닝 전에 형성되고 상부 전극(105)의 패터닝과 동시에 에칭될 수 있다.
도 3은 이러한 경우의 반도체 장치를 위한 제조 공정에서 층구조를 설명하는 개략적인 단면도이다.
도 3에 도시된 바와 같이, 보호막이 되는 SiN층(106)은 단지 상부 전극(105)의 상부 표면 상에 형성되며, SiN층(106)의 다른 부분은 상부 전극(105)의 에칭과 동시에 제거된다.
또한, 보호막은 유사하게 하부 전극(103)의 패터닝 전에 형성되고, 하부 전극의 패터닝과 동시에 에칭될 수 있다.
도 4는 이러한 경우에 반도체 장치를 위한 제조 방법에서 층구조를 설명하는 개략적인 단면도이다.
도 4에 도시된 바와 같이, 보호막이 되는 SiN층(106)은 단지 하부 전극(103)에 대한 상부 전극(105)의 상부 표면 부분 상에 형성되고, SiN층(106)의 다른 부분은 하부 전극(103)의 에칭과 동시에 제거된다.
또한, 상기 제조 방법들을 이용함으로써, 평탄화 처리에 의해 야기되는 특성들의 변동이 없고, 높은 안정성을 갖는 용량 소자가 얻어질 수 있다.
본 발명의 반도체 장치를 제조하기 위한 공정에서, 반도체 기판 상에 용량 소자를 형성함에 있어서, 기판의 표면이 용량 소자를 형성한 후 평탄화되는 평탄화 단계 이전에, 평탄화하는 단계에서 용량 소자가 노출되지 않도록 평탄화하는 단계에서 제거되지 않는 보호 절연막이 용량 소자의 적어도 상부면 상에 형성된다. 그러므로, 용량 소자를 구성하는 상부 전극 및 유전체막은 평탄화 공정에서, 에칭되지 않고 어떠한 손상도 입지 않으며, 따라서, 특성 변화가 없고 높은 안정성을 갖는 용량 소자가 얻어질 수 있다.

Claims (9)

  1. 반도체 장치를 제조하기 위한 방법에 있어서,
    반도체 기판 상에 형성된 절연체 상에, 용량 소자의 하부 전극이 되는 제 1 배선층을 형성하는 단계;
    상기 제 1 배선층 상에, 상기 용량 소자를 형성하기 위한 유전체막을 형성하는 단계;
    상기 유전체막 상에, 상기 용량 소자의 상부 전극이 되는 제 2 배선층을 형성하는 단계;
    상기 제 1 배선층의 불필요한 영역을 제거하는 것과 함께, 용량 소자가 형성될 영역이외의 상기 제 2 배선층 및 상기 유전체막을 제거하는 단계; 및
    상기 반도체 기판의 표면 상에 절연막을 침착시키고 상기 절연막의 전체 표면을 에칭하여 상기 기판의 표면을 평탄화하는 단계를 포함하며,
    상기 평탄화하는 단계에서 제거되지 않는 보호 절연막(protective insulator film)이 상기 용량 소자의 적어도 상부 표면 상에 형성되어 상기 용량 소자가 상기 평탄화하는 단계에서 노출되지 않도록 하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 용량 소자를 형성하기 위한 상기 유전체막은 Ta2O5으로 이루어져 있는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 보호 절연막은 SiN을 함유하는 절연막인, 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 절연막은 SiO2을 함유하는 절연막인, 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 평탄화하는 단계는 스핀 온 글래스(spin on glass; SOG)막의 침착 및 상기 SOG 막의 에칭백(etching back)을 포함하는 평탄화 방법을 사용하는, 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 평탄화하는 단계는 적어도 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 방법을 사용하는, 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 보호 절연막의 형성은 상기 제 1 배선층의 불필요한 영역의 제거 후에 수행되는, 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 보호 절연막의 형성은 상기 제 1 배선층의 불필요한 영역의 제거 전에 수행되는, 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 보호 절연막의 형성은 용량 소자가 형성될 영역과는 다른 상기 제 2 배선층 및 상기 유전체막의 제거 후 및 상기 제 1 배선층의 불필요한 영역의 제거 전에 수행되는, 반도체 장치 제조 방법.
KR1020010031936A 2000-06-08 2001-06-08 반도체 장치를 제조하기 위한 방법 KR100750821B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-172381 2000-06-08
JP2000172381A JP2001352037A (ja) 2000-06-08 2000-06-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20010111036A KR20010111036A (ko) 2001-12-15
KR100750821B1 true KR100750821B1 (ko) 2007-08-22

Family

ID=18674790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010031936A KR100750821B1 (ko) 2000-06-08 2001-06-08 반도체 장치를 제조하기 위한 방법

Country Status (5)

Country Link
US (1) US6610603B2 (ko)
EP (1) EP1162653B1 (ko)
JP (1) JP2001352037A (ko)
KR (1) KR100750821B1 (ko)
DE (1) DE60133062T2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261328A (ja) * 2005-03-16 2006-09-28 Fujitsu Ltd 容量素子、半導体装置、及び容量素子の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274435B1 (en) * 1999-01-04 2001-08-14 Taiwan Semiconductor Manufacturing Company High performance MIM (MIP) IC capacitor process

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3077990B2 (ja) * 1990-04-12 2000-08-21 富士通株式会社 半導体装置の製造方法
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
JP2611615B2 (ja) * 1992-12-15 1997-05-21 日本電気株式会社 半導体装置の製造方法
US5461010A (en) * 1994-06-13 1995-10-24 Industrial Technology Research Institute Two step etch back spin-on-glass process for semiconductor planarization
KR100195329B1 (ko) * 1996-05-02 1999-06-15 구본준 반도체 소자의 캐패시터 제조 방법
US6051858A (en) * 1996-07-26 2000-04-18 Symetrix Corporation Ferroelectric/high dielectric constant integrated circuit and method of fabricating same
JP3149817B2 (ja) * 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
JPH1117124A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 半導体装置およびその製造方法
US5904521A (en) * 1997-08-28 1999-05-18 Vanguard International Semiconductor Corporation Method of forming a dynamic random access memory
US5956587A (en) * 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274435B1 (en) * 1999-01-04 2001-08-14 Taiwan Semiconductor Manufacturing Company High performance MIM (MIP) IC capacitor process

Also Published As

Publication number Publication date
EP1162653A2 (en) 2001-12-12
DE60133062T2 (de) 2009-03-12
KR20010111036A (ko) 2001-12-15
EP1162653A3 (en) 2004-10-20
EP1162653B1 (en) 2008-03-05
US20020025679A1 (en) 2002-02-28
DE60133062D1 (de) 2008-04-17
JP2001352037A (ja) 2001-12-21
US6610603B2 (en) 2003-08-26

Similar Documents

Publication Publication Date Title
KR100398015B1 (ko) 반도체 장치 및 그 제조 방법
US5891805A (en) Method of forming contacts
EP1119027B1 (en) A capacitor for integration with copper damascene structure and manufacturing method
US6576525B2 (en) Damascene capacitor having a recessed plate
US20080166851A1 (en) Metal-insulator-metal (mim) capacitor and method for fabricating the same
US6617208B2 (en) High capacitance damascene capacitors
KR100549787B1 (ko) 반도체장치 및 그 제조방법
US5801090A (en) Method of protecting an alignment mark in a semiconductor manufacturing process with CMP
US7050290B2 (en) Integrated capacitor
US20040201057A1 (en) Method of forming a metal-insulator - metal capacitor structure in a copper damascene process sequence
US6495452B1 (en) Method to reduce capacitance for copper interconnect structures
US6017824A (en) Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells
US6762108B2 (en) Method of forming a metal-insulator-metal capacitor for dual damascene interconnect processing and the device so formed
EP0981161A2 (en) Semiconductor structure including a conductive fuse and process for fabrication thereof
US6380066B1 (en) Methods for eliminating metal corrosion by FSG
KR100750821B1 (ko) 반도체 장치를 제조하기 위한 방법
US20040157392A1 (en) Capacitor in an interconnect system and method of manufacturing thereof
US6927160B1 (en) Fabrication of copper-containing region such as electrical interconnect
US6399482B1 (en) Method and structure for a conductive and a dielectric layer
US7005343B2 (en) Semiconductor device and method of manufacturing the same
KR100997776B1 (ko) 반도체 소자의 제조방법
US20050110143A1 (en) Capacitor of semiconductor device applying damascene process and method of fabricating the same
KR100772073B1 (ko) 엠아이엠 캐패시터 제조방법
KR100997780B1 (ko) 엠아이엠 캐패시터 형성방법
US20040009640A1 (en) High capacitance damascene capacitors

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120806

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee