KR100195329B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 반도체 소자의 캐패시터 제조방법은, 기판 상에 제1절연막과 상기 제1절연막 상에 제2절연막을 형성하는 공정과, 제2절연막을 선택적으로 식각하여 제1콘택을 형성하는 공정과, 제1콘택과 제2절연막 상에 제3절연막을 형성하는 공정과, 상기 제1콘택영역을 포함하는 캐패시터 영역의 제3절연막을 식각하여, 캐패시터 영역에 제2절연막을 포함하는 제1콘택을 노출시키는 공정과, 제1콘택의 제1절연막을 식각하는 공정과, 캐패시터 영역 및 제3절연막 상에 제1전도층을 형성하는 공정과, 캐패시터 영역의 제1전도층상에 임의층을 형성하는 공정과, 임의층을 마스크로 사용하여 제3절연막 상의 제1전도층을 식각하는 공정과, 임의층을 제거하고 제1전도층의 표면에 유전막을 형성하는 공정과, 상기 유전막 상에 제2전도층을 형성하는 공정을 포함한다.

Description

반도체 소자의 캐패시터 제조방법
제1도는 종래의 캐패시터 제조방법을 설명하기 위한 캐패시터의 단면도이고,
제2도는 본 발명의 제조방법을 설명하기 위한 공정별 일부 단면도이고,
제3도는 본 발명의 또 다른 실시예를 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101,201,301 : 반도체 기판 102,202 : 불순물 확산영역
103,203 : 제1절연막 104,204 : 제2절연막
205 : 제3절연막 206 : 콘택홀
109,207,208,308 : 저장 전극 110,210 : 유전막
111,211,311 : 플레이트 전극 212 : 평탄화층
309 : 비트라인
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 메모리셀의 캐패시터를 제조하는 방법은 수없이 많이 있지만, 그 중에서 본 발명과 가장 가까운 하나의 방법을 예로 들면 제1도에 도시된 바와 같은 제조한 캐패시터 제조방법에 있다.
도면을 참조하여 종래에 사용하여 온 제조방법 및 그에 따른 문제점을 설명하면 다음과 같다.
먼저 불순물 확산영역(102)을 형성한 반도체 기판(101) 상에 산화막(103)과 질화막(104)을 차례로 증착한다.
이어 질화막 상에 노드콘택을 정의한 후, 기판의 불순물 확산영역 상의 질화막을 형성한다.
다음 질화막을 마스크로 하여 산화막을 식각하여 콘택홀을 형성한다.
이 콘택홀은 캐패시터의 저장 전극과 불순물 확산영역 사이의 전기적 연결을 위한 것이다.
콘택홀과 질화막 상에 전극으로 사용할 폴리실리콘을 증착한 후, 폴리실리콘 위에 산화막을 증착하고, 사진식각공정으로 산화막을 패터닝하여 산화막필라를 만들고 폴리실리콘을 패터닝하여 하부 저장 전극(109-1)을 만든 다음, 전면에 폴리실리콘을 형성한 후, 에치백하여 실린더 형상의 저장 전극(109-2)을 형성한다.
이어 산화막필라을 제거하여 저장 전극(109)을 형성하고, 저장 전극의 표면에 유전막(110)을 형성하고, 다시 폴리실리콘을 증착하여 플레이트 전극(111)을 형성함으로써 캐패시터를 완성한다.
그러나 이와 같은 종래의 방법으로 제조한 캐패시터는 실린더 구조에 의한 단차가 발생하고 실린더 형성시 함몰될 우려도 있고, 실린더의 선단 부분에 접점을 형성하므로 리키지커런트를 증가시켜서 소자의 신뢰성이 저하된다. 더구나 단위 면적 당의 캐패시터 용량증가는 끝임없는 요망 사항이다.
본 발명은 캐패시터의 정전 용량이 증가되고, 리키지커런트를 개선하는 개량된 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이러한 목적을 위하여 본 발명의 반도체 소자의 캐패시터 제조방법은, 기판 상에 제1절연막과 상기 제1절연막 상에 제2절연막을 형성하는 공정과, 제2절연막을 선택적으로 식각하여 제1콘택을 형성하는 공정과, 제1콘택과 제2절연막 상에 제3절연막을 형성하는 공정과, 상기 제1콘택영역을 포함하는 캐패시터 영역의 제3절연막을 식각하여, 캐패시터 영역에 제2절연막을 포함하는 제1콘택을 노출시키는 공정과, 제1콘택의 제1절연막을 식각하는 공정과, 캐패시터 영역 및 제3절연막 상에 제1전도층을 형성하는 공정과, 캐패시터 영역의 제1전도층상에 임의층을 형성하는 공정과, 임의층을 마스크로 사용하여 제3절연막 상의 제1전도층을 식각하는 공정과, 임의층을 제거하고 제1전도층의 표면에 유전막을 형성하는 공정과, 상기 유전막 상에 제2전도층을 형성하는 공정을 포함한다.
제1절연막과 제3절연막은 동일한 물질이거나 식각 속도가 비슷한 물질을 사용하며, 제1절연막과 제2절연막은 서로 식각 속도가 다른 물질을 사용한다.
또한 반도체 기판에 게이트 전극과 소오스/드레인 전극을 형성하여 트랜지스터를 형성하고, 전면을 제1절연막으로 덮은 다음 소오스/드레인 전극과 연결되는 비트라인을 형성하고, 전면에 제2절연막을 차례로 증착한 다음, 사진식각공정으로 콘택홀이 형성될 부위의 제2절연막을 식각하므로써 저장 전극의 형태를 이중 실린더 형태를 갖도록 하면 캐패시터의 용량을 더욱 크게 할 수가 있다.
제2도는 본 발명의 방법에 의한 캐패시터 제조 공정을 나타낸 것이다.
본 발명의 바람직한 일실시예를 첨부한 제2도를 참조하여 상세히 설명하면 다음과 같다.
제2도의 (a)에 도시한 바와 같이 캐패시터와 연결된 회로 요소, 즉 불순물 확산영역(202)을 형성한 반도체 기판(201) 상에 제1절연막(203)과 제2절연막(294)을 차례로 증착시킨다.
여기서 제1절연막과 제2절연막은 식각 선택비가 큰 물질을 선택하여, 제1절연막과 제2절연막의 두께는 식각 선택성과 웨이퍼 전체의 단차를 고려하여 결정한다.
예로서 제1절연막으로는 평탄화막(BPSG 등)을 사용하며, 제2절연막으로는 질화막 등을 사용한다.
다음 제2도의 (b)에 도시한 바와 같이 사진식각공정을 통하여 원하는 콘택홀을 사이즈에 해당하는 만큼의 제2절연막(204)을 제거한다.
이어서 제2도의 (c)와 같이 제3절연막(205)을 증착한다.
역시 제3절연막의 두께는 글로벌 단차 및 캐패시턴스를 고려하여 원하는 용량을 확보할 수 있도록 조절한다.
제3절연막은 제1절연막과 식각 속도가 비슷한 물질 또는 동일한 물질을 사용한다. 이와 같은 절연막으로서 CVD 산화막 등을 이용한다.
즉, 본 발명의 캐패시터 제조방법에서는 2종 또는 3종의 절연막을 3층으로 사용하며, 3층의 절연막 중에서 가운데층과 나머지 두 층은 식각 선택비가 큰 절연막을 사용한다.
아래층과 위층의 두께는 식각 선택비를 고려하여 조절한다.
다음에는 제2도 (d)와 같이 제3절연막 상에 캐패시터의 실린더형 전극 형성영역을 정의하는 포토레지스트 패턴을 형성한 후, 사진식각공정을 통하여 제3 및 제1절연막을 함께 식각하여 콘택홀(206)을 형성한다. 식각 공정으로 형성한 콘택홀은 단차를 갖는 왕관(Crown)형상을 갖는다.
이어서 제2도의 (e)와 같이 리액티브 스퍼터링 또는 LPCVD 등을 이용하여 전면에 캐패시터의 저장 전극(207,208)을 형성하기 위하여 Ti/TiN층과 W층을 차례로 증착하여 도전물질층(제1도전층)을 형성한다.
다음에 SOG나 BPSG 등으로 평탄화층(212)(또는 임시층으로 불러도 된다)을 형성하여 콘택홀상부의 홈부분까지 매립한다.
제2도의 (f)에 도시한 바와 같이 기계화학적연마 CMP(Chemicacl Mechanical Polishing)공정을 이용하여 평탄화층(212)을 제3절연막(205)의 상단까지 깎아 내어 제3절연층 위의 도전물질층을 제거한다.
CMP 공정은 평탄화층과 캐패시터 저장 전극 물질을 제거할 수 있는 슬러리를 사용한다.
다음으로 습식식각을 이용하여 남아 있는 평탄화층을 완전히 제거한다. 평탄화층을 제거하여 캐패시터의 저장 전극(208)을 노출시킨다.
이어서 저장 전극 상에 캐패시터 유전막(210)으로서 Ta205나 BTSO 등을 LPCVD, PECVD, ECR-PECVD 또는 MOCVD 등과 같은 방법으로 증착한다. Ta205나 BTSO 등과 같은 유전막을 사용하여 용량을 고려하여 원하는 두께로 조절하여 증착한 후, 박막의 안정화를 위하여 적당한 열처리를 행한다.
마지막으로 도전물질인 폴리실리콘이나 TiN 등을 증착하여 캐패시터 플레이트 전극(211)을 형성한다.
제3도는 본 발명의 방법을 적용한 또 다른 일 실시예를 도시한 것이다.
본 실시예는 제2도 a에서 설명한 본 발명의 실시예 1에서 게이트(320)와 소오스/드레인(321) 전극들을 형성하여 트랜지스터를 형성한 기판 위에 제1절연막(303)을 데포지션한 후 제2절연막(304)을 형성하기 전에 비트라인(309)를 먼저 형성한다.
비트라인을 형성한 후에는 위에서 설명한 실시예 1의 방법을 그대로 적용하여 제2절연막(304)을 형성하고 콘택홀 부위의 제2절연막을 식각하고, 전면에 제3절연막을 증착하고, 제3절연막 상에 캐패시터의 실린더형 전극 형성 영역을 정의하는 포토레지스트 패턴을 형성한 후, 사진식각공정을 통하여 제3 및 제1절연막을 함께 식각하여 콘택홀을 형성한다.
이어서 캐패시터의 저장 전극(308)을 형성하기 위한 도전물질로서 Ti/TiN층과 W층을 차례로 증착하고, SOG나 BPSG 등으로 평탄화층을 형성하고, CMP 공정을 이용하여 평탄화층을 제3절연막의 상단까지 깎아낸 후, 습식식각을 이용하여 남아 있는 평탄화층을 완전히 제거한다. 이렇게 하면 캐패시터의 저장 전극(308)이 형성되고 표면이 노출된다.
이어서 저장 전극 상에 캐패시터 유전막(310) 증착하고, 캐패시터 플레이트 전극(311)을 형성한다.
본 발명에 의하면, 저장 전극의 노드 마스크의 사이즈와 글로벌 단차가 같을 경우, 실질적인 가용 면적 증대의 효과가 있으며, 그에 해당하는 글로벌 단차가 개선된다.
첨점이 없는 저장 전극이 형성되므로 리키지커런트 특성을 개선한다.
절연막 형성, CMP 공정으로 식각, 습식식각으로 제거하는 공정을 실시함으로서 인접 소자간의 아이솔레이션이 확실하다.
ILD(Inter layer Dielectric)층을 최대한 활용 가능하여 글로벌 단차를 감소시킨다.

Claims (11)

  1. 기판 상에 제1절연막과 상기 제1절연막 상에 제2절연막을 형성하는 공정과, 제2절연막을 선택적으로 식각하여 제1콘택을 형성하는 공정과, 제1콘택과 제2절연막 상에 제3절연막을 형성하는 공정과, 상기 제1콘택영역을 포함하는 캐패시터 영역의 제3절연막을 식각하여, 캐패시터 영역에 제2절연막을 포함하는 제1콘택을 노출시키는 공정과, 제1콘택의 제1절연막을 식각하는 공정과, 캐패시터 영역 및 제3절연막 상에 제1전도층을 형성하는 공정과, 캐패시터 영역의 제1전도층상에 임의층을 형성하는 공정과, 임의층을 마스크로 사용하여 제3절연막 상의 제1전도층을 식각하는 공정과, 임의층을 제거하고 제1전도층의 표면에 유전막을 형성하는 공정과, 상기 유전막 상에 제2전도층을 형성하는 공정을 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1절연막과 제3절연막은 식각 속도가 비슷한 물질을 사용하며, 상기 제1절연막과 제2절연막은 서로 식각 속도가 다른 물질을 선택하는 것이 특징인 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제1절연막과 제3절연막은 동일한 물질을 사용하며, 상기 제1절연막과 제2절연막은 서로 식각 속도가 서로 다른 물질을 선택하는 것이 특징인 캐패시터 제조방법.
  4. 제2항에 있어서, 상기 제1절연막으로는 평탄화 특성을 가지는 산화막을 사용하며, 상기 제2절연막으로 질화막을 사용하며, 상기 제3절연막으로 CVD 산화막을 사용하는 것이 특징인 캐패시터 제조방법.
  5. 제1항에 있어서, 임의층을 마스크로 사용하여 제3절연막 상의 제1전도층을 식각하는 공정은 CMP 방법으로 표면을 평탄화하면서 제3절연막 상의 제1전도층을 식각하는 것이 특징인 캐패시터 제조방법.
  6. 제1항에 있어서, 임의층을 제거하는 공정은 습식식각 방법을 이용하는 것이 특징인 캐패시터 제조방법.
  7. 반도체 장치의 캐패시터 제조방법에 있어서, 가) 캐패시터와 연결될 불순물 확산영역이 형성된 기판 상에 제1절연막과 제2절연막을 차례로 증착한 다음, 사진식각공정으로 콘택홀이 형성될 부위의 제2절연막을 식각하는 단계와, 나) 제3절연막을 증착하고, 이웃하는 캐패시터와의 경계 부위에만 제3절연막이 남도록 제3절연막을 패터닝하고 이어서 제2절연막으로 마스크 되지 아니하는 제1절연막까지 식각하여 콘택홀을 형성하는 단계와, 다) 캐패시터의 저장 전극이 될 도전물질층을 형성한 다음, 평탄화층을 형성하여 제3절연막 높이 이상으로 평탄화를 시킨 후, CMP 방법으로 평탄화층을 깎아내어 제3절연막의 상부에 있는 도전물질층을 제거하는 단계와, 라) 평탄화층과 제3절연층을 습식식각으로 완전히 제거하여 캐패시터의 저장 전극을 형성하는 단계와, 마) 저장 전극 상에 유전막과 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것이 특징인 캐패시터 제조방법.
  8. 제7항에 있어서, 상기 도전물질층은 표면에 반구형 폴리실리콘을 형성하여 표면적이 크게 되도록 하는 것이 특징인 캐패시터 제조방법.
  9. 반도체 소자의 캐패시터 제조방법에 있어서, 가) 반도체 기판에 트랜지스터를 형성한 다음 전면을 제1절연막으로 덮고 소오스/드레인 전극과 연결되는 비트라인을 형성하고, 전면에 제2절연막을 차례로 증착한 다음, 콘택홀이 형성될 부위의 제2절연막을 식각하는 단계와, 나) 제3절연막을 증착하고, 이웃하는 캐패시터와의 경계 부위에만 제3절연막이 남도록 제3절연막을 패터닝하고 이어서 제2절연막으로 마스크 되지 아니하는 제1절연막까지 식각하여 콘택홀을 형성하는 단계와, 다) 캐패시터의 저장 전극이 될 도전물질을 증착한 다음, 평탄화층을 형성하여 제3절연막 높이 이상으로 평탄화를 시킨 후, 평탄화층을 제3절연막의 상단까지 깎아 내는 단계와, 라) 습식식각을 이용하여 남아 있는 평탄화층과 제3절연층을 완전히 제거하여 캐패시터의 저장 전극을 형성하는 단계와, 마) 저장 전극 상에 유전막과 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것이 특징인 캐패시터 제조방법.
  10. 제9항에 있어서, 상기 제1절연막과 제3절연막은 식각 속도가 비슷한 물질을 사용하며, 상기 제1절연막과 제2절연막은 서로 식각 속도가 다른 물질을 선택하는 것이 특징인 캐패시터 제조방법.
  11. 제9항에 있어서, 상기 제1절연막과 제3절연막은 동일한 물질을 사용하며, 상기 제1절연막과 제2절연막은 서로 식각 속도가 서로 다른 물질을 선택하는 것이 특징인 캐패시터 제조방법.
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