JP2000058790A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000058790A JP10230470A JP23047098A JP2000058790A JP 2000058790 A JP2000058790 A JP 2000058790A JP 10230470 A JP10230470 A JP 10230470A JP 23047098 A JP23047098 A JP 23047098A JP 2000058790 A JP2000058790 A JP 2000058790A
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Junichi Tsuchimoto
淳一 土本
Yutaka Inaba
豊 稲葉
Kan Ogata
完 緒方
Kiyoshi Mori
喜代志 森
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Abstract

(57)【要約】 【課題】 隣接するキャパシタのストレージノードの電
気的分離が良好に行なわれる半導体装置とその製造方法
を提供する。 【解決手段】 層間絶縁膜１０に形成された開口部１２
の側面上および底面上を含む層間絶縁膜１０上にアモル
ファスシリコン膜１４を形成する。そのアモルファスシ
リコン膜１４に、リンイオンを注入する。層間絶縁膜１
０上に位置するアモルファスシリコン膜１４にリンイオ
ンが注入されることによって、結晶粒の成長が妨げられ
て、凹凸を有しないポリシリコン膜が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、隣接するキャパシタのストレ
ージノードの電気的な分離が良好に行なわれる半導体装
置とその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴い、ダイナミッ
ク・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」と
記す。）のメモリセルのキャパシタでは、所定の容量を
得るために、キャパシタ面積を確保する必要がある。こ
のため、キャパシタの構造としては、ピン型構造や王冠
型構造などの立体的構造を含め、さまざまな構造が提案
されている。また、キャパシタ電極（ストレージノー
ド）の表面に凹凸を形成することにより、キャパシタの
表面積を増加させる構造も提案されている。そのような
凹凸を有するストレージノードはポリシリコン膜から形
成されるため、特に、ＨＳＧ（Hemi Spherical Graine
d）ポリシリコン膜あるいは粗面ポリシリコン膜と呼ば
れる。ここでは、以降、ＨＳＧポリシリコン膜と呼ぶ。
ＨＳＧポリシリコン膜は、たとえば、アモルファス（非
晶質）シリコン膜を形成するとともに、このアモルファ
スシリコン膜をジシラン（Ｓｉ2 Ｈ6 ）雰囲気中にて加
熱することにより得られる。
【０００３】ところが、比較的単純な構造のキャパシタ
のストレージノードにこのＨＳＧポリシリコン膜を適用
するだけでは、キャパシタとして十分な表面積を確保す
ることができない。そのため、高集積化が要求されるＤ
ＲＡＭでは、円筒構造やスタックトトレンチ構造のキャ
パシタのストレージノードにＨＳＧポリシリコン膜が適
用されている。
【０００４】そこで、スタックトトレンチ構造のキャパ
シタを有する従来のＤＲＡＭについて、ＵＳＰ５，７６
０，４３４を基本として説明する。まず、そのＤＲＡＭ
の、特に、メモリセル部分の製造方法について図を用い
て説明する。図１９を参照して、既知の方法により、半
導体基板１０２の主表面に、１対のソース・ドレイン領
域１０４ａ、１０４ｂ、ゲート電極部１０６を含む１つ
のＭＯＳトランジスタを形成する。そのゲート電極部１
０６を覆うように半導体基板１０２上にシリコン酸化膜
１０８を形成する。そのシリコン酸化膜１０８にソース
・ドレイン領域１０４ｂの表面を露出するコンタクトホ
ールを形成するとともに、そのコンタクトホール内にプ
ラグ１０９を形成する。シリコン酸化膜１０８上に、さ
らに層間絶縁膜１１０を形成する。その層間絶縁膜１１
０に所定の写真製版および加工を施すことにより、プラ
グ１０９の表面を露出する開口部１１２を形成する。
【０００５】次に図２０を参照して、開口部１１２の側
面上および底面上を含む層間絶縁膜１１０上に、たとえ
ば、ＣＶＤ法によりアモルファスシリコン膜１１４を形
成する。次に図２１を参照して、アモルファスシリコン
膜１１４に、所定の真空度および温度にて熱処理を施す
ことにより、アモルファスシリコン膜１１４の表面に結
晶粒を成長させて、凹凸を有するＨＳＧポリシリコン膜
１１４ａを形成する。
【０００６】次に図２２を参照して、層間絶縁膜１１０
上に形成されたＨＳＧシリコン膜１１４ａを、たとえ
ば、エッチングにより除去する。これにより、開口部１
１２内に凹凸を有するストレージノード１１６が形成さ
れる。
【０００７】次に図２３を参照して、ストレージノード
１１６上に、たとえば、シリコン酸化膜とシリコン窒化
膜とを含むキャパシタ誘電体膜１１８を形成する。その
キャパシタ誘電体膜１１８上に、ポリシリコン膜からな
るセルプレート１２０を形成する。ストレージノード１
１６、キャパシタ誘電体膜１１８およびセルプレート１
２０によりキャパシタが構成される。以上のようにし
て、１つのＭＯＳトランジスタと１つのキャパシタとを
有するＤＲＡＭのメモリセルの主要部が完成する。な
お、実際の工程では、この後、キャパシタを覆うように
さらに層間絶縁膜（図示せず）が形成され、その層間絶
縁膜上に金属配線（図示せず）等が形成されてＤＲＡＭ
が完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たＤＲＡＭの製造方法では以下に示すような問題点があ
った。キャパシタのストレージノード１１６を形成する
ために、図２２に示す工程において、層間絶縁膜１１０
上に形成されたＨＳＧポリシリコン膜が除去される。こ
の際に、たとえば、エッチングによって除去しようとす
ると、ＨＳＧポリシリコン膜の凹凸やその凹凸の表面に
形成された自然酸化膜等に起因して、エッチングが均一
に行なわれずに、たとえば図２４に示すように、シリコ
ン膜残渣１２２が発生することがあった。そのため、隣
接するキャパシタのストレージノード１１６、１１６が
電気的に短絡することがあった。
【０００９】また、隣接するストレージノード１１６、
１１６間が電気的に短絡が生じない程度のシリコン残渣
であっても、ストレージノード１１６上にセルプレート
１２０を形成する際に、シリコン膜残渣１２２の上に形
成されるセルプレート１２０のポリシリコン膜が異常成
長して、セルプレート１２０に突起状部１２４が形成さ
れることがあった。そのため、セルプレート１２０上に
形成される絶縁膜（図示せず）が比較的薄い場合などに
は、その絶縁膜によって突起状部１２４が埋込まれず
に、絶縁膜上に形成される金属配線（図示せず）と電気
的に短絡することがあった。
【００１０】本発明は上記問題点を解決するためになさ
れたものであり、隣接するキャパシタのストレージノー
ドの電気的な分離が良好に行なわれる半導体装置とその
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の局面にお
ける半導体装置の製造方法は、以下の工程を備えてい
る。半導体基板上に電極層となる所定の膜を形成する。
所定の膜の表面に結晶粒を成長させることにより凹凸を
形成する。電極層となる所定領域以外の領域に位置する
所定の膜を除去して、第１電極層を形成する。その第１
電極層上に誘電体層を介在させて第２電極層を形成す
る。所定の膜を形成した後所定の膜に凹凸を形成する前
に、結晶粒が成長するのを妨げるための不純物を、所定
領域以外の領域に位置する所定の膜に導入する不純物導
入工程を備えている。
【００１２】この製造方法によれば、所定の膜に凹凸を
形成する際に、結晶粒の成長を妨げる不純物が導入され
ているため、電極層となる所定の領域以外に位置する所
定の膜では、結晶粒の成長が妨げられて凹凸が形成され
ない。これにより、その領域に位置する所定の膜を除去
する際に、エッチングが均一に進行して、エッチング残
渣が生じるのが抑えられる。その結果、隣接する第１電
極層の電気的な分離が良好に行なわれる半導体装置を製
造することができる。
【００１３】好ましくは、以下の工程を備えている。す
なわち、所定の膜を形成する前に、半導体基板の主表面
に絶縁層を形成する工程と、その絶縁層に開口部を形成
する工程とを備え、所定の膜を形成する工程は、開口部
の側面上および底面上を含む前記絶縁層上に形成する工
程を含み、不純物導入工程は、絶縁層上に位置する所定
の膜に導入する工程を含んでいる。
【００１４】この場合には、開口部の側面上および底面
上に形成された所定の膜に凹凸が形成され、絶縁層上に
位置する所定の膜には凹凸が形成されない。その結果、
開口部内に凹凸を有する第１電極層を容易に形成するこ
とができる。
【００１５】また、不純物導入工程としては、イオン注
入法により、所定の不純物イオンを注入するイオン注入
工程を含んでいることが望ましい。
【００１６】この場合には、開口部の少なくとも側面上
に形成された部分を除く所定の膜に、注入マスクなしで
不純物イオンを容易に注入することができる。
【００１７】さらに、そのイオン注入工程としては、所
定の不純物イオンを半導体基板に対して斜めから注入す
る工程を含んでいることが望ましい。
【００１８】この場合には、開口部内の特に底面部分に
不純物イオンが注入されることを防ぎ、開口部の底面上
に形成された所定の膜にも容易に凹凸を形成することが
できる。
【００１９】また、さらにそのイオン注入工程では、開
口部の開口端およびその開口端近傍の所定の膜に所定の
不純物が注入されるように注入角度が選択されるのが望
ましい。
【００２０】この場合には、開口部の奥のほうにまで不
純物が導入されるのを効果的に抑制して、開口部の側面
上および底面上に形成された所定の膜の表面に凹凸を十
分に形成することができる。
【００２１】またイオン注入工程としては、開口部内に
のみ形成されたマスク部材をマスクとして、所定の不純
物イオンを注入する工程を含んでいることが好ましい。
【００２２】この場合には、マスク部材を開口部内に自
己整合的に容易に形成することができるとともに、その
マスク部材によって開口部内に不純物イオンが導入され
るのを良好に防ぐことができる。これにより、開口部の
側面上および底面上に形成された所定の膜に凹凸を良好
に形成することができる。
【００２３】好ましくはイオン注入工程におけるドーズ
量は、１×１０15／ｃｍ2 以上１×１０16／ｃｍ2 以下
である。
【００２４】これは、ドーズ量が１×１０15／ｃｍ2 よ
り少ない場合では、所定の膜に結晶粒が成長するのを十
分に抑制することができないからであり、一方、ドーズ
量が１×１０16／ｃｍ2 より多い場合では、不純物イオ
ンの注入時間に長時間を要し、生産性を阻害するからで
ある。
【００２５】好ましくは、以下の工程を備えている。す
なわち、所定の膜を形成する前に、半導体基板上に所定
導電型の導電領域を形成する工程を備え、開口部を形成
する工程は、その導電領域の表面を露出する工程を含
み、イオン注入工程の所定の不純物イオンは、導電領域
の所定の導電型と同じ導電型の不純物イオンを注入する
ことを含んでいる。
【００２６】この場合には、所定の膜に注入される不純
物イオンの導電型が導電領域の導電型と同じであるた
め、第１電極層と導電領域の接触抵抗を低減することが
できる。
【００２７】本発明の第２の局面における半導体装置
は、半導体基板と、絶縁層と、開口部と、第１電極層
と、第２電極層とを備えている。半導体基板は、主表面
を有している。絶縁層は、半導体基板の主表面に形成さ
れている。開口部は、絶縁層に半導体基板の表面を露出
するように形成されている。第１電極層は、開口部の側
面上および底面上に形成され凹凸を有している。第２電
極層は、第１電極層上に誘電体層を介在させて形成され
ている。開口部の側面上に位置する第１電極層の部分の
表面に形成された凹凸の大きさと、底面上に位置する第
１電極層の部分の表面に形成された凹凸の大きさとが異
なっている。
【００２８】この構造は、本発明の第１の局面における
半導体装置の製造方法の好ましい工程、すなわち、電極
層となる所定の膜を開口部の側面上および底面上を含む
絶縁層上に形成するとともに、イオン注入工程によっ
て、絶縁層上に位置する所定の膜に導入することにより
得られるものである。イオン注入工程における注入角度
によっては、不純物イオンが開口部の底面部分に到達す
ることがある。そのため、開口部の底面上に位置する第
１電極層の部分に形成される凹凸の大きさが、側面上に
位置している部分の凹凸の大きさと異なっている。
【００２９】本発明の第３の局面における半導体装置
は、半導体基板と、絶縁層と、開口部と、第１電極層
と、第２電極層とを備えている。半導体基板は主表面を
有している。絶縁層は、半導体基板の主表面に形成され
ている。開口部は、絶縁層に半導体基板の表面を露出す
るように形成されている。第１電極層は、開口部の側面
上および底面上に形成され凹凸を有している。第２電極
層は、第１電極層上に誘電体層を介在させて形成されて
いる。開口部の開口端およびその開口端近傍に位置する
第１電極層の部分に形成された凹凸の大きさと、開口端
およびその開口端近傍以外に位置する第１電極層の部分
に形成された凹凸の大きさとが異なっている。
【００３０】この構造は、本発明の第１の局面における
半導体装置の製造方法のより好ましい工程、すなわち、
電極層となる所定の膜を開口部の側面上および底面上を
含む絶縁層上に形成するとともに、イオン注入工程にお
いて、不純物イオンを所定の膜に半導体基板に対して斜
めに注入することによって得られるものである。イオン
注入工程における注入角度によっては、不純物イオンが
開口部の開口端とその近傍部分にも到達することがあ
る。そのため、開口端とその近傍に位置する第１電極層
の部分に形成される凹凸の大きさが、開口端とその近傍
以外に位置する第１電極層の部分に形成される凹凸の大
きさとが異なっている。
【００３１】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法およ
びその製造方法によって得られる半導体装置としてのＤ
ＲＡＭについて図を用いて説明する。まず図１を参照し
て、従来の技術の項において説明したように、既知の方
法により、半導体基板２の主表面に１対のソース・ドレ
イン領域４ａ、４ｂおよびゲート電極部６を含む１つの
ＭＯＳトランジスタを形成する。このＭＯＳトランジス
タはＤＲＡＭのメモリセルにおけるスイッチング素子と
なる。そのゲート電極６を覆うように半導体基板２上
に、ＣＶＤ法等によりシリコン酸化膜８を形成する。
【００３２】そのシリコン酸化膜８に、ソース・ドレイ
ン領域４ｂの表面を露出するコンタクトホールを形成す
るとともに、そのコンタクトホール内にソース・ドレイ
ン領域４ｂに電気的に接続されるプラグ９をポリシリコ
ン膜などから形成する。次に、シリコン酸化膜８上にさ
らに、シリコン酸化膜などからなる膜厚約１μｍの層間
絶縁膜１０をＣＶＤ法等により形成する。その層間絶縁
膜１０に、所定の写真製版および加工を施すことによ
り、プラグ９の表面を露出する開口部１２を形成する。
【００３３】次に図２を参照して、モノシラン（ＳｉＨ
4 ）ガスを用い、温度５２０℃の条件のもとで、開口部
１２の側面上および底面上を含む層間絶縁膜１０上に、
膜厚約５００Åのアモルファスシリコン膜１４を形成す
る。
【００３４】次に図３を参照して、加速エネルギー５０
ＫｅＶ、ドーズ量４×１０15／ｃｍ 2 にて、リンイオン
を半導体基板２に対してほぼ垂直に注入する。これによ
り、層間絶縁膜１０の上面上および開口部１２の底面上
にそれぞれ形成されているアモルファスシリコン膜１４
にリンイオンが注入される。
【００３５】次に図４を参照して、たとえば「半球状グ
レインポリシリコンの形成機構」（応用物理第６１巻第
１１号ｐ．１１４７〜１１５１，１９９２）に記載され
た方法に基づいて、アモルファスシリコン膜１４に所定
の真空度にて熱処理を施す。この熱処理により、アモル
ファスシリコン膜１４の表面では結晶粒が成長する。し
かしながらこのとき、リンイオンが注入されたアモルフ
ァスシリコン膜１４の部分では、そのリンによって結晶
粒の成長が妨げられる。その結果、層間絶縁膜１０上に
形成されたアモルファスシリコン膜１４では、結晶粒の
成長が抑えられて凹凸を有しないポリシリコン膜１４ｂ
が形成される。
【００３６】また、開口部１２の底面上に形成されたア
モルファスシリコン膜１４でも、同様に、結晶粒の成長
が抑えられる。一方、リンイオンが注入されない開口部
１２の側面上に形成されたアモルファスシリコン膜１４
には、結晶粒が成長して、直径約３０〜１００ｎｍの凹
凸を有するＨＳＧポリシリコン膜１４ａが形成される。
【００３７】次に図５を参照して、ポリシリコン膜１４
ｂ上にフォトレジスト（図示せず）を塗布して、ＨＳＧ
ポリシリコン膜１４ａが形成された開口部１２内にフォ
トレジスト１７の埋め込み形成をする。その後、エッチ
ングを施すことにより、層間絶縁膜１０上に形成された
ポリシリコン膜１４ｂを除去する。その後、ＨＳＧポリ
シリコン膜１４ａに適当な導電型の不純物を導入するこ
とによりストレージノード１６を形成する。
【００３８】次に図６を参照して、ストレージノード１
６上に、キャパシタ誘電体膜１８を形成する。そのキャ
パシタ誘電体膜１８上に、ポリシリコン膜などからなる
セルプレート２０を形成する。ストレージノード１６、
キャパシタ誘電体膜１８およびセルプレート２０により
キャパシタが構成される。以上のようにして、ＤＲＡＭ
の１つのＭＯＳトランジスタと１つのキャパシタとを含
むメモリセルの主要部が完成する。この後、セルプレー
ト２０を覆うように層間絶縁膜（図示せず）を形成する
とともに、その層間絶縁膜上に金属配線（図示せず）等
を形成することにより、ＤＲＡＭが完成する。
【００３９】上述した製造方法によれば、図３に示す工
程において、層間絶縁膜１０上に位置するアモルファス
シリコン膜１４にリンイオンを注入することにより、図
４に示す工程において、その部分のアモルファスシリコ
ン膜１４における結晶粒の成長が妨げられて、表面に凹
凸を有しないポリシリコン膜１４ｂが形成される。した
がって、図５に示す工程において、ポリシリコン膜１４
ｂをエッチングにより除去する際に、表面の凹凸等に起
因したエッチング残渣が生じることが抑えられる。その
結果、たとえば図７に示すように、隣接するストレージ
ノード１６、１６間にポリシリコン膜の残渣が存在する
ことによる電気的な短絡がなくなり、両ストレージノー
ド１６、１６を電気的に良好に分離することができる。
そして、以上のようにして製造されたＤＲＡＭでは、メ
モリセルのキャパシタに電荷が適切に蓄積されて、記憶
保持特性が向上する。
【００４０】なお、このＤＲＡＭでは、上述したよう
に、図３に示すイオン注入工程においてリンイオンが半
導体基板に対してほぼ垂直に注入されるため、開口部１
２の底面上に位置するアモルファスシリコン膜１４にも
リンイオンが注入されることがある。そのため、開口部
１２の底面上に位置するアモルファスシリコン膜１４に
おける結晶粒の成長が妨げられて、その凹凸の大きさが
開口部１２の側面上に位置するアモルファスシリコン膜
１４に形成される凹凸の大きさよりも小さい。
【００４１】ところが、開口部１２の底面上に位置する
アモルファスシリコン膜１４の部分では、たとえば、そ
の下に位置するプラグのポリシリコン膜の表面形状によ
っては、その上に形成されるアモルファスシリコン膜の
表面に比較的大きな凹凸が形成されることがある。この
ような場合には、開口部の底面上に位置するストレージ
ノード１６の部分の凹凸の大きさは、側面上に位置する
ストレージノード部分の凹凸の大きさよりも大きくなる
ことがある。
【００４２】実施の形態２ 実施の形態１において説明した製造方法では、リンイオ
ンは半導体基板２に対してほぼ垂直に注入される。その
ため、開口部１２の底面上に形成されたアモルファスシ
リコン膜１４にもリンイオンが注入される。その結果、
開口部１２の底面上のアモルファスシリコン膜１４で
は、結晶粒の成長が妨げられて、十分な大きさの凹凸を
有するポリシリコン膜が形成されないことがある。キャ
パシタの容量を確保するには、その部分のアモルファス
シリコン膜にも凹凸が形成されていることが望ましい。
そこで、本実施の形態では、開口部の底面上に位置する
アモルファスシリコン膜にも側面上に形成されたアモル
ファスシリコン膜と同様に、凹凸を形成することができ
る方法について説明する。
【００４３】まず、実施の形態１において説明した図２
に示す工程の後、図８を参照して、アモルファスシリコ
ン膜１４に、図３に示す工程と同様の加速エネルギーお
よびドーズ量にて、リンイオンを半導体基板２に対して
入射角θにて注入する。これにより、リンイオンは開口
部１２の開口端に遮られて、開口部１２の底面上に位置
するアモルファスシリコン膜１４には注入されない。
【００４４】次に図９を参照して、図４に示す工程と同
様の条件にてアモルファスシリコン膜１４に熱処理を施
す。このとき、リンイオンは層間絶縁膜１０上に位置す
るアモルファスシリコン膜１４に注入され、開口部１２
の側面上に位置するアモルファスシリコン膜１４には注
入されていない。そのため、開口部１２の側面上および
底面上に位置するアモルファスシリコン膜１４では結晶
粒が成長して、ＨＳＧポリシリコン膜１４ａ、１４ｃが
形成される。一方、層間絶縁膜１０上に位置するアモル
ファスシリコン膜１４では、結晶粒の成長が妨げられ
て、凹凸を有しないポリシリコン膜１４ｂが形成され
る。
【００４５】次に図１０を参照して、図５に示す工程と
同様に、層間絶縁膜１０上に位置するポリシリコン膜１
４ｂをエッチングにより除去する。この後、フォトレジ
スト１７を除去するとともに、ＨＳＧポリシリコン膜１
４ａ、１４ｃに適当な導電型の不純物を導入することに
よりストレージノード１６を形成する。
【００４６】次に図１１を参照して、図６に示す工程と
同様に、ストレージノード１６上にキャパシタ誘電体膜
１８を介在させてポリシリコン膜などからなるセルプレ
ート２０を形成する。これにより、ＤＲＡＭのメモリセ
ルの主要部が完成する。
【００４７】上述した製造方法によれば、実施の形態１
において説明した効果に加えて、開口部１２の底面上に
位置するストレージノード１６の部分にも凹凸が形成さ
れるため、キャパシタの容量がさらに増加するという効
果が得られる。
【００４８】ところで、上述した製造方法では、リンイ
オンは図８に示す工程において、半導体基板２に対して
入射角度θにて注入される。この入射角度θが比較的小
さい場合には、リンイオンは開口部１２のより奥にまで
注入され、アモルファスシリコンの結晶粒の成長を妨げ
ることになる。そこで、この入射角度θとしては、図１
２に示すように、層間絶縁膜１０の上面から長さＬだけ
下がった位置におけるアモルファスシリコン膜１４の部
分と開口部１２の開口端に位置するアモルファスシリコ
ン１４の部分とを結ぶ線分と、半導体基板２の法線とを
なす角度Θより大きいことが望ましい。そして、この長
さＬとしては、ポリシリコン膜をエッチングする際のマ
スク材の加工精度やポリシリコン膜のエッチング精度か
ら、約０．１μｍ以下程度であることが望ましい。
【００４９】なお、以上のようにして形成されるＤＲＡ
Ｍのストレージノード１６では、図１０に示す工程にお
いて、開口部１２の開口端上と層間絶縁膜１０上とに位
置する、リンイオンが注入されて結晶粒の成長が妨げら
れたポリシリコン膜が除去されるものの、注入条件やポ
リシリコン膜のエッチング条件によっては、結晶粒の成
長が妨げられたポリシリコン膜が残って、開口部１２の
開口端近傍の開口部内に位置するＨＳＧポリシリコン膜
の凹凸の大きさが、開口部１２の底面上や側面上の比較
的深いところに位置するＨＳＧポリシリコン膜の凹凸の
大きさよりも小さいことがある。
【００５０】実施の形態３ 実施の形態３に係る半導体装置の製造方法について図を
用いて説明する。実施の形態１において説明した図２に
示す工程の後、図１３を参照して、アモルファスシリコ
ン膜１４が形成された開口部１２内に、フォトレジスト
などの注入マスク部材２１を形成する。この注入マスク
部材２１は、アモルファスシリコン膜１４上にフォトレ
ジストを塗布するとともに、全面エッチングを施すこと
により、自己整合的に容易に開口部１２内に形成され
る。その注入マスク部材２１をマスクとして、図３に示
す工程と同様の加速エネルギーおよびドーズ量にて、リ
ンイオンをアモルファスシリコン膜１４に注入する。こ
の場合、リンイオンを半導体基板に対して斜めに注入し
ても、垂直に注入してもよい。これにより、層間絶縁膜
１０上に位置するアモルファスシリコン膜１４にリンイ
オンが注入される。その後、注入マスク部材２１を除去
する。
【００５１】次に図１４を参照して、図４に示す工程と
同様の条件にてアモルファスシリコン膜１４に熱処理を
施す。このとき、リンイオンは層間絶縁膜１０上に位置
するアモルファスシリコン膜１４に注入されて、開口部
１２の側面上および底面上に位置するアモルファスシリ
コン膜１４には注入されていない。そのため、開口部１
２の側面上および底面上に位置するアモルファスシリコ
ン膜１４では、結晶粒が成長してＨＳＧポリシリコン膜
１４ａ、１４ｃが形成される。層間絶縁膜１０上に位置
するアモルファスシリコン膜１４では、結晶粒の成長が
妨げられて、凹凸を有しないポリシリコン膜１４ｂが形
成される。その後、実施の形態２において説明した図１
１に示す工程と同様の工程を経ることにより、ＤＲＡＭ
のメモリセルの主要部が完成する。
【００５２】上述した製造方法によれば、実施の形態１
および実施の形態２において説明したのと同様に、スト
レージノード１６の電気的な分離が良好に行われるとと
もに、キャパシタの容量をさらに増加することができ
る。
【００５３】実施の形態４ 実施の形態１〜３では、キャパシタの構造としてスタッ
クトトレンチ型を例に挙げた。本実施の形態では、上記
以外のスタックトキャパシタ構造を有するキャパシタを
例に挙げて説明する。
【００５４】まず、実施の形態１において説明した図１
に示す工程において、シリコン酸化膜８にプラグ９を形
成した後、図１５を参照して、シリコン酸化膜８上に、
リンなどをドープしたドープトポリシリコン膜からな
る、側面と上面とを有する導電体部２２を形成する。そ
の導電体部２２を覆うように、シリコン酸化膜８上に、
ＣＶＤ法によりアモルファスシリコン膜２４を形成す
る。
【００５５】次に図１６を参照して、実施の形態１にお
いて説明した図３に示す工程と同様の注入条件にて、導
電体部２２の上面上に位置するアモルファスシリコン膜
２４の部分とシリコン酸化膜８上に位置するアモルファ
スシリコン膜２４の部分とにリンイオンを注入する。こ
のとき、導電体部２２の側面上に位置するアモルファス
シリコン膜２４には、リンイオンは注入されない。
【００５６】次に図１７を参照して、実施の形態１にお
いて説明した図４に示す工程と同様の条件にてアモルフ
ァスシリコン膜２４に熱処理を施す。このとき、リンイ
オンは、導電体部２２の上面上に位置するアモルファス
シリコン膜２４およびシリコン酸化膜８上に位置するア
モルファスシリコン膜２４に注入され、導電体部２２の
側面に位置するアモルファスシリコン膜２４には注入さ
れていない。このため、導電体部の側面上に位置するア
モルファスシリコン膜２４では結晶粒が成長してＨＳＧ
ポリシリコン膜２４ａが形成される。導電体部２２の上
面上に位置するアモルファスシリコン膜２４およびシリ
コン酸化膜上８に位置するアモルファスシリコン膜２４
では、結晶粒の成長が妨げられて、凹凸を有しないポリ
シリコン膜２４ｂ、２４ｃがそれぞれ形成される。
【００５７】次に図１８を参照して、異方性エッチング
を施すことにより、導電体部２２の上面上に位置するポ
リシリコン膜２４ｂおよびシリコン酸化膜８上に位置す
るポリシリコン膜２４ｃを除去する。その後、ＨＳＧポ
リシリコン膜２４ａに所定の導電型の不純物を導入する
ことにより、導電体部２２を含むストレージノード２６
を形成する。そのストレージノード２６上にキャパシタ
誘電体膜２８を介在させて、ポリシリコン膜からなるセ
ルプレート３０を形成する。以上により、ＤＲＡＭのメ
モリセルの主要部が完成する。
【００５８】上述した製造方法では、図１７に示す工程
において、シリコン酸化膜８上に位置するアモルファス
シリコン膜では、凹凸を有しないポリシリコン膜２４ｃ
が形成される。そのポリシリコン膜２４ｃをエッチング
により除去する際に、表面の凹凸等に起因したポリシリ
コン膜のエッチング残渣が生じることが抑えられる。そ
の結果、他の実施の形態において説明したように、隣接
する他のストレージノード（図示せず）との間にポリシ
リコン膜の残渣が存在することによる電気的な短絡がな
くなり、両ストレージノードを電気的に良好に分離する
ことができる。その結果、実施の形態１において説明し
た効果と同様の効果を得ることができる。
【００５９】なお、上記各実施の形態においては、不純
物イオンとしてリンイオンを例に挙げたが、イオン種と
しては、これに限らず、砒素やシリコンを注入してもよ
い。この場合にも、各実施の形態において説明した効果
と同様の効果が得られることが確認された。
【００６０】さらに、イオン種としては、ストレージノ
ードの下部に電気的に接続されるプラグとして、たとえ
ばドープトポリシリコン膜からなるプラグを形成する場
合には、そのプラグにドープされた不純物の導電型と同
一の導電型の不純物イオンを注入することが望ましい。
プラグの導電型がｎ型の場合では、上述したように、リ
ン、砒素などを注入し、一方、プラグの導電型がｐ型の
場合では、ボロンなどを注入することが望ましい。この
場合には、ストレージノードとプラグとのコンタクト抵
抗を低減することができる。
【００６１】また、ドーズ量として、各実施の形態にお
いては、４×１０15／ｃｍ2 を例に挙げたが、ドーズ量
として、１×１０15／ｃｍ2 以上であれば、各実施の形
態において説明した効果と同様の効果が得られることが
判明した。一方、ドーズ量が１×１０16／ｃｍ2 より大
きい場合には、注入に長時間を要するため、生産性を阻
害する。そのため、ドーズ量の上限値としては、１×１
０16／ｃｍ2 が望ましい。
【００６２】さらに、実施の形態１〜３において、ポリ
シリコン膜１４ｂを除去するために、ＨＳＧポリシリコ
ン膜１４ａが形成された開口部１２内にフォトレジスト
１７を形成したが、フォトレジストの他に、ＳＯＧ膜
（Spin On Glass ）を形成しても、同様の効果が得られ
ることが判明した。
【００６３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６４】
【発明の効果】本発明の第１の局面における半導体装置
の製造方法によれば、所定の膜に凹凸を形成する際に、
結晶粒の成長を妨げる不純物が導入されているため、電
極層となる所定の領域以外に位置する所定の膜では、結
晶粒の成長が妨げられて凹凸が形成されない。これによ
り、その領域に位置する所定の膜を除去する際に、エッ
チングが均一に進行して、エッチング残渣が生じるのが
抑えられる。その結果、隣接する第１電極層の電気的な
分離が良好に行なわれる半導体装置を製造することがで
きる。
【００６５】好ましくは、所定の膜を形成する前に、半
導体基板の主表面に絶縁層を形成する工程と、その絶縁
層に開口部を形成する工程とを備え、所定の膜を形成す
る工程は、開口部の側面上および底面上を含む前記絶縁
層上に形成する工程を含み、不純物導入工程は、絶縁層
上に位置する所定の膜に導入する工程を含んでいること
によって、開口部の側面上および底面上に形成された所
定の膜に凹凸が形成され、絶縁層上に位置する所定の膜
には凹凸が形成されない。その結果、開口部内に凹凸を
有する第１電極層を容易に形成することができる。
【００６６】また、不純物導入工程としては、イオン注
入法により、所定の不純物イオンを注入するイオン注入
工程を含んでいることによって、開口部の少なくとも側
面上に形成された部分を除く所定の膜に、注入マスクな
しで不純物イオンを容易に注入することができる。
【００６７】さらに、そのイオン注入工程としては、所
定の不純物イオンを半導体基板に対して斜めから注入す
る工程を含んでいることによって、開口部内の特に底面
部分に不純物イオンが注入されることを防ぎ、開口部の
底面上に形成された所定の膜にも容易に凹凸を形成する
ことができる。
【００６８】また、さらにそのイオン注入工程では、開
口部の開口端およびその開口端近傍の所定の膜に所定の
不純物が注入されるように注入角度が選択されることに
よって、開口部の奥のほうにまで不純物が導入されるの
を効果的に抑制して、開口部の側面上および底面上に形
成された所定の膜の表面に凹凸を十分に形成することが
できる。
【００６９】またイオン注入工程としては、開口部内に
のみ形成されたマスク部材をマスクとして、所定の不純
物イオンを注入する工程を含んでいることによって、マ
スク部材を開口部内に自己整合的に容易に形成すること
ができるとともに、そのマスク部材によって開口部内に
不純物イオンが導入されるのを良好に防ぐことができ
る。これにより、開口部の側面上および底面上に形成さ
れた所定の膜に凹凸を良好に形成することができる。
【００７０】イオン注入工程におけるドーズ量は、１×
１０15／ｃｍ2 以上１×１０16／ｃｍ2 以下であること
が望ましく、ドーズ量が１×１０15／ｃｍ2 より少ない
場合では、所定の膜に結晶粒が成長するのを十分に抑制
することができず、一方、ドーズ量が１×１０16／ｃｍ
2 より多い場合では、不純物イオンの注入時間に長時間
を要し、生産性を阻害する。
【００７１】好ましくは、所定の膜を形成する前に、半
導体基板上に所定導電型の導電領域を形成する工程を備
え、開口部を形成する工程は、その導電領域の表面を露
出する工程を含み、イオン注入工程の所定の不純物イオ
ンは、導電領域の所定の導電型と同じ導電型の不純物イ
オンを注入することを含んでいることによって、所定の
膜に注入される不純物イオンの導電型が導電領域の導電
型と同じであるため、第１電極層と導電領域の接触抵抗
を低減することができる。
【００７２】本発明の第２の局面における半導体装置の
構造は、本発明の第１の局面における半導体装置の製造
方法の好ましい工程、すなわち、電極層となる所定の膜
を開口部の側面上および底面上を含む絶縁層上に形成す
るとともに、イオン注入工程によって、絶縁層上に位置
する所定の膜に導入することにより得られるものであ
る。イオン注入工程における注入角度によっては、不純
物イオンが開口部の底面部分に到達することがある。そ
のため、開口部の底面上に位置する第１電極層の部分に
形成される凹凸の大きさが、側面上に位置している部分
の凹凸の大きさと異なっている。
【００７３】本発明の第３の局面における半導体装置の
構造は、本発明の第１の局面における半導体装置の製造
方法のより好ましい工程、すなわち、電極層となる所定
の膜を開口部の側面上および底面上を含む絶縁層上に形
成するとともに、イオン注入工程において、不純物イオ
ンを所定の膜に半導体基板に対して斜めに注入すること
によって得られるものである。イオン注入工程における
注入角度によっては、不純物イオンが開口部の開口端と
その近傍部分にも到達することがある。そのため、開口
端とその近傍に位置する第１電極層の部分に形成される
凹凸の大きさが、開口端とその近傍以外に位置する第１
電極層の部分に形成される凹凸の大きさとが異なってい
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
【図７】 本実施の形態に係る半導体装置の効果を説明
するための断面図である。
【図８】 本実施の形態２に係る半導体装置の製造方法
の一工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、注入角度のより好
ましい配置を示す断面図である。
【図１３】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
【図１９】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図２０】 図１９に示す工程の後に行なわれる工程を
示す断面図である。
【図２１】 図２０に示す工程の後に行なわれる工程を
示す断面図である。
【図２２】 図２１に示す工程の後に行なわれる工程を
示す断面図である。
【図２３】 図２２に示す工程の後に行なわれる工程を
示す断面図である。
【図２４】 従来の半導体装置における問題点を説明す
るための一断面図である。
【符号の説明】
２ 半導体基板、４ａ，４ｂ ソース・ドレイン領域、
６ ゲート電極部、８シリコン酸化膜、９ プラグ、１
０ 層間絶縁膜、１２ 開口部、１４ アモルファスシ
リコン膜、１４ａ ＨＳＧポリシリコン膜、１４ｂ、１
４ｃ ポリシリコン膜、１４ｄ ＨＳＧポリシリコン
膜、１６ ストレージノード、１７ フォトレジスト、
１８ キャパシタ誘電体膜、２０ セルプレート、２１
注入マスク部材、２２ 導電体部、２４ アモルファ
スシリコン膜、２４ａ ＨＳＧポリシリコン膜、２４
ｂ、２４ｃ ポリシリコン膜、２６ ストレージノー
ド、２８ キャパシタ誘電体膜、３０ セルプレート。
フロントページの続き (72)発明者 緒方 完 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森 喜代志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD24 AD42 AD49 AD62 JA33 MA06 MA17 PR33 PR36 PR37

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に電極層となる所定の膜を
    形成する工程と、 前記所定の膜の表面に結晶粒を成長させることにより、
    凹凸を形成する工程と、 電極層となる所定領域以外の領域に位置する前記所定の
    膜を除去して、第１電極層を形成する工程と、 前記第１電極層上に誘電体層を介在させて第２電極層を
    形成する工程とを含み、 前記所定の膜を形成した後前記所定の膜に凹凸を形成す
    る前に、結晶粒が成長するのを妨げるための不純物を、
    前記所定領域以外の領域に位置する前記所定の膜に導入
    する不純物導入工程を備えた、半導体装置の製造方法。
  2. 【請求項２】 前記所定の膜を形成する前に、前記半導
    体基板の主表面に絶縁層を形成する工程と、 前記絶縁層に開口部を形成する工程とを備え、 前記所定の膜を形成する工程は、前記開口部の側面上お
    よび底面上を含む前記絶縁層上に形成する工程を含み、 前記不純物導入工程は、前記絶縁層上に位置する前記所
    定の膜に導入する工程を含む、請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記不純物導入工程は、イオン注入法に
    より、所定の不純物イオンを注入するイオン注入工程を
    含む、請求項１または２に記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記イオン注入工程は、前記所定の不純
    物イオンを前記半導体基板に対して斜めから注入する工
    程を含む、請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記イオン注入工程は、前記開口部の開
    口端および該開口端近傍の前記所定の膜に前記所定の不
    純物が注入されるように、注入角度が選択される、請求
    項４記載の半導体装置の製造方法。
  6. 【請求項６】 前記イオン注入工程は、前記開口部内に
    のみ形成されたマスク部材をマスクとして、前記所定の
    不純物イオンを注入する工程を含む、請求項３記載の半
    導体装置の製造方法。
  7. 【請求項７】 前記イオン注入工程におけるドーズ量
    は、１×１０15／ｃｍ 2 以上１×１０16／ｃｍ2 以下で
    ある、請求項３〜６のいずれかに記載の半導体装置の製
    造方法。
  8. 【請求項８】 前記所定の膜を形成する前に、 前記半導体基板上に所定導電型の導電領域を形成する工
    程を備え、 前記開口部を形成する工程は、前記導電領域の表面を露
    出する工程を含み、 前記イオン注入工程の前記所定の不純物イオンは、前記
    導電領域の所定の導電型と同じ導電型の不純物イオンを
    注入することを含む、請求項２〜７のいずれかに記載の
    半導体装置の製造方法。
  9. 【請求項９】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された絶縁層と、 前記絶縁層に、前記半導体基板の表面を露出するように
    形成された開口部と、 前記開口部の側面上および底面上に形成された凹凸を有
    する第１電極層と、 前記第１電極層上に誘電体層を介在させて形成された第
    ２電極層とを備え、 前記開口部の前記側面上に位置する前記第１電極層の部
    分の表面に形成された凹凸の大きさと、前記底面上に位
    置する前記第１電極層の部分の表面に形成された凹凸の
    大きさとが異なる、半導体装置。
  10. 【請求項１０】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された絶縁層と、 前記絶縁層に、前記半導体基板の表面を露出するように
    形成された開口部と、 前記開口部の側面上および底面上に形成された凹凸を有
    する第１電極層と、 前記第１電極層上に誘電体層を介在させて形成された第
    ２電極層とを備え、 前記開口部の開口端および該開口端近傍に位置する前記
    第１電極層の部分に形成された凹凸の大きさと、前記開
    口部の開口端および該開口端近傍以外に位置する前記第
    １電極層の部分に形成された凹凸の大きさとが異なる、
    半導体装置。
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