JP3364244B2 - 半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置の製造方法

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JP3364244B2
JP3364244B2 JP23764192A JP23764192A JP3364244B2 JP 3364244 B2 JP3364244 B2 JP 3364244B2 JP 23764192 A JP23764192 A JP 23764192A JP 23764192 A JP23764192 A JP 23764192A JP 3364244 B2 JP3364244 B2 JP 3364244B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルおよ
び半導体メモリ装置の製造工程に関し、特に、ダイナミ
ックＲＡＭのようなダイナミック型の半導体メモリセル
および半導体メモリ装置製造方法に関する。
【０００２】
【従来の技術】ダイナミック型のメモリセルは、高密度
に集積化できるのでメモリ素子に広範囲に使用されてい
る。周知のように、このダイナミック型メモリセルは、
１つのキャパシタと、このキャパシタに相互接続された
１つのスイッチング・トランジスタとを含む。近年、Ｄ
ＲＡＭの集積度は、３年周期で４倍ずつ使用量が増加し
てきて、このような傾向は継続される展望である。容量
が４倍で増加しても製造技術の微細化により、チップの
大きさは約２倍程度ずつの増加であった。しかし、ＤＲ
ＡＭ動作の特性によりメモリセルで情報（数百万個の電
子）を貯蔵する場所であるメモリキャパシタの容量は、
メモリの世代の進展によっても縮小することができな
い。現在商業化された大部分の製品の場合、セル当たり
約２０フェムトファラッド以上の値を有するように設計
しなければならない。メモリセル当たりの単位面積は縮
小しながらキャパシタ容量を維持させるために大部分の
商業化された４メガＤＲＡＭ、若しくはそれ以上の集積
度を有するＤＲＡＭは三次元キャパシタを用いる。
【０００３】三次元キャパシタを有するＤＲＡＭの構造
を図１を参照して説明する。従来のＤＲＡＭセルの製造
方法は、図１に示すようにＰ型半導体基板１にフィール
ド領域およびアクティブ領域を限定するために設定され
たフィールド領域にチャネル・ストップ・イオンを注入
してフィールド領域２を部分的に成長させる。ゲート絶
縁膜３ａ、ゲート用ポリシリコンおよびゲート・キャッ
プ絶縁膜をこの順に基板１に蒸着し、写真工程およびエ
ッチング工程によりアクティブ領域およびフィールド領
域２上に各々ゲート絶縁膜３ｂを形成した後、Ｐ型半導
体基板１内に低濃度ソース／ドレーン領域の形成のため
の低濃度ｎ型（ｎ-） イオンを注入する。全面にわたっ
て絶縁膜を蒸着し、これをパターニングしてゲート側壁
４を形成した後、ｎ型（ｎ+） イオンを注入してＬＤＤ
（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する
ソース／ドレーン領域を形成する。
【０００４】ついで全面にわたって絶縁膜６を蒸着し、
写真工程およびエッチング工程によりキャパシタ接点
（埋設接点）を形成した後ストレージ・ノードを形成す
る。そのストレージ・ノード上にキャパシタ誘電体膜７
およびプレート電極８を順次蒸着したのち、写真工程お
よびエッチング工程によりそれらの不必要な部分を除去
することによりキャパシタを完成する。絶縁膜９を露出
された全面にわたって蒸着し、写真工程およびエッチン
グ工程によりビットライン・コンタクトを形成した後、
露出された全面にわたってビットライン１０を蒸着す
る。この構造の特徴はワードラインの上側にもキャパシ
タが形成されるので、キャパシタの表面積が増加すると
いうことである。
【０００５】上述のように、メモリ世代の進展によっ
て、１つのＤＲＡＭセルが占有する面積がますます縮小
されることにより、各キャパシタに格納するための電荷
の量が著しく縮少される。したがって、一部ＤＲＡＭセ
ルの内容が誤って読み出される場合が発生する。結局、
キャパシタの表面積を増大させるスタック・キャパシタ
の製造方法が要求された。三次元のスタック・キャパシ
タを有するＤＲＡＭセルおよびＤＲＡＭ装置の中、キャ
パシタの高さを低くして、表面積を増大させたＤＲＡＭ
セルおよびＤＲＡＭ装置の製造方法が米国特許４，９７
０，５６４［譲受人（ａｓｓｉｇｎｅｅ）：日立製作
所］に開示された。この製造方法を図２〜図１０を参照
して説明する。図２に示すように、半導体基板１１上に
所定導電型のウェル１２を形成する。ＣＭＯＳの場合、
Ｎ型ウェルおよびＰ型ウェルを各々形成する。改良され
たＬＯＣＯＳ工程を用いてアクティブ領域１３とフィー
ルド領域１４を区分して形成した後、ゲート絶縁膜１５
を形成する。
【０００６】図３に示すように、ワード線１６および層
間絶縁膜１７を、よく知られたＬＰＣＶＤ工程および非
等方性エッチング工程を用いて形成し、半導体基板１１
の全表面上に絶縁膜８をＣＶＤ方法により形成する。図
４に示すように、各メモリセル当たり１つずつ存在する
スイッチング・トランジスタのアクティブ領域３の中、
ビットラインに電気的に連結される第１不純物拡散領域
１９上の絶縁膜１８に第１コンタクト孔３０を形成す
る。図５に示すように、ビットライン２０および絶縁膜
２１をＬＰＣＶＤ工程および乾式エッチング工程を用い
て形成する。図６に示すように、よく知られた側壁絶縁
膜２２を形成してビットライン２０と、その以後に形成
される層を隔離させ、その後、絶縁層２３を形成する。
図７に示すように、各メモリセル当たり１つずつ存在す
るスイッチング・トランジスタのアクティブ領域１３の
中、スタック・キャパシタに電気的に連結される第２不
純物拡散領域２４上の絶縁膜２３に第２コンタクト孔２
９を形成する。図８に示すように、スタック・キャパシ
タ電極の中、前記第２不純物拡散領域２４に電気的に連
結される格納電極２５をよく知られたＬＰＣＶＤ工程お
よび乾式エッチング工程を用いて形成し、スタック・キ
ャパシタの誘電体膜２６を形成する。
【０００７】図９に示すように、スタック・キャパシタ
のプレート電極２７をよく知られたＬＰＣＶＤ工程およ
び乾式エッチング工程を用いて形成し、図１０に示すよ
うに、スタック・キャパシタと、その上に形成される金
属配線を電気的に絶縁させる絶縁膜２８をＣＶＤ方法に
より形成する。以後図示されないが、適当な位置にコン
タクト穴を形成させ、回路連結に必要な金属配線をスパ
ッタリングまたはＣＶＤ方式によりよく覆った後、よく
知られたＬＰＣＶＤ工程および乾式エッチング工程を用
いて限定する。
【０００８】したがって、この新しいスタック・キャパ
シタを有するＤＲＡＭセルは、ワード線すなわち、ゲー
ト電極のみならず、ビットラインまで形成された後にス
タック・キャパシタが形成されるので、ビットラインお
よびスイッチング・トランジスタの第１不純物拡散領域
（すなわち、ビットライン接合）を連結させる第１コン
タクト穴領域上にもスタック・キャパシタの格納ノード
電極が位置することができるので、キャパシタの面積拡
張に有利である。したがって、このような新しいスタッ
ク・キャパシタの構造を有するメモリセルは高集積度の
ＤＲＡＭ装置に有用である。
【０００９】
【発明が解決しようとする課題】しかしながら、従来技
術は次のような限界がある。 １．図１に示すように、スタック・キャパシタの構造を
有するＤＲＡＭセルによれば、キャパシタの高さをさら
に増大させてキャパシタの表面積を増大することは可能
であるが、製造工程が困難であるのでキャパシタの高さ
は制限される。また、ワードラインとキャパシタとの接
合領域である第２不純物拡散領域およびビットラインの
接合領域である第１不純物拡散領域が水平方向に、平行
に配置されるので、ＤＲＡＭ装置の高集積化にしたがっ
て制限される単位ＤＲＡＭセルの面積内で充分なキャパ
シタの表面積を得ることはできなかった。 ２．図２〜図１０の工程により製造されたＤＲＡＭセル
によれば、図１のＤＲＡＭセルと比較する時、ビットラ
インの接合の上側にもキャパシタが形成されるのでキャ
パシタの背を高くしなくても、キャパシタ表面積を増加
させることができる長所はあるが、ワードラインとキャ
パシタ接合領域およびビットラインの接合領域が、水平
方向に、平行に配置されるので、ＤＲＡＭ装置の高集積
化にしたがって制限された単位ＤＲＡＭセルの面積内で
充分なキャパシタの表面積を得ることができなかった。 図２〜図１０により製造されたＤＲＡＭセルの場合にお
いても、スタック・キャパシタが存在するので製造工程
が複雑化になる短所があった。
【００１０】本発明の目的は、上述の短所を解消するた
めのもので、メモリ・キャパシタの表面積を減少させず
に占有面積を縮小することができる半導体メモリセルの
製造工程を提供するにある。本発明の他の目的は、メモ
リ・キャパシタの表面積を減少させずに高集積化させる
ことができる半導体メモリ装置の製造方法を提供するに
ある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、キャパシタのプレート電極とし
て第１導電型の半導体基板を設ける、第１導電型の半導
体基板内にその表面から所定の深さのトレンチを形成す
る。トレンチの表面上に、キャパシタ誘電体と、キャパ
シタ格納ノードとして第１導電型の物質とトレンチ内を
充填させるように順次形成される。半導体基板の表面の
一部と、トレンチの入口の一部にアクティブ層として半
導体層が形成される。導体基板の表面に、第２導電型の
不純物イオンの注入により、所定の深さのビットライン
の接合が形成される。前記半導体層で覆われていない露
出されたトレンチの他の入口と、これと隣接する半導体
層の側面上にゲート電極の絶縁のための第１絶縁体が形
成される。第１絶縁体上にトレンチの入口に直立される
ように、側壁ゲート電極が形成される。露出された全表
面にわたって第２絶縁体が形成された後、これをパター
ニングしてビットラインの接合上にビットラインのコン
タクトが形成され、ビットラインのコンタクト上にビッ
トラインが形成される。
【００１２】上記の目的を達成するために、本発明の他
の形態によれば、キャパシタのプレート電極として第１
導電型の半導体基板が設けられ、この半導体基板内に、
２個ずつ対をなす複数のトレンチが規則的に形成され
る。各トレンチの表面上に、トレンチ内部にまで充填さ
れるように、キャパシタ誘電体および格納ノードとして
の第２導電型の半導体が順次形成される。露出された全
表面にわたって第１絶縁体が形成され、第１絶縁体の
中、各２個１対をなす２つのトレンチの入口の一部に形
成された部分があらかじめ設定されたビットラインの幅
だけ除去される。第１絶縁体が除去された部分に、アク
ティブ層としての半導体が形成される。アクティブ層と
しての半導体層上面に、高濃度の第２導電型の不純物イ
オンを注入してアクティブ層上部にビットラインの接合
が形成される。アクティブ層である半導体層の側面と、
露出された各トレンチの入口にゲート絶縁のための第２
絶縁体が形成され、第２絶縁体上に、側壁ゲート電極が
トレンチの入口に直立になるように形成される。露出さ
れた全表面にわたって第３絶縁体が形成され、この第３
絶縁体をパターニングして各ビットラインの接合上に各
ビットワインのコンタクトが形成される。各ビットライ
ンのコンタクト上にわたってビットラインが形成され
る。
【００１３】本発明のさらに他の形態によれば、絶縁性
基板または半導体基板に、１つ、またはそれ以上のトレ
ンチが形成され、各トレンチ内にはメモリ・キャパシタ
の構成要素であるキャパシタ・プレート電極とキャパシ
タ誘電体およびキャパシタ・格納ノードが順次形成され
る。キャパシタの構成部材が充填された各トレンチの入
口に直立に、ゲート電極およびアクティブ層としての半
導体層が形成され、半導体層上にビットラインの接合が
形成される。各ビットラインの接合上にビットラインの
コンタクトおよびビットラインがが順次形成される。
【００１４】以上のように、ＤＲＡＭセルおよびＤＲＡ
Ｍ装置において、構成要素が互いに垂直方向に位置する
ので、メモリ装置の高集積化を図ることができる。
【００１５】
【実施例】本発明の実施例などを図１１乃至図３０を参
照して説明する。第１実施例 図１１〜１９は本発明の第１実施例によるＤＲＡＭセル
の製造工程断面図である。図１１に示すように、プレー
ト電極としてのＰ型（すなわち、第１導電型）の半導体
基板４１、例えば、Ｐ型（すなわち、第１導電型）のホ
ウ素イオンがドープされたポリシリコン基板を設ける。
この時Ｐ型半導体基板４１は、プレート電極としての役
割のための充分に高濃度でなければならない。ついで乾
式エッチング工程および湿式エッチング工程を用いてＰ
型半導体基板４１内に所定深さを有するトレンチを形成
する。このＰ型半導体基板４１の材料として単結晶シリ
コンおよび非晶質シリコンのいずれか使用され、トレン
チ形成工程として、特に、磁気強化反応イオンエッチン
グ工程が用いられる。図１２に示すように、トレンチ
と、Ｐ型半導体基板４１の露出された全表面にわたって
キャパシタ誘電体４２と、キャパシタ格納ノードとして
Ｎ型（すなわち、第２導電型）の不純物イオンがドープ
されたＮ型物質４３（例えば、ｎ型リンイオンがドープ
されたポリシリコン）をＰＥＣＶＤ、ＬＰＣＶＤおよび
ＣＶＤのいずれかを用いて順次蒸着する。この時、Ｎ型
物質４３は、トレンチの表面を平坦化するために、Ｐ型
半導体基板４１の表面より高くなるように蒸着する。キ
ャパシタ誘電体４２の物質としてシリコン窒化膜および
シリコン酸化膜、シリコン酸化膜上にシリコン窒化膜が
蒸着された形態のシリコン窒化膜＋シリコン酸化膜、シ
リコン酸化膜上にシリコン窒化膜が蒸着され、かつシリ
コン窒化膜上にシリコン酸化膜が蒸着された形態のシリ
コン酸化膜＋シリコン窒化膜＋シリコン酸化膜が使用さ
れることもある。ここで、プレート電極としてＰ型半導
体基板４１は、シリコンウェーハをエピタキシャル成長
させた後、このシリコンウェーハに、Ｐ型不純物イオ
ン、例えばホウ素イオンを注入し、これを拡散させるこ
とにより設けられることにする。
【００１６】また、Ｐ型半導体基板４１は、シリコンウ
ェーハをエピタキシャル成長させた時、これと同時にホ
ウ素イオンを注入して実施することもある。この工程を
Ｉｎ−ｓｉｔｕ工程という。格納ノード電極としてＮ型
物質４３は、ポリシリコンを蒸着した後、蒸着されたポ
リシリコンにＮ型（すなわち、第２導電型）の不純物、
例えば、Ｐｏｃｌ3 を用いてリンイオンを注入した後、
これを拡散させて作る。またＮ型物質は、Ｉｎ−ｓｉｔ
ｕ工程を用いてポリシリコンを蒸着する時、これと同時
にリンイオンを注入して作ることができる。Ｎ型物質と
してポリシリコンの以外に、非晶質シリコン、単結晶シ
リコンが使用されることもある。ついで図１３に示すよ
うに、Ｎ型物質４３とキャパシタ誘電体４２とをＰ型半
導体基板４１の表面までエッチングバックする。図１４
に示すように、露出された全表面にわたって所定の厚さ
の絶縁体４４をＣＶＤ法により蒸着する。本発明では、
ＤＲＡＭキャパシタに垂直にゲート電極が形成されるの
で、この絶縁体４４の厚さはあらかじめ設定されたチャ
ネル長さにしたがって従属的に決められる。この絶縁体
の物質としてシリコン酸化膜、シリコン窒化膜が使用さ
れる。図１５に示すように、アクティブ領域およびゲー
ト電極を形成するために、絶縁体４４の中、Ｐ型半導体
基板４１の表面の一部と、トレンチ入口の約半分に相当
する部分のみ除去する。絶縁体４４が除去された部分
に、アクティブ層として半導体層４５をエピタキシャル
成長させる。この半導体層４５はＣＶＤ法のような蒸着
法により蒸着される。またこの半導体層４５の物質とし
て非晶質シリコンと単結晶シリコンおよび多結晶シリコ
ンが使用される。絶縁体４４の残りの部分を除去した
後、半導体層４５の表面に高濃度の絶縁型第２導電型
（すなわち、Ｎ型不純物イオン、例えばリンイオン）を
所定のエネルギで注入して半導体層４５の上部の所定の
厚さのＮ型ビットライン接合４６を形成する。図１８に
示すように、ゲート電極の絶縁のための絶縁体４７およ
びゲート電極の導電性物質４８を露出された全表面にＰ
ＥＣＶＤ、ＬＰＣＶＤ、ＣＶＤ法を用いて順次蒸着す
る。ここで、絶縁体４７の物質としてシリコン酸化膜、
またはシリコン窒化膜が用いられ、導電性の物質４８と
してＣｒ，Ｍｏ，Ａｌ，Ｐｔ，Ｔｉ、および不純物イオ
ンがドープされた多結晶ポリシリコンが使用される。つ
いで図１７に示すように、絶縁体４７と導電性物質４８
とに同時に写真工程およびエッチング工程を施すことに
より、半導体層４５が覆われない約半分のトレンチ入口
と、このトレンチ入口に隣接する半導体層４５の側面に
ゲート絶縁体４７ａおよび側面ゲート電極４８ａを形成
する。この時使用されたエッチング工程は、乾式エッチ
ング工程であるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）工程が使用される。
【００１７】図１８に示すように、露出された全表面に
表面が平坦化されるように、絶縁体４９をＣＶＤ法によ
り蒸着する。又写真工程および乾式エッチング工程を絶
縁体４９上に施すことにより、Ｎ+ 型ビットライン接合
４６上にビットラインコンタクト５０を形成する。図１
９に示すように、ビットラインコンタクト５０にビット
ライン５１を形成する。プレート電極として使用される
Ｐ型半導体基板４１には、ＤＲＡＭセルの動作のため
に、所定の電圧を印加するための電源部Ｖｄが接続され
る。ゲート電極４８ａは半導体層４５の側面に形成され
るので、半導体層４５の厚さは信号電荷を電送するため
のチャネルの長さに相当する。したがって半導体層４５
の限定のために使用される絶縁体４４の厚さはあらかじ
め設定されたチャネル長さに従属されなければならな
い。
【００１８】第２実施例 図２０，２１は、本発明の第２実施例によるＤＲＡＭセ
ルの製造工程断面図である。図２０に示すように、キャ
パシタが形成されるトレンチを形成するための基板５２
を設ける。この基板５２の物質として非晶質シリコン、
多結晶シリコンおよび単結晶シリコンのいずれかが使用
される。ついで基板５２を乾式エッチング工程および湿
式エッチング工程を用いて所定深さのトレンチを形成す
る。ここで、図２０に示すように、点線部分は絶縁体５
３を示すもので、基板５２が半導体である場合にのみ基
板５２とトレンチ内のキャパシタとの絶縁のために形成
される。図２１に示すように、トレンチ内にキャパシタ
・プレート電極５４として第１導電型の物質（例えば、
Ｐ型ホウ素イオンがドープされたポリシリコン）と、キ
ャパシタ誘電体５５（例えば、シリコン窒化膜＋シリコ
ン酸化膜）、およびキャパシタ格納ノードとして第２導
電型物質（例えば、Ｎ型リンイオンがドープされたポリ
シリコン）が順次蒸着される。キャパシタ形成工程にお
いて使用される物質および工程は、第１実施例と同様で
ある。ただし、第１実施例の場合においては、トレンチ
内にプレート電極を含ませてキャパシタを全部形成させ
た点が相異する。また、ＤＲＡＭセルの動作のために、
プレート電極５４には、所定の電圧を印加するための電
源部Ｖｄが接続される。以後に進行される工程は、図１
３に示す工程の以後に進行される第１実施例の場合と同
一であるので、その説明は省略する。
【００１９】第３実施例 図２２は、本発明の第３実施例によるＤＲＡＭ装置のレ
イアウト図であり、図２３〜３０は、図２２のａ−ａ’
線によるＤＲＡＭ装置の製造工程断面図であり、図３１
〜３４は、図２２のｂ−ｂ’線によるＤＲＡＭ装置の製
造工程断面図であり、図３５は、図２２のａ−ａ’線に
よるＤＲＡＭ装置の透視図であり、図３６は、図２２の
ｂ−ｂ’線によるＤＲＡＭ装置の透視図である。本発明
の第３実施例によるＤＲＡＭ装置の製造工程を図面を参
照して説明する。図２３に示すように、プレート電極５
４としてのＰ型半導体基板６１が設ける。例えば、Ｐ型
半導体基板６１は、Ｐ型（すなわち、第１導電型）のホ
ウ素イオンがドープされたポリシリコンである。このＰ
型半導体基板６１は、プレート電極としての役割を施す
ことができるように、充分に高濃度でなければならな
い。Ｐ型半導体基板６１に写真工程およびエッチング工
程を施すことにより、２個ずつ対をなす複数のトレンチ
を規則的に形成する。この時使用されるエッチング工程
は、乾式エッチング工程であり、これは磁気強化反応イ
オンエッチング工程が用いられる。また、Ｐ型半導体基
板の材料としてＰ型不純物イオンがドープされたポリシ
リコンの以外に、単結晶シリコンおよび非晶質シリコン
が使用されることもある。図２４に示すように、各トレ
ンチとＰ型半導体基板６１の露出された表面とにキャパ
シタ誘電体６２と、キャパシタ格納ノードとしてのＮ型
（すなわち、第２導電型）不純物イオンがドープされた
Ｎ型物質６３（例えば、Ｎ型のリンイオンがドープされ
たポリシリコンＰＥＣＶＤ、ＬＰＣＶＤおよびＣＶＤの
いずれかを用いて順次蒸着する。この時、Ｎ型物質は表
面を平坦化するために、Ｐ型半導体基板６１の表面より
高くなるように蒸着する。キャパシタ誘電体６２の物質
としてシリコン酸化膜と、シリコン窒化膜と、シリコン
酸化膜上にシリコン窒化膜が蒸着された形態のシリコン
窒化膜＋シリコン酸化膜、シリコン酸化膜上にシリコン
窒化膜が蒸着され、かつシリコン窒化膜上にシリコン酸
化膜が蒸着された形態のシリコン酸化膜＋シリコン窒化
膜＋シリコン酸化膜が使用されることもある。ここで、
プレート電極としてのＰ型半導体基板６１はシリコンウ
ェーハをエピタキシャル成長させたのち、このシリコン
ウェーハにＰ型不純物イオン、例えばホウ素イオンを注
入し、これを拡散させることにより、設けられる。ま
た、Ｐ型半導体基板６１はシリコンウェーハをエピタキ
シャル成長させる時、同時にホウ素イオンを注入するこ
とにより作ることができる。この工程をＩｎ−ｓｉｔｕ
工程という。格納ノード電極としてＮ型物質６３は、ポ
リシリコンを蒸着した後、蒸着されたポリシリコンにＮ
型（すなわち、第２導電型）の不純物、例えば、Ｐｏｃ
ｌ3 を用いてリンイオンを注入した後、これを拡散させ
て作る。またＮ型物質は、Ｉｎ−ｓｉｔｕ工程を用いて
ポリシリコンを蒸着する時、これと同時にリンイオンを
注入して作ることができる。Ｎ型物質としてポリシリコ
ンの以外に、非晶質シリコン、単結晶シリコンが使用さ
れることもある。ついで図２４に示すように、Ｎ型物質
６３とキャパシタ誘電体６２とをＰ型半導体基板６１の
表面までエッチングバックする。図２５に示すように、
露出された全表面に所定の厚さの絶縁体６４をＣＶＤ法
により蒸着する。本発明では、ＤＲＡＭキャパシタに垂
直にゲート電極が形成されるので、この絶縁体６４の厚
さはあらかじめ設定されたチャネル長さにしたがって従
属的に決められる。この絶縁体の物質としてシリコン酸
化膜、シリコン窒化膜が使用される。
【００２０】ついでアクティブ領域およびゲート電極を
形成するために、絶縁体６４の中、各２個１対をなす２
つのトレンチの入口の約半分にわたって形成された部分
をあらかじめ設定されたビットラインの幅だけ除去す
る。この時、図３１に示すように、ワードラインの延長
方向で各ビットライン間のもののみ残存されることとな
る。図２６に示すように、絶縁体６４が除去された各部
分に、アクティブ層として半導体層６５をエピタキシャ
ル成長させる。この半導体層６５はＣＶＤ法のような化
学蒸着法により蒸着されることもある。またこの半導体
層６５の物質として非晶質シリコンと単結晶シリコンお
よび多結晶シリコンが使用される。
【００２１】ＤＲＡＭ装置の高集積化のために、絶縁体
６４が除去された部分の幅ｄ1 と、除去されない部分の
幅ｄ2 は、同一であるものが望ましい。その後、残余絶
縁体６４を除去する。このとき、図３２に示すように、
ビットライン間の隔離のために、ビットライン間の残余
絶縁体６４は残存させ、ビットライン上側のものは全部
除去させる。半導体層６５の表面に高濃度の絶縁型第２
導電型イオン（すなわち、Ｎ+ 型不純物イオン）、例え
ばリンイオンを所定のエネルギで注入して半導体層６５
の上部の所定の厚さのＮ型ビットライン接合６６を形成
する。図２７に示すように、ゲート電極の絶縁のための
絶縁体６７およびゲート電極の導電性物質６８を露出さ
れた全表面にＰＥＣＶＤ、ＬＰＣＶＤ、ＣＶＤ法を用い
て順次蒸着する。ここで、絶縁体６７の物質としてシリ
コン酸化膜、またはシリコン窒化膜が用いられ、導電性
の物質６８としてＣｒ，Ｍｏ，Ａｌ，Ｐｔ，Ｔｉおよび
不純物イオンがドープされた多結晶ポリシリコンが使用
される。ついで図２８に示すように、絶縁体６７と、導
電性物質６８とに同時に写真工程およびエッチング工程
を施すことにより、絶縁体６７と導電性物質６８の中、
各半導体層６５で覆われない各トレンチの入口の約半分
に相当する部分と、各トレンチの入口の約半分に隣接す
る各半導体層６５の側面に蒸着された部分とを残し、残
りは除去する。したがって各半導体層６５の両側面にゲ
ート絶縁体６７ａおよび側面ゲート電極６８ａが形成さ
れる。この時使用されたエッチング工程は、乾式エッチ
ング工程であるＲＩＥ工程が使用される。図２９および
３３に示すように、露出された全表面に表面が平坦化と
なるように、絶縁体６９をＣＶＤ法により蒸着する。そ
の後、写真工程およびエッチング工程を絶縁体６９上に
施すことにより、各Ｎ+ 型ビットライン接合６６上にビ
ットラインコンタクト７０を形成する。
【００２２】図３０および図３４に示すように、各ビッ
トラインコンタクト７０にビットライン７１を形成す
る。プレート電極として使用されるＰ型半導体基板６１
には、ＤＲＡＭセルの動作のために、所定の電圧を印加
するための電源部Ｖｄが接続される。ゲート電極６８ａ
は半導体層６５の側面に形成されるので、各半導体層４
５の厚さは信号電荷を電送するためのチャネルの長さに
相当する。したがって半導体層６５の限定のために使用
される絶縁体６４の厚さはあらかじめ設定されたチャネ
ル長さに従属されなければならない。
【００２３】第４実施例 図３７，３８は、本発明の第４実施例によるＤＲＡＭ装
置の製造工程を示したものである。図３７に示すよう
に、キャパシタを形成するために、２個ずつ対をなす複
数のトレンチを規則的に形成するための基板７２が設け
られる。この基板７２の物質として絶縁体、または半導
体使用される。この半導体の物質は、非晶質シリコンと
単結晶シリコンおよび多結晶シリコンが使用される。こ
の基板７２を乾式エッチング工程および湿式エッチング
工程を用いて所定深さを有する、２個ずつ対をなす複数
のトレンチを規則的に形成する。ここで、図３７に示す
ように、点線部分は絶縁体７３を示すもので、基板７２
が半導体である場合にのみ、基板７２とトレンチ内のキ
ャパシタとの絶縁のために形成される。図３８に示すよ
うに、各トレンチ内にキャパシタ・プレート電極７４と
して第１導電型の物質（例えば、Ｐ型ホウ素イオンがド
ープされたポリシリコン）と、キャパシタ誘電体７５
（例えば、シリコン窒化膜＋シリコン酸化膜）、および
キャパシタ格納ノード７６として第２導電型物質（例え
ば、Ｎ型リンイオンがドープされたポリシリコン）が順
次蒸着される。キャパシタ形成工程において使用される
物質および工程は、第３実施例と同様である。ただし、
第３実施例の場合においては、基板がプレート電極とし
て直接使用されたし、第４実施例の場合においては、各
トレンチ内にプレート電極とともにキャパシタ構成要素
を全部形成させた点が相異する。また、ＤＲＡＭセルの
動作のために、プレート電極７４には、所定の電圧を印
加するための電源部Ｖｄが接続される。以後に進行され
る工程は、図２４および図３１に示す工程の以後に進行
される第３実施例の場合と同一であるので、その説明は
省略する。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 １．スタック・キャパシタを有するＤＲＡＭセルのＤＲ
ＡＭ装置の製造工程に比べて工程が単純化になる。 ２．メモリセルの構造が水平形態でなくて、垂直形態で
あるので、単位メモリセルの占有面積が大きく縮小され
る。したがって、設計が有利となるので、高集積度を有
するメモリ装置の製造が容易である。 ３．メモリ装置を製造する場合、各アクティブ領域間の
距離を絶縁層を形成せずに達成することができる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭ装置の構造断面図である。
【図２】従来のＤＲＡＭ装置の製造工程断面図である。
【図３】従来のＤＲＡＭ装置の製造工程断面図である。
【図４】従来のＤＲＡＭ装置の製造工程断面図である。
【図５】従来のＤＲＡＭ装置の製造工程断面図である。
【図６】従来のＤＲＡＭ装置の製造工程断面図である。
【図７】従来のＤＲＡＭ装置の製造工程断面図である。
【図８】従来のＤＲＡＭ装置の製造工程断面図である。
【図９】従来のＤＲＡＭ装置の製造工程断面図である。
【図１０従来のＤＲＡＭ装置の製造工程断面図である。 【図１１】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１２】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１３】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１４】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１５】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１６】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１７】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１８】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図１９】本発明の第１実施例によるＤＲＡＭセルの製
造工程断面図である。
【図２０】本発明の第２実施例によるＤＲＡＭセルの製
造工程断面図である。
【図２１】本発明の第２実施例によるＤＲＡＭセルの製
造工程断面図である。
【図２２】本発明の第３実施例によるＤＲＡＭ装置のレ
イアウト図である。
【図２３】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２４】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２５】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２６】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２７】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２８】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図２９】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３０】図２２のａ−ａ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３１】図２２のｂ−ｂ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３２】図２２のｂ−ｂ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３３】図２２のｂ−ｂ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３４】図２２のｂ−ｂ’線によるＤＲＡＭ装置の製
造工程断面図である。
【図３５】図５のａ−ａ’線によるＤＲＡＭ装置の透視
図である。
【図３６】図５のｂ−ｂ’線によるＤＲＡＭ装置の透視
図である。
【図３７】本発明の第４実施例によるＤＲＡＭ装置の製
造工程断面図である。
【図３８】本発明の第４実施例によるＤＲＡＭ装置の製
造工程断面図である。
【符号の説明】
４１ Ｐ型半導体基板 ４２ 誘電体 ４３ Ｎ型物質 ４４ 絶縁体 ４５ 半導体層 ４７ 絶縁体 ４８ 導電性物質
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−65271（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ａ） キャパシタのプレート電極として
    高濃度の半導体基板を設けるステップ； ｂ） 前記半導体基板に、２個ずつ対をなす複数のトレ
    ンチを規則的に形成するステップ； ｃ） 前記各トレンチの表面上に、キャパシタ誘電体お
    よび格納ノードとしての第２導電型の半導体を順次トレ
    ンチ内部に充填させて形成するステップ； ｄ） 露出された全表面に第１絶縁体を形成し、各２個
    １対をなす２つのトレンチの入口の一部にわたって形成
    された部分をあらかじめ設定されたビットラインの幅だ
    け除去するステップ； ｅ） 第１絶縁体が除去された部分に、アクティブ層と
    しての半導体を形成した後残余の第１絶縁体を選択的に
    除去するステップ； ｆ） アクティブ層としての半導体上面に、高濃度の第
    ２導電型の不純物イオンを注入してアクティブ層上部に
    ビットラインの接合を形成するステップ； ｇ） アクティブ層である半導体層の側面と、半導体層
    で覆われない各トレンチの入口にゲート絶縁のための第
    ２絶縁体を形成するステップ； ｈ） 第２絶縁体上に、トレンチの入口に直立するよう
    に、側壁ゲート電極を形成するステップ； ｉ） 露出された全表面にわたって第３絶縁体を形成
    し、この第３絶縁体をパターニングして各ビットライン
    の接合上に各ビットラインのコンタクトを形成するステ
    ップ； ｊ） 各ビットラインのコンタクト上にビットラインを
    形成するステップ； を含むことを特徴とする半導体メモリ装置の製造方法。
  2. 【請求項２】 ａ） １つの基板を設けるステップ； ｂ） 前記半導体基板に、２個ずつ対をなす複数のトレ
    ンチを規則的に形成するステップ； ｃ） 各トレンチの表面上に、トレンチ内部に充填され
    るように、キャパシタプレート電極としての第１導電型
    の半導体と、キャパシタ誘電体およびキャパシタ格納ノ
    ードとしての第２導電型の半導体とを順次形成するステ
    ップ； ｄ） 露出された全表面にわたって第１絶縁体を形成
    し、第１絶縁体の中、各２個１対をなす２つのトレンチ
    の入口の一部に形成された部分をあらかじめ設定された
    ビットラインの幅だけ除去するステップ； ｅ） 第１絶縁体が除去された部分に、アクティブ層で
    ある半導体を形成した後残余の第１絶縁体を選択的に除
    去するステップ； ｆ） アクティブ層である半導体層上面に、第２導電型
    の不純物イオンを注入してアクティブ層上部にビットラ
    インの接合を形成するステップ； ｇ） アクティブ層である半導体層の側面と、露出され
    た各トレンチの入口にゲート絶縁のための第２絶縁体を
    形成するステップ； ｈ） 第２絶縁体上に、トレンチの入口に直立になるよ
    うに、側壁ゲート電極を形成するステップ； ｉ） 露出された全表面に第３絶縁体を形成し、この第
    ３絶縁体をパターニングして各ビットラインの接合上に
    各ビットラインのコンタクトを形成するステップ； ｊ） 各ビットラインのコンタクト上にわたってビット
    ラインを形成するステップ； を含むことを特徴とする半導体メモリ装置の製造方法。
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