TW313677B

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Publication number: TW313677B
Application number: TW081106356A
Authority: TW
Original assignee: Gold Star Electronics
Priority date: 1991-08-14
Filing date: 1992-08-11
Publication date: 1997-08-21
Also published as: US5272102A; DE4226996A1; JPH05226604A; JP3364244B2

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313677 Λ 6 Β6 經濟部中央榣準局员工消f合作社印製五、發明説明（）發明销域本發明是有關於半導體記憶裝置及其記憶胞的製造方法，尤其是一種動態（dynamic type)半導體記憶裝置，如動態隨機存取記憶體〈dynamic random access memory, DRAM) ’及其記憶胞的製造方法。先前技藝插述動態隨機存取記憶體（DRAM)記憶胞因其高積體密度而被廣泛使用於記憶元件中。這類的DRAM中，每一個記憶胞含有一個電容器與一個與其連結的開關電晶體（switch transistor) 〇 dram的積體密度以每三年成長四倍的速度在増加中，並持續成長中。籍著先進的製程科技，其容量雖増加四倍，其晶片大小卻僅增加兩倍。另外，基於dram電路的運作特性，新一代記憶胞内，用以儲存資詋之電容器（以儲存百萬電子來達到儲存資訊的目的）的電容卻不可過小。大部分達到商品化的產品，每一個記憶胞應有2〇豪微微（femt0)法拉（Farad)以上的電容值。S了達到減少每記憶胞的面積並維持電纟器最低電容的目的’多數達到4百萬位元（mega bits〉積體密度的 DRAM商品均採用三維電容器的彀計。 -使用三維電容器的dram㈣將在阖i的配合下，說明如後。 (請先閲讀背面之注意事項再填寫木页) 裝. *可- 線. -3 . 313677 a e Π 6 五發明説明經濟部中央準 Mj 员工消费合作社印製傳統工藝中，P型半導體基材1上，定義有一活躍區 (active region)與一場區（field region)。這些區域是藉著在半導體基材1特定部位植入通道截止離子（channel stop ion) 並部份成長得場區（阑1之數字2處）ο 半導體基材1上’再依序復以閘門絶緣薄膜（gate insulating film)、閘門複合矽薄膜與閘門鞘絶緣薄膜 (gate cap insulating film)。藉著光蝕與乾蝕，分別在活躍區與場區2上，形成閘門電極3b。接著，植入低滾度N 喫（n_噬）離子於P型半導體基材，構成低滾度源極 (source)與吸極（drain)區。整體外露表面上，再覆以一絶緣薄膜，益設定囷樣 (patterning)以形成閘門逄牆4。接著，在逄牆4中植入高滚度N嗤（n +型）離子，以便形成具有輕度摻雜吸極 (lightly doped drain, LDD)結構的源極與吸極區。整體外露表面上，再復以另—絶緣薄膜，妓藉著光独與蝕刻，形成隱藏式接點與儲存節點電極（st〇rage n〇de eiectrode)。數字6所代表的儲存節點電極上，再依序復以電容器介電薄膜（eapaeit。： dieleetri。film)7與展極 (plate —de)8。電容器切薄膜7減極8隨後進行光蝕與蝕刻，以清除不需要的部位，得到一電容器。整體外露表面上，覆以-絶緣薄動，再進行光敍與独刻，以魏位元線如。隨後，在整體外露表面上，形成位元線10。上述結構的特點在於：電容器是冷句分佈於字線 -4 - (請先間讀背面之注意亨項洱填寫木页) 裝· l^r. 線_ 本紙張尺度边用t «拥家梂準(CNS)肀4規格(2] 0X297公.场） 313677 Λ Γ) I? 6 經濟部中央標準局兵工消費合作社印製五、發明説明（） (world line)上，導致電容器表面積増加。如上所述，每DRAM記憶胞所佔用面積逐年下峰，使得每一電容器所能儲存的電量也大爲減小，導致部分DRAM記憶胞的内容可能被誤讀。基於此，業界需求一種能夠増加電容器表面積的*層電容器製造方法。美國專利號碼 4,970,564(核發予日本Hitachi公司）公佈的半導體記憶裝置具有在不增加電容器高度的情形下，能夠増加電容器表面積的三維綦層電容器記憶胞。美國專利號碼所公佈的方法將在囷2 A至 2 I的配合下，説明如後。依該方法，首先，在矽基材11上，形成一特定導電哩井12(在互補式金屬氧化物半導體（complementary metal oxide semiconductor , CMOS)中，指的是P 型井與N型井），如圊2 A所示。接著’籍著改良之區域紗氧化（l〇cal oxidation of silicon, LOCOS〉法’在碎基材11 上，形成活躍區I3與場區I4。隨後，在活躍區上，形成一閘門絶緣薄膜15。圏2 B中，藉著名之低壓化學蒸氟沉澱（low Pressue chemical vapor deposition, LPCVD)法與異向性乾独 (anisotropic dry etching)法，在閘門絶緣薄膜15上，形成字線I6與絶緣薄膜17。矽基材11整體外露表面上，再藉著化學蒸氛沉澱（CVD〉法，構成絶緣薄膜IS。圖2 C中，記憶胞開關電晶體活躍區第一雜質擴散區19上方’有一第一接孔（contact hole)3〇形成於絶緣薄膜I8上’益與字 (請先閲讀背面之注意事項再填寫本页) 裝· 訂本认忮尺度ίΛ用中阈Η家榀準（CNS)甲4規格（210x297公使）、電I·生相通。接著，如固2 D所示，藉著α⑽法與乾蝕 =’鼓置位祕2。贼緣⑽21 1 2 Ε中，藉著傳貌方構歧純纟轉糾，__位元線2。舰後將形成之薄層。隨後，復以另-絶緣薄膜23。S] 2 F中，記憶胞開關電晶體活罐區13第二雜質擴散區24上方，有—第: ^孔29形成於絶緣薄膜23上，並與φ層電容器電性相通。 2 G中’ «⑽D法與絲法，形成—備#電極^。儲存電極25是番層電容器的兩個電極之-，並接通至第二雜質檳散區24。接著’設置#層電容器之介電薄膜％。圖2 Η中，藉著LPCVD法與乾蝕法，構成疊層電容器的屏極27。圖2 I巾’藉著CVD法，再設置另一絶緣薄膜用以絶緣Φ層電容器與後續之金屬配線。另外，在通當位置上’再詨置接孔，但阖中並未示出。接著，藉著滅射（sputtering)或咖法、異向性乾餘法，在疊層電容器上建立用以迷結線路的金屬配線。有著上述晏層電容器結構的〇議記憶胞因著下列因素而有增加電容器面積的優點：目㈣電容器是形成於位元線與字線（亦即閘門電極〉n層電容器的料節點電極得以平均佈局制料結字線與晶體第_換散區

的第-接孔之上。因此，有著改良式吞層電容器結構的記憶胞得以使用於高密度⑽他中〇 V 然而，有著上述傳统結構的⑽仙記愫胞亦有下列問題存在。第一、有著囷1所示之綦層電容器結構的卯仙記悚胞五、發明説明（) 中電谷器面積可以If著増加其高度而增加。但是，因爲製造上的困難’電容器高度的増加有限。再者，第二雜質擴散區（連結字線與電容器處）與第一雜質擴散區（連結位尤線與電容器處〉水平並排，因此，受限於⑽…裝置的高積體密度’無法在每一⑽仙記憶胞內騰出足夠的電容器面積〇第二、在圖2所示之帶有巷層電容器結構的DRAM記憶胞與阖1之DRAM記憶胞相峨下，前者之電容器表面積叮以在不需増加電容器高度的情形下，予以提高。這是因爲電容器是平均排列於字線之迷結區上方。但是，圖2之 ram中’子線與電容器之間的迷結區和位元線與電容器之門的迷結區仍售是保持水平並#，與囷i <咖的情形相 1 θα因此&限於DRAMl置的高積财度，單位DRAM記憶器表面積増加有限。另外，阖有眷層電容器結構’使其製造亦較爲困難。

--I W -種可二詩多不利處， -較少面積的半導=:::積的情形下，本發明之另—個目的則在提供憶體電容器表面锖的情形下，了以在不必減小記記憶裝置的方法。又同積體密度的半導體就某個層面而言，本發明提供了包含如下步鄉的半導、發明說明（） '~~~~~~~-—--- 體$己憶胞髮造方法爲電容器的屏極 #一第—導電型半導體基材，以作特定深度並帶有閉二導電型半導體基材上，構成一達，依序填充以電容器二et)的則f(trenGh);在溝精內電型導電材料層·」層與作爲做存節點電極之第二導上，形成-作爲活躍==部分表面與部糊開口具==::::質離子於半導體層表面，構成棗蓋虚，‘α區，在溝槽開口未被半導體層 ==:開，半導―，構層上，形成一細絶緣層;在第-絶緣霞表面上，職第閉門電極；在整體外線連、m 絶緣層’益於其上彀定圖樣，在位元位元^ 成位元線接點；在位元線接點上，形成一就第二個層面而言，本發明提供了包含導體記憶裝置製造方法：準備一第一導電型半==半 =作爲電容器的屏極；在第一導電型半導體騎上，複數組均勾分佈的溝槽對，每一溝神口的講騎組成’並且深及半導體基衬内 $有閑溝槽内’依序填充以電容器介電層與作爲傲存= 弟二導電《電材料層；在整體外露表面上，“ 緣層，再順著位元線延伸的方向，凊除成對講糟一絶 —絶緣層部分，所清除部位的寬度相當於位元^的=第度；在第-絶緣層已清除部位上，形成一作爲活罐層=寬国固家徉準(CNS) f Ί規格(2]0χ297公龙) 仗明就明導體層，再選擇性地清除殘留之第—絶緣層，如此，半導體層將包含複數個帶有對立逄牆之區域；植入高滚度第二導電型雜質離子於半導體層表面，以便在半導體層上層形成具有特定深度的位元線連結區；在溝楕未被半導體層復蓋的開口處與每-半導體層中的逢腾上，形成用以作爲閘門電極絶緣的第二絶緣層；在第二絶緣層上，形成一與各對應溝槽開口垂直的逄牆閘門雷極；在整體外露表面上’ 復以第三絶緣層’並於其上設定固樣，在各位元線連結區形成一位元線接點；在各位元線接點上，形成一位元線。本發明之第二個層面中’至少有—個溝槽是形成於由 ==料或半導體衬料構成的顧中。__包含有構電各器的屏極、電容器介電層與儲#節點電極。半等體介° Μ㈣訂容器的層與備存節點電極。在溝槽（内含電容器的组成元件）體二二=垂直Γ_與作爲活職的半導在所得到的咖記龍與魏裝騎圣垂直排列，達到記憶裝置的高積體密度。〜成讀阓1所示爲傳統dram裝置截面囷； 3 7 7 6 3 6-6 ΛΠ 五、發明説明（) 围2 A至2 I所示爲傳统DRAM裝置製造方法截面示意圖；圖3 A至3 I所示爲本發明第一具體實施例肫仙記憶胞製造方法截面示意固；圖4 A與4 B所示爲本發明第二具體實施例⑽仙記憶胞製造方法截面示意阑；围5所示爲依本發明第三具體實施例製造之DRAM裝置佈局围；围6 A至6 Η所示爲沿囷5之a-a，線段所取截面阖；囷7 A至7 D所示爲沿圖5之b-b，線段所取截面围；阖8 A所示爲沿闺5之a-a'線段所取透视圖；圏8 B所示爲沿围5之b-b，線段所取速视囷；與围9 A與9 B所示爲本發明第四具體實施例卯仙記憶胞製造方法截面示意闺；里進具體眚放例詳細舒. 本文接著將在圖3八至9 B的配合下，説明數種本發明的具體實施例。 (請先閱讀背而之注意氺項典填寫本頁) Τ % 經濟部屮央檑準而只工消赀合作杜印駁 i· 徑具篮貫抱則圖3 A至3 I所示爲本發明第—具體實施例咖胞製造方法截面示意圖。圖3"，首先準備一接雜 -導電型(P劃離子的第一導電翌半導體基衬… 爲屏極。！^半導體基材W需含有足夠的”離子^ 10 - 轶法尺度边用中國闽家標率(CN5) 規格（210X297公龙）叨 3屏極。⑽，編料，㈣半 /成-逹所需深度的溝槽。上’ 非晶質（㈣h。㈣或單結編ng體騎1_可以是。用以錢__財，較㈣j 叫tam㈣秒子敍刻（㈣etu enhaneed _etive用;;是磁強化活性離 ® 3 R vfa , 1〇n etching)法〇固3Β中，在Ρ型半導體基付工與溝槽的整魏^钱（PlaSma)強化化學錢㈣法、低壓化予蒸武沉澱（LPCVD)法與c 氏材料_(例如’推雜有n型亞磷離子的複合碎層）。基材:ΪΓ型衬料層43時，須使其上表面蓋遇?型半導體 ?=便充分填充溝槽，並得到平整表面。電容 =:可以是氣化碎薄膜、氧化碎薄膜、氮_ m 似氮化細共同序㈣见料_魏轉麵（由氧化料膜與依序位於其上之氮糾薄膜、另—氧化料膜共同組成）。本具體實施例中，作爲屏極之ρ型半導體基材αι是养著以為晶方式生長(ePitaxial_growing)移晶圓、再植入並論型雜質離子（如蝴離子）而得。另外，轉子的植入也可以在妙晶圓蟲晶生長遇程中一倂進行，這種情形稱爲現場植人程序（in_situ pr_Qeess)。 N型材料和是藉著在，轉懿材q上生成一複八碎層、再^並缝_„離子（如順3所產生的亞鱗° 離子）而得。此外’ N型材料層43也可以藉著現場植入程序 ❶ 3677 五消合 h 杜印製發明說明（) 在生長複㈣層的同時，植人亞磷離子。n 以包括非晶單晶秒。车接著㈣料和與f容器介電層42，以使P型導體基材41表面外“來，如®3C所示。整體外露表面再藉著_法，覆以一特定厚度之絶緣 44 ’如gj 3 D所示。因爲本發明之隠 “垂直排列’因此絶緣層44的厚度取 = 度。絶緣物的付質心是氣化魏氧化^疋之通道長阖3 E中’爲了形成活躍區與閘門電極，絶緣層从位、^^型半導體基衬與約一半的溝槽開口上方之部分將被π除。接著’在絶緣糾已清除的部位上， f作爲活躍層的半導體層45。半導體層二可: ==得到。半_的材質可以是非晶質移、二，=層::：Τ 的表面植入弟二導電型離子(亦即Ν 型雜質離子’域购子），錢在料料上部· 達特定厚度之Ν型位元線迷結區46。囷3 F中，再藉著咖法、LpcvD法或體外露表面上，依序作爲㈣電極 ^整膜47與作爲閑門電極的導電材料薄糾。絶緣薄質可以是氧化魏氣化碎，導電薄膜48的材質則可以= 、鉬、鋁、鉑、鈦或摻雜有雜質離子的複晶矽。圖3G中，絶緣薄膜47與導電材料薄膜㈣独與链刻’以便清除絶緣薄膜47與導電材料薄膜他= -12 - 薄 (請先間請背而之注意事項再塡寫本頁) 裝· •一叮- 線. 本紙張尺度^_用中0) Η家牌(CNS) Ή規格(21以297公；^ 五、發明説明 Λ β η 6 槽開口不騎導制45絲處上方料㈣位與絶緣薄膜位在與薄楕開σ相鄰、半導體層45邊牆上方以外部位。、如此，可以在半導體層45的邊腾上，形成—閘門絶緣薄膜 47&與一逢牆閘門電極“a。本例中所使用的蝕刻程序是屬於乾蚀法之一的活性離子独刻（reactive i〇n RIE)法。 ’ 圖3 Η中，藉著cvd法，在整體外露表面上，形成— 平整1緣物。接著，魏緣物上進行綠與乾敍，以便在η型位元線迷結區46處形成一位元線接點5〇。固3 I中，在位元線接點5〇上，形成一位元線51。$ 外，接通電源Vd於作爲屏極之ρ型半導體基材，以便紇加特疋電壓值於P型半導體基材41，以驅_咖記憶跑的運作。因半導體層45的逄牆處有閱門電極48a，因此，半導體層45的厚度相當於用以傳輸信號電荷的通道長度。也因此’用以形成铸體層45的絶緣層4瑪厚度取決於預之通道長度。、另 (請先W.I讀背而之注意?項再場寫本頁) 訂_ 線- 經濟部屮央樣準乂:1 1\ X 消 fi· 合社印二種具體管;^ 圖4 A與4 B所示爲本發明第二具體實施例用以製主咖記憶絲方法。闺4 ，敎料—其上帶有用以構成電容胃之、4_顧52。餅μ的材料以是絶料或半導體材料，可以是非晶㈣、複晶錢單晶移著’播著絲或雜，在毅52上，形成-達持定深度之溝札。囷4 A中的虚線表示：在基材52是由半導體材料構 X 297公扪 -13 - 五、發明說明

用以隔離薄槽内電容器與差材52 成的情形下，虚線代表一之絶緣薄膜53 〇衬料薄膜衣序形成一作爲電容器#極54的第一導€噬雜有，離子的複合_ 電賴（例如，㈣切_ 重膜)與-作爲電“寿膜構成之雙 13點電極％的第二導電哩衬料 4膜（例如，捿雜有㈣亞磷離子的複合奶。针冬施例中，用以構成電容器的、施例中者相同，除了 ··第-具體實施例中复：極共同形成於_内錄弟二具體實施例中，電客器與屏接逐電源Vd至屏極54，以便施加特定電壓於屏極，推動_記憶胞的運作。其餘的過程均與第—具^ 例之固3<：至31所述者相同，因此不再赘述。種具體眚祐例圏5所示爲本發明第三具體實施例_裝置的佈。圏6 A至6 Η所示爲沿g] 5<a_a，線段所取截面闺。闺 7 A至7 D所示爲沿s] Rb.M段所取截面圖。另外，圊8 A所示爲沿S] 5<a.a，線段所取透视囷，_ δ日所示則爲沿圖5之b-b，線段所取連视围。卞説明依第三具體實矻例接著，本文將配合上述附圖之DRAM裝置製造方法。

圖6 A中，準備一作爲屏極的的p型半導體基衬Q 14

發明説明 )卿子職料。ρ„錢騎，以作用爲屏極m半 =雜質濃度 w,形成複數對達特定深产的又光蝕與蝕於μ 、的4料。㈣触所使用的 =之，化活性離子敍刻法。?型半的的材質也可以是非晶質矽或單晶矽。經濟部+央標準Α只工消伶合作社印5i 刻囷6 Β中’ #著PECVD法、LPCVD法或CVD法之一序在整體外露表面上，形成—電容器介電層Μ與—作電容器做存節點電極的第二導電_型）材料層Μ(例如: 摻雜N型亞磷離子的複合矽層）。 N型材料層63形成時，需蓋遇？料導縣細的表面 ’以使所有溝楕充分填充N型材料，致維持表面平整。電容器介電層62T以是氣料薄膜、氣化轉膜、氣化碎· 氧化妙雙重膜（由氧㈣薄賴位於其上職⑽薄膜纪成）或氣㈣1⑽i化轉重膜（純化料膜與位於其上m料膜、另—氧化料膜組成）。本具體實施例中，作用爲屏極的p型半導體基材01是耜著磊晶方式生長矽晶圓，再植入旅擴散p型雜質離子（例如，硼離子）而得到。硼離子的植入亦叮藉著現場植入程序，在矽晶圓的磊晶生長過程中，一倂進行。 n型材料層μ是藉著在p型半導體基材q上形成一複合矽層，再植入並擴散N型雜質離子（例如，POC、所提供的亞磷離子）而得。亞磷離子的植入亦叮與複合矽層的形成同步進行。此外，N型材料亦可使用非晶質矽或單晶矽。 15 -......-.......................^ ! · i (請先况讀背而之：>χ意事項孙碼寫本頁) ❼13677 五、發明説明（)

經濟部屮央標準局3工消许合作杜印ft-14 接著，如圖6C所示，敍刻N型材料物電層62 ’以外露p型半導體糾61。_ 6 、《谷器4 ，再在整體外露表面上n達特 #著咖法 n 曙疋厚⑽絶緣層64。依本發明，dram電容器與閘門電極圣垂直排列，緣例厚度取決於預定之通違長度。絶緣層“二絶以是氮化矽或氡化矽。材質、圖6 c中，爲了减闕區射„電極，轉部分位在位元綠與字綠交接處的絶緣層Μ。絶緣層Μ被清除的部位順著字線與位元線方向均勾分佈，如圖6 〇與7 A所示。絶緣層64被清除的部位大致沿著字線方向延伸於相鄒溝槽對兩中心之間。爲了達到DRAM裝置的高積體密度，絶緣層64被清除部位的寬度dl(圉6 C)應等於其殘留部位的寬度d2(圖 6 C )。接著’如闺6 D所示，藉著在絶緣層64已清除部位蟲晶生長包含複數個區塊的半導體層65，以作爲活躍區。半導體層65亦可藉著沉澱法（例如CVD法）而形成。半導體層 65的材質可以是非晶質矽、單晶矽或複晶矽。隨後，清除絶緣層64殘留部分，如囷7 B所示。此時，位於相鄰位元線之間的絶緣層64殘留部分並不被清除，而提供了相郊位元線之間的絶緣。也就是説，只有位元綠所在之處的絶緣層64殘留部位被清除。接著，將高濃度第二導電项離子（也就是n+型雜質離子，例如亞磷離子）植入半導體層65表面’以便在半導體層65的上部形成達特定厚度的n +型位 Tti絲'連結區66。 16 可 -•n先#背^之注意^项^^轉本頁〕裝. 、?τ- 線- 本紙張尺度边用中8 Η家標毕(CHS) Τ4規怙(210x297公;it)

囷6£:中，再藉著咖0法“ .露表面上，佑& w 决或五、發明説明（體外露表面上，依序復以作爲閑電極绝rCVD法，在整與作爲閘門電極的導電衬料薄膜68呢，象用的絶緣薄膜67 以是氣化㈣氡切的材質可、鋁、鉑、鈦或摻雜右_ ㈣質則▼以是鉻、鉬雖有雜質離子的複晶矽。独與独刻，以二電材料薄膜68同時接受光半導體層叫，位在半導體層65邊牆上方轉的區域。如此，將在半導體層65邊騰上，錢_ —67a與邊關門電極咖。本例中所使料㈣法爲㈣法的—種：㈣法。圖6 G與7 C中，藉著CVD法，在整體外露表面上，復以-平整輯層69，並接受絲減刻，在各n+型位元線迷結區66處，錢―位桃接點7〇。圖6 H與7 D中’在位元線接點70上，形成位元線71 。另外’接通電源Vd於作爲屏極之P料㈣毅61，以便施加特定電壓值於1铸體基材61，轉d議記憶胞的運作。因半導體層65各區塊的逄牆處有閘門電極―，因此’半導體層65的厚度相當於用以傳輸信號電荷的通這長度。也狀，用以形成半導體層65的絶緣層64之厚度取決於預定之通道長度。差^種具體宥施例 SI 9 A與9 B所示爲本發明第四具體實施例製造d_ -17 - 本⑽尺度iA；?l中S g家辟⑽）τ備M21〇S^y (請先Ml讀背而之注意事項孙填窍本頁) 裝· 線· 經濟部中央#準局CX工消&合作社印製 313677

經濟部中央標芈局工消 ί\' 合作社印製五、發明説明（) 記憶胞的方法。围9 Α + 以是絶緣衬料或半導雜衬料，f基材72，其衬質可晶场。接著，乾餘或減敍基材72广質秒、複晶移或早定深度的成對_。心上1複數组達特半導體付料構成的情形下，虛在基衬Μ是由器與基材72之間絶緣的絶緣薄膜73。用以作爲溝稽内電容材料薄膜(例如序::有—。作爲電容器屏極74的第-導電型重膜）與—化料轉成之雙薄膜(例如，摻雜有，料離二複::二-導電型付料本具體實施例中，用以構成電容器的材料 =:Γ中者相同’除7:第三具體實_中= 使用基付作爲屏極，而在第四具中直接極共同形成於溝槽内。，電容器與屏接I電源Vd至祕74，以便施加特定電 :動_裝置的運作。其餘的過裡均與第三具上八至71)収者相同，因此不再赘述。用：由以上的說明，可明顯看出本發明▼以提供如下的效第-、依本發_造帶有上述記憶絲構物的方式較之製造傳統眷層電容器結裝置者更爲2 第二、本發明的記憶跑結構姜垂直拆列狀’其所細先 m 讀背而之 a 意事项再填 4- Μ 装訂 .線 X 297公菝） -18 - A G B 6 五、發明説明（) 面積大爲降低。因此，就設計法則而言，確實較爲優越。這同時也使記憶裝置較易達到高積體密度。第三、記憶裝置内，相鄰活躍區之間不需藉著絶緣層的形成而T達到絶緣的目的。雖然，本發明之較優具體實施例被公佈以作説明，先進們應認知：不同程度的修飾、增減是可行的，而不脱離隨後之申請專利範園所揭示的領域與精神。 (請先閲讀背而之注意事項洱填寫本頁) 裝· 訂- 線. 經濟部屮央楞準局β工消費合作杜印虹本紙汰尺度通用中國8；家標iMCNS)甲4規怙（2丨0x297公没) -19 -

Claims

六' 申請專-H範s 極； A: B: Cn: .種半導體記憶胞的製造方法，其中包含步驟如下預備一第一導電型半導體基材，以作爲電容器的屏部央標準工消費印製在第一導電型半導體基材上’形成一帶有開口並達特定深度之溝楕；在溝楕内，依序填充以一電容器介電層與一作爲儲存節點電極之第二導電型導電材料層；在半導體基材與溝楕開口部分區域上，形成一作爲活躍層的半導體層，其中帶有對立邊牆；在半導體層表面上，植入第二導電嗤雜質離子’以形成具有特定深度的位元線連結區；在溝楕開口未被半導體層遮蔽處與邹接溝槽另一半開口的半導體層一邊牆上方，形成一用以作爲閘門電極絶緣的第一絶緣層；在第一絶緣層上，形成一與溝糟開口垂直的邊牆閘門電極；在整體外露表面上，形成一第二絶緣層’並於其上設定圊樣，以便在位元線連結區上，形成位元線接點、與在位元線接點上，形成一位元線。 2.—種依申請專利範®第1項所述之半導體記憶胞製造方法，其中的第一導電湮半導體基材是由摻雜有第一導電裡雜質離子的單晶矽、非晶質矽或複合矽所構成。 -20 - (-先聞讀背面之注意事項再填寫木頁) 木…瓜尺度適川屮闽网家杧準（CNS) Ψ4篇ίΚ210χ297公]之) 81. 4. 5.000 (H) ______ [)7 Λ 7 Β7 C7 六、申泣專利苑$ 3. —種依申請專利範圍第2項所述之半導體記憶胞製造方法，其中的第一導電湮半導體基材是藉著磊晶方式生長晶圓，再植入姐擴散高濃度第一導電型雜質離子而得。 4. 一種依申請專利範園第2項所述之半導體記憶胞製造方法，其中的第一導電蜇半導體基材是藉著磊晶方式生長晶圊，同時植入並擴散高濃度第一導電型雜質離子而得〇 5. —種依申請專利範圍第1項所述之半導體記憶胞製造方法，其中用以形成電容器介電層與儲存節點電極的步驟叮進一步細分如下：在整體外露表面上，形成電容器介電層；復以一作爲儲存節點電極之第二導電嗤材料層，其高度蓋過該第一導電禮半導體基材，以便完全填充該溝糟 ;與蝕刻該第二導電型材料層與電容器介電層，直到該第一導電型半導體基材外露出來。 ίδ濟部中央標準局8工消費合作社印η (-先閱讀背面之：-意事項再填寫本頁，訂· -^- 6. —種依申請專利範围第5項所述之半導體記憶胞製造方法，其中用以構成儲存節點電極的第二導電型材料層是由複合矽組成。 7. —種依申請專利範園第6項所述之半導體記憶胞製 -21 - 木紙尺度適川十1-¾闷準（CNS广丨74规格（210x2(J7公及） 81. 4. 5.000 (H)

造方法’其中的第二導電型材憶胞製以一複合矽層，再植，第二導電型雜質離子3復以一複綱 ▲ 專利範園第6項所迷之半導 1"方法的第二導電型材料層是藉著復： ’同時植入並姨散第二導電型雜質離子：造二固第5項所述之半導體記憶胞製膜氣化#」谷11介電層是由氧化轉膜、氮化㈣物™氧切參重制10· 一種依申請專利範園第1項所述之半導體記憶胞製方法’其中用以形成作爲㈣層之半導體層的步鄉可進一步細分如下：『先閲讀背面之注意事項再瑱商本百 .打. 緣層；在整體外露表面上’覆以一用以定義半導體層的絶 --「部中失標準^-¾工消費各作‘ ·吐印1 光蝕並蝕刻該絶緣層，以清除其部分位在半導體基椅表面與填充有第二導電型衬料的溝糟開口上方的絶緣層 ;與在破絶緣層已清除邓位上’形成一半導體層。 11 · 一種依申請專利範固第1〇項所述之半導體記憶胞製造·方法，其中的半導體層是由單晶妙、非晶質移或複合妙 22 SI. 4. 5,000 (H) -線_ ____ [)7 B7 C7 六、申^專利範S 所構成。 (-先聞"背-之注意事項再填寫本頁) 12. —種依申請專利範園第10項所述之半導體記憶胞製造方法，其中的半導體層是籍由磊晶方式生長而得。 13. —種依申請專利範圍第1◦項所述之半導體記憶胞製造方法，其中的半導體層是藉由化學蒸氟沉激法而得。 14. 一種依申請專利範®第1◦項所述之半導體記憶胞製造方法，其中的絶緣層厚度取決於預定之通道長度。 15. —種依申請專利範圚第10項所述之半導體記憶胞製造方法，其中的絶緣層材質爲氮化矽或氧化矽。 16. —種依申請專利範園第1項所述之半導體記憶胞製造方法，其中的半導體層约遮蔽一半的溝槽開口。 17. —種依申請專利範固第1項所述之半導體記憶胞製造方法，其中用以形成作爲閘門電極絶緣的第一絶緣層與形成閘門電極的步驟包括：在整體外露表面上，覆以一絶緣層；形成一用以構成閘門電極的導電材料層；與光蝕並蝕刻該絶缘層與導電材料層，以便清除其位在未被半導體層遮蔽的溝槽開口上方以外部分與邹接溝槽 -23 - 木紙張尺度適川中附S家榀準（CNS广制21〇χ297&>) 81. 4. 5,000 (Η) 3677 A I B1 C7 Γ)7 々、申锜專.f]範SI 開口另一半逡的半導體層邊牆上方以外部分 18 種依申請專利範SJ第；17項所逑之半導體¥胞製造方法，其中料構錢㈣極㈣料料騎^換雜有雜質離子的複合矽。 19.-種料請專利範園第17項所述之半導體記憶胞製造方法，其中的蝕刻法是一種乾敍法。 2〇.-種依申請專利範固第19項所述之半導體記憶胞製造方法，其中的乾蝕法是一種活性離子蝕刻法。 I-種料請專利範園第i項所述之半導體記憶胞製把方法’其中作用爲電容器屏極之第—導電料導體基材上，連接有一電源，以便施加特定電壓於其上。 22.-種半導體記憶胞的製造方法，其中包含步驟如下 :-¾^背面之注意事項再填窝本頁 ί k. .訂- 中夫 if 局合印溝槽預備一基材；在半導體騎上，形成—帶有開口並達特定深度之在溝h内’依序填充以-作用爲電容器屏極的第— 導電料料料層、電容器介電賴—作料儲存節點極的第二導電型導電衬料層； 24 線. X297公及） 81. 4. 5.000 (H)

-、、申在半導體騎部分謂層的铸體層，其切有収’形成一作爲在半導體層表面上形成具㈣找料私料鱗料子，以广構匕開α外1處以及與其料之牆的上方提供«電極絶緣的第-絶緣層广第、絶.、彖層上，形成一與溝楕開口垂直的邊牆閑門電極；〜在整體外露表面上，形成―第二絶緣層，並於其上。又疋圏樣以便在位元線迷結區上，形成位元線接點；與在整體外露表面上，形成一位元線。 23 _ 一種依申請專利範園第22項所述之半導體記憶胞製造方法，其中的基材是由半導體材料構成。 24.—種依申請專利範園第23項所述之半導體記憶胞製造方法’其中的半導體材料是單晶矽、複晶矽或非晶質矽 (-先閲請背面之：-意事項再填寫本頁 •u··. .訂· —ΐ ί 25.r~種依申請專利範圍第22項所述之半導體記憶胞製造方法，其中的基材是由絶緣材料耩成。 26. —種依申請專利範固第23項所述之半導體記憶胞製造方法，其中在構成電容器之前，造/少包含在溝槽表面 -25 - 木纸張尺度通川中闷网宋標準^胳）格（21〇x2(J7公及) 5,000 ⑻ 阳677 AT B7 C7 D? 、申泣4十丨砭圍上復以一絶緣薄膜的步驟。成 27 _ 一種依申請專利範園第22項所述之半導體4己煢造方法’其中的電容器屏極是由第一導電型複合 28 . ~；種依申請專利範困第22項所述之半法’其中的儲存節點電極是由第二導電型二，製材料 .種依申請專利範圍第22項所造方法，其中用以形成作爲電容器屏極<帛冑記憶胞製層的步驟，進一步細分如下：覆以一半導體層，與植入並榜散第-導電型雜質離子於半導體層導電哩材料内。 30. .種依申請專利範固第&項所造方法’其中用以作爲電容器屏極<«覆以-轉私 ”讀料層是子而得。 a散第—導電型雜質離几-種”鱗㈣22科造方法，其中用以形成作爲料節 4憶胞製料層的步驟，進一步細分如丁：" <第二導雪型# fmm2l〇x297^ SJ. 4. 5,000 (H) '26

AT B7 C7 D" 復以一年導體層，與技入並楱散第二導電型雜質離子於半導·體層內。種依申請專利範園第22項所述之半導體$己憶跑製造方Ά ^ ’其中用以作爲儲存節點電極之第二導電裡材料層是藉著薄令復以一半導體層’同時植入旅擴散第二導電型雜質離子而得。造方、種依申請專利範園第22項所述之半導體記憶胞製，，其中作用爲電容器屏極之第一導電型材料層上，續·接有〜φ、 %源，以便施加特定電壓於其上。 (請先聞讀背面之注意事項再¾、窍本頁 -"· 34 下種半導體g憶裝置的製造方法，其中包含步驟如預锖極第一導電型半導體基材，以作爲電容器的屏訂- 在第的薄槽L導㈣半導體騎上，形成複•平均分佈槽所組成： ’每一溝槽對由成對帶有開口並逯特定猓度的溝中夫準 X 消 t 合作印 m 作爲儲存節點填充"容器介電層與 <•第—導電型導電材料層；在整體外露表面上，形元線延輕方向，清除其部分錄相料4 ’並順著位所清除部位的寬度等於位元線_定以 1的地帶， -27

5,000 ⑻ AT B7 C7 [)7 六、申9專刊範$ (-先聞讀背面之：:-意事項再填寫本百在第一絶緣層已清除部位上，形成一作爲活躍層之半導體層，並選擇性地清除殘留之第一絶緣層，得到複數個帶有對立邊牆的半導體層區塊；植入高濃度第二導電项雜質離子於半導體層，以便在各半導體層區塊上部，形成達特定深度之位元線連結區 5 在溝糟開口未被半導體層遮蔽部位與各半導體層區塊邊牆上，形成一用以提供閘門電極絶緣之第二絶緣層；在第二絶緣層上，形成一與對應溝槽開口垂直的邊牆閘門電極；在整體外露表面上，形成一第三絶緣層’並於其上設定圊樣，以便在各位元綠連結區上，形成一位元線接點；與在各位元線接點上，形成一位元線。，訂 35. —種依申請專利範固第34項所述之半導體記憶裝置製造方法，其中的第一導電嗤半導體基材是由摻雜有第一導電型雜質離子的單晶矽、非晶質矽或複合矽所構成。經濟.都中央標準局S工消費合作社印製 .線. 36. —種依申請專利範園第35項所述之半導體記憶裝置製造方法，其中的第一導電型半導體基材是藉著磊晶方式生長晶圓，再植入並擴散高濃度第一導電噔雜質離子而得 Ο -28 - 木似尺度適川十丨W;—(CNS)ip4Wft(2i〇x29R^ Si. 4. 5,000 ⑻ _____ [)7 AT ΕΠ C7 經濟部中夬標準局員工消費合作ΐ-印製六、申請專利範圍 37. —種依申請專利範園第35項所述之半導體記憶裝置製造方法，其中的第一導電型半導體基材是籍著磊晶方式生長晶圓，同時植入並擴散高濃度第一導電型雜質離子而得。 38. —種依申請專利範園第34項所述之半導體記憶裝置製造方法，其中用以形成電容器介電層與儲存節點電極的步驟可進一步細分如下：在整體外露表面上，形成電容器介電層；復以一作爲儲存節點電極之第二導電型材料層，其高度蓋過該第一導電碉半導體基材’以便完全填充該溝槽 ;與蝕刻該第二導電嗖材料層與電容器介電層，直到該第一導電型半導體基材外露出來。 39. —種依申請專利範圍第38項所述之半導體記憶裝置製造方法，其中用以形成儲存節點電極之第二導體型衬料層是由複合矽所構成。 40. —種依申請專利範®第39項所述之半導體記憶裝置製造方法，其中的第二導電型材料層是籍著復以一複合矽層，再植入並擴散第二導電型雜質離子而得。 41. 一種依申請專利範園第39項所述之半導體記憶裝置 -29 - (-先閱讀背面之：:^意事項再4寫本頁木纸張尺度適川屮闷阀家榀準（CNS)〒4规格（210x297公较） SI. 4. 5,000 (H) 經奇部中央標準局Μ工消費合作社印Μ AT B7313677 dt 六、申請專利範s 製造方法，其中的第二導電型材料層是藉著復以一複合矽層，同時植入妓擴散第二導電嗤雜質離子而得。 42. —種依申請專利範園第38項所述之半導體記憶裝置製造方法，其中的電容器介電層是由氧化矽薄膜、氮化妙薄膜、氧化矽-氮化矽雙重膜或氧化矽—氮化妙_氧化紗參重滕所構成。 43· —種依申請專利範園第34項所述之半導體記憶裝置製造方法，其中用以形成作爲活躍層之半導體層的步驟叮細分如下：在整體外露表面上，覆以一用以定義半導體層的絶緣層；光蝕並蝕刻該絶緣層，以清除其沿位元線的方向、位在相鄰溝楕之間的區域；與在該絶緣層已清除部位内，形成一半導體層。 44. 一種依申請專利範園第Μ項所述之半導體記憶裝置製造方法，其中用以構成半導體層的材料是單晶妙、非晶質矽或複合矽。 45. —種依申請專利範固第43項所述之半導體記憶裝置製造方法，其中的半導體層是藉由磊晶方式生長而得。 -30 - (請先閲讀背面之注意事續再填寫本頁) 本纸張尺度適川中网闽家Ht(CNS)T<UJJ格（210x297公¥) — 81. 4. 5.000 (H) 六 '申诂專刘範圍 A1 C] D：經濟部中央標準局員工消費合作社印製 46 ’一種依申請專利範固第43項所述之半導體記情裝置製造方法，其中的半導體層是藉由化學蒸氣沉澱法而得。 47’一種依申請專利範園第43項所述之半導體記憶裝置製造方法，其中的絶緣層厚度取決於預定之通道長度。 48.—種依申請專利範園第43項所述之半導體記憶裝置製造方法，其中的絶緣層材質爲氮化矽或氡化妙。 49 · 一種依申請專利範園第34項所述之半導體記憶裝置製造方法’其中的半導體層遮蔽约一半的溝槽開口。 50. —種依申請專利範園第34項所述之半導體記件裝置製造方法，其中用以形成作爲閘門電極絶緣之第二絶緣層與形成閘門電極的步驟包括：在整體外露表面上，復以一絶緣層；形成一用以構成閘門電極的導電材料層；與光蝕並蝕刻該絶緣層與導電材料層，以便清除其位在未被半導體層遮蔽的溝槽開口上方以外的部位與各半導_ 體層區塊邊牆上方以外的部位。 51. —種依申請專利範園第5〇項所述之半導體記憶裝置製造方法，其中用以構成閘門電極的導電付料爲金屬或摻雜有雜質離子的複合移。 31 (請先閲讀背面之：ίχ意事項再填寫本頁 ,訂. 木纸張尺度適；Π屮卜稍家榀平（CNS广「他格(21 〇X297公七） δ1. 4ΤΧ〇〇〇7ηΤ A 7 B7 C7 1)7 3I36^7 六' 中Hi'j範[g -'*-?先w,iAf背面之注意事項再填商本頁 52. —種依申請專利範園第50項所述之半導體記憶裝置製造方法，其中的蝕刻法是一種乾独法。 53. —種依申請專利範園第52項所述之半導體記憶裝置製造方法，其中的乾蝕法是一種活性離子独刻法。 54. —種依申請專利範闽第34項所述之半導體記憶裝置製造方法，其中作用爲電容器屏極之笫一導電型半箏體基材上，迷接有一電源，以便施加特定電壓於其上。 55 · —種依申請專利範面第34項所述之半導體記憶裝置製造方法，其中作用爲活躍區之各半導體層區塊的寬度等於諸第一絶緣層已清除部位的寬度。 .訂. Μ.—種:依申請專利範圓第34項所述之半導體記憶裝置製造方法，其中用以選擇性清除第-絶緣層劾部位的步驟中，只清除其位在位元線内的部位。 57·-料《記讀方法，其中包含步驟如下：预備一基材；在基材上，形成複數組平均分佈槽對由成對帶有開口並達特定深度的_所組& 一屢在溝槽內’料填切—作騎^f導電型半 AT B7 C7 — ^----------- 1)? ' *-—---- 六、申3專刊策圓 '~~~ - 導體層、一電客器介電層與一作爲儲存節點電極電型半導體層； —在整❸Μ表面上，錢H緣層，並順著位元線延伸的方向，清除其部分位在相鄒溝槽之間的地帶，所清除部位的寬度等於位元線的预定寬度； ^ 在笫-絶緣犯雜部位上，錢―作爲活躍層之半導體層，並遴擇性地清除殘留之第一絶緣層，得到複數個帶有對立逄腾的半導體層區塊；植入第二導電湮雜贤離子於半導體層，以便在各半導體層區塊上部，形成達特定深度之位元線迷結區；在溝槽開口未被半等體層遮蔽部位與各半導體層區塊逄牆上，形成一用以提供閘門電極絶緣之第二絶緣層；在第二絶緣層上，形成一與對應溝槽閑口垂直的邊牆閘門電極；在整體外霡表面上，形成一第三絶緣層，並於其上設定阖樣’以便在各位元線連結區上，形成一位元綠接點；與在各位元線接點上，形成一位元線。 5 8 —種依申請專利範圍第57項所述之半導體記憶裝置製造方法，其中的基材是由半導體材料所構成。 59 _ —種依申請專利範園第58項所述之半導體記憶裝置製造方法，其中的半導體材料爲單晶矽、複晶矽或非晶質 (-先間請背面之注意本項再填窝本ΪΓ •tp' _訂_ .緣· 木紙張尺度適川十卜謂:fUi-芈(CNS) Ψ4規格(210Χ凹7公《) Β], 4. 5,0°^ AT B7 C7 D7 60. —種依申請專利範圍第57項所述之半導體記憶裝置製造方法，其中的基材是由絶緣材料所構成。 61. —種依申請專利範圍第57項所述之半導體記憶裝置製造方法，其中在形成電容器之前，尚包含在溝楕表面復以一絶緣薄膜的步驟。 62. —種依申請專利範園第57項所述之半導體記憶裝置製造方法，其中的電容器屏極是由第一導電裡複合矽所構成〇 63. —種依申請專利範園第57項所述之半導體記憶裝置製造方法，其中用以形成作爲電容器屏極之第一導電型材料層的步驟可細分如下： ' 覆以一半導體層，與植入並擴散第一導電嗖雜質離子於半導體層内。 ......................................{ .........U'..............................1T.............{.............緣 (-先閲讀背面之注意事項再填窍本頁) 士央標毕局 X ·.!* ；.fc] 費合 'ft 印 64. —種依申請專利範圍第57項所述之半導體記憶裝置製造方法，其中的儲存節點電極是由第二導電喫複合妙所構成。 65. —種依申請專利範園第57項所述之半導體記憶裝置 -34 - 木纸张尺度適川中阀IfUi--f-(CNS) T‘Uji格（210x297公犮) SI. 4. 5,000 (H) C7 ___Γ)7 六'申請專刊範$ 製造方法，其中用以構成電容器屏極之第一導電型材料層是藉著復以一半導體層，同時植入並擴散第一導電噬雜質離子而得。 66. —種依申請專利範園第S7項所述之半導體記憶裝置製造方法，其中用以形成作爲儲存節點電極之第二導電型材料層的步驟Τ細分如下：覆以一半導體層，與植入並擴散第二導電嗤雜質離子於半導體層內。 67. —種依申請專利範園第'57項所述之半導體記憶裝置製造方法，其中用以構成儲存節點電極之第二導電喫材料層是藉著覆以一半導體層，同時植入並擴散第二導電型雜質離子而得。 68. —種依申請專利範園第57項所述之半導體記憶裝置製造方法，其中作用爲電容器屏極之第一導電型材料層上，連接有一電源，以便施加特定電壓於其上。 69 _ 一種依申請專利範園第57項所述之半導體記憶裝置製造方法，其中作用爲活躍區之各半導體層區塊的寬度等於該第一絶緣層已清除部位的寬度。 70. —種依申請專利範園第57項所述之半導體記憶裝置 -35 - (-先閱讀背vg之注意事項再填寫本1〕本紙張尺度適川格(210x297公七）_ 81. 4. 5.000 (H) 313677 A IΓ,ir, 製造方法，其中用以選擇性清除第一絶緣層殘留部位的步驟中，只清除其位在位元線内的部位。 (請先"讀背面之注意事項再填寫本頁 •訂· 41.'"部中"標準局rh工消費合件社印1 -線· 36 木纸張尺川屮阀阀:ίαΐφ((：吣）νΜΜί格（21〇x2(J7公犮） SI. 4. 5,000 (H