JPH03263370A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03263370A JPH03263370A JP2256653A JP25665390A JPH03263370A JP H03263370 A JPH03263370 A JP H03263370A JP 2256653 A JP2256653 A JP 2256653A JP 25665390 A JP25665390 A JP 25665390A JP H03263370 A JPH03263370 A JP H03263370A
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- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 102
- 239000010703 silicon Substances 0.000 claims abstract description 102
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 95
- 238000000034 method Methods 0.000 claims abstract description 75
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims description 43
- 230000008569 process Effects 0.000 claims description 14
- 230000007704 transition Effects 0.000 claims description 13
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 12
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 12
- 239000011574 phosphorus Substances 0.000 abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 abstract description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 169
- 239000010408 film Substances 0.000 description 72
- 239000011229 interlayer Substances 0.000 description 23
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910000077 silane Inorganic materials 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 150000003376 silicon Chemical class 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体装置に関し、特に、いわゆるスタッ
クドタイプキャパシタを備えた半導体装置における大容
量化に適したキャパシタの構造およびその製造方法に関
するものである。
クドタイプキャパシタを備えた半導体装置における大容
量化に適したキャパシタの構造およびその製造方法に関
するものである。
［従来の技術およびその課題］
半導体装置あるいは半導体記憶装置の１つとして、記憶
情報のランダムな人出力が可能なものにＤＲＡＭ （Ｄ
ｙｎａｍｉ ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＤＲＡＭは多数の記憶情報を蓄
積するための記憶領域となるメモリセルアレイと、この
メモリセルアレイに対して所定の入出力動作を行なわせ
るための周辺回路部とから構成される。メモリセルアレ
イは、さらに最小記憶単位に相当するメモリセルが複数
個配列されて構成されている。メモリセルは基本的に１
つのキャパシタとこれに接続される１つのｌ・ランスフ
ァゲートトランジスタとから構成される。
情報のランダムな人出力が可能なものにＤＲＡＭ （Ｄ
ｙｎａｍｉ ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＤＲＡＭは多数の記憶情報を蓄
積するための記憶領域となるメモリセルアレイと、この
メモリセルアレイに対して所定の入出力動作を行なわせ
るための周辺回路部とから構成される。メモリセルアレ
イは、さらに最小記憶単位に相当するメモリセルが複数
個配列されて構成されている。メモリセルは基本的に１
つのキャパシタとこれに接続される１つのｌ・ランスフ
ァゲートトランジスタとから構成される。
そして、動作においては、キャパシタに所定の電荷が蓄
積されているか否かを判定し、これにデータの“０”１
“に対応させて記憶情報の処理を行なっている。
積されているか否かを判定し、これにデータの“０”１
“に対応させて記憶情報の処理を行なっている。
第９Ｄ図は、従来のＤＲＡＭのメモリセルの断面構造図
である。このＤＲＡＭは、たとえば特開昭６４−４２１
６１号公報に示されている。第９Ｄ図に示されるＤＲＡ
Ｍのメモリセルは、いわゆる１トランジスターキヤパシ
タタイプのセル構造を有している。トランスファゲート
トランジスタ１０はｐ型シリコン基板１表面に形成され
た１対のｎ十不純物領域３ａ、３ｂと、このｎ十不純物
領域３ａｓ ３ｂの間に位置するシリコン基板１表面上
に薄いゲート絶縁膜４を介して形成されたゲート電極５
ａとを備えている。ゲート電極５ａはワード線の一部で
構成される。ゲート電極５ａの周囲は第１の層間絶縁層
３０に覆われている。また、キャパシタ２０は一方のｎ
＋不純物領域３ａに接続される下部電極（ストレージノ
ード）２１と、この下部電極２１表面上を覆う誘電体層
２２およびさらにその表面上を覆う上部電極（セルプレ
ート）２３とを備える。ビット線７は第２の層間絶縁層
３１中に形成されたコンタクトホールを介してｎ＋不純
物領域３ｂに接続される。
である。このＤＲＡＭは、たとえば特開昭６４−４２１
６１号公報に示されている。第９Ｄ図に示されるＤＲＡ
Ｍのメモリセルは、いわゆる１トランジスターキヤパシ
タタイプのセル構造を有している。トランスファゲート
トランジスタ１０はｐ型シリコン基板１表面に形成され
た１対のｎ十不純物領域３ａ、３ｂと、このｎ十不純物
領域３ａｓ ３ｂの間に位置するシリコン基板１表面上
に薄いゲート絶縁膜４を介して形成されたゲート電極５
ａとを備えている。ゲート電極５ａはワード線の一部で
構成される。ゲート電極５ａの周囲は第１の層間絶縁層
３０に覆われている。また、キャパシタ２０は一方のｎ
＋不純物領域３ａに接続される下部電極（ストレージノ
ード）２１と、この下部電極２１表面上を覆う誘電体層
２２およびさらにその表面上を覆う上部電極（セルプレ
ート）２３とを備える。ビット線７は第２の層間絶縁層
３１中に形成されたコンタクトホールを介してｎ＋不純
物領域３ｂに接続される。
近年、半導体装置の高集積化に伴ない、この種のＤＲＡ
Ｍにおいても個々の素子を微細化していく必要に迫られ
ている。これに従い、第９Ｄ図に示すようなメモリセル
においてはキャパシタ２０の平面占有面積の減少が余儀
なくされる。このような背景下でメモリセルのキャパシ
タは動作に必要な所定の静電容量を確保するために主に
２つの方法が講じられている。
Ｍにおいても個々の素子を微細化していく必要に迫られ
ている。これに従い、第９Ｄ図に示すようなメモリセル
においてはキャパシタ２０の平面占有面積の減少が余儀
なくされる。このような背景下でメモリセルのキャパシ
タは動作に必要な所定の静電容量を確保するために主に
２つの方法が講じられている。
第１の方法はキャパシタ２０を構成する誘電体層２２の
膜厚を薄くして静電容量を増大させる方法である。たと
えば、１Ｍビットの集積度を持つＤＲＡＭでは、誘電体
層２２はシリコン酸化膜換算の膜厚でｌＱｎｍ程度にま
で薄膜化されている。
膜厚を薄くして静電容量を増大させる方法である。たと
えば、１Ｍビットの集積度を持つＤＲＡＭでは、誘電体
層２２はシリコン酸化膜換算の膜厚でｌＱｎｍ程度にま
で薄膜化されている。
したがって、さらに集積度が上がった場合にこれに伴な
う薄膜化は困難である。
う薄膜化は困難である。
また、第２の方法として誘電体層２２を介して対向する
電極２１．２３間の対向面積を増大して静電容量を確保
する方法がある。この方法により考案されたキャパシタ
は、いわゆるスタックドタイプキャパシタと称されるも
のである。すなわち、半導体基板中の拡散層の表面上に
導電性を有する多結晶シリコン層を形成し、その表面上
に誘電体層および第２の電極層を積層した構造のもので
ある。そして、スタックドタイプキャパシタは、その後
多結晶シリコンからなる電極層の形状をたとえばフィン
構造・にしたもの、あるいは円筒状に突出させたものな
ど種々の形状のものが考案された。
電極２１．２３間の対向面積を増大して静電容量を確保
する方法がある。この方法により考案されたキャパシタ
は、いわゆるスタックドタイプキャパシタと称されるも
のである。すなわち、半導体基板中の拡散層の表面上に
導電性を有する多結晶シリコン層を形成し、その表面上
に誘電体層および第２の電極層を積層した構造のもので
ある。そして、スタックドタイプキャパシタは、その後
多結晶シリコンからなる電極層の形状をたとえばフィン
構造・にしたもの、あるいは円筒状に突出させたものな
ど種々の形状のものが考案された。
さらに、第２の方法のもう１つの方向として、下部電極
の表面に凹凸を形成し、これによりキャパシタの対向面
積を土曽大させる方法が考え出された。ｍＱＤ図に示す
メモリセルはこのような凹凸表面を有する下部電極２１
を備えたキャパシタから構成されるメモリセルを示して
いる。そして、第９Ａ図ないし第９Ｄ図はこのようなり
ＲＡＭのメモリセルの製造工程を順に示す製造工程断面
図である。これらの図を用いてその製造方法について以
下に説明する。
の表面に凹凸を形成し、これによりキャパシタの対向面
積を土曽大させる方法が考え出された。ｍＱＤ図に示す
メモリセルはこのような凹凸表面を有する下部電極２１
を備えたキャパシタから構成されるメモリセルを示して
いる。そして、第９Ａ図ないし第９Ｄ図はこのようなり
ＲＡＭのメモリセルの製造工程を順に示す製造工程断面
図である。これらの図を用いてその製造方法について以
下に説明する。
まず、第９Ａ図を参照して、ｐｍシリコン基板１表面上
の所定領域にＬＯＣＯ８法を用いて厚いシリコン酸化膜
からなるフィールド酸化膜２を形成する。さらに、ｐ型
シリコン基板１表面上に熱酸化法を用いてゲート酸化膜
４を形成する。さらに、ＣＶＤ法を用いて多結晶シリコ
ン層を全面に堆積した後、パターニングしてゲート電極
５ａを形成する。さらに、減圧ＣＶＤ法を用いてシリコ
ン酸化膜をｐ型シリコン基板１表面上の全面に堆積した
後、周知のりソグラフィ技術およびドライエツチング技
術を用いてゲート電極５ａの表面上および側面に第１の
層間絶縁層３０を形成する。
の所定領域にＬＯＣＯ８法を用いて厚いシリコン酸化膜
からなるフィールド酸化膜２を形成する。さらに、ｐ型
シリコン基板１表面上に熱酸化法を用いてゲート酸化膜
４を形成する。さらに、ＣＶＤ法を用いて多結晶シリコ
ン層を全面に堆積した後、パターニングしてゲート電極
５ａを形成する。さらに、減圧ＣＶＤ法を用いてシリコ
ン酸化膜をｐ型シリコン基板１表面上の全面に堆積した
後、周知のりソグラフィ技術およびドライエツチング技
術を用いてゲート電極５ａの表面上および側面に第１の
層間絶縁層３０を形成する。
さらに、層間絶縁層３０に覆われたゲート電極５ａをマ
スクにｐ型シリコン基板１中に不純物をイオン注入しｎ
十不純物領域３ａ、３ｂを形成する。
スクにｐ型シリコン基板１中に不純物をイオン注入しｎ
十不純物領域３ａ、３ｂを形成する。
次に、第９Ｂ図を参照して、ヘリウムで２０％に希釈し
たモノシランガスを用いた減圧ＣＶＤ法により、厚さ０
．４μｍの多結晶シリコン層２１０を形成する。圧力は
０．８Ｔｏ ｒ ｒ、温度は６８０℃に設定される。こ
の工程により製造された多結晶シリコン層２１０の表面
には０．０７μｍ程度の凹凸が形威される。その後、オ
キシ塩化リン（ＰＯ（４゜）を原料とする熱拡散法によ
り、８７５℃、３０分の条件で多結晶シリコン層２１０
内部にリン（Ｐ）を導入する。そして、この熱拡散時に
多結晶シリコン層２１０表面に形成されたリンガラスを
除去した後、温度９００℃で２０分間窒素中で熱処理を
施す。これによって、多結晶シリコン層２１０の表面の
凹凸は０．１１μｍに拡大する。
たモノシランガスを用いた減圧ＣＶＤ法により、厚さ０
．４μｍの多結晶シリコン層２１０を形成する。圧力は
０．８Ｔｏ ｒ ｒ、温度は６８０℃に設定される。こ
の工程により製造された多結晶シリコン層２１０の表面
には０．０７μｍ程度の凹凸が形威される。その後、オ
キシ塩化リン（ＰＯ（４゜）を原料とする熱拡散法によ
り、８７５℃、３０分の条件で多結晶シリコン層２１０
内部にリン（Ｐ）を導入する。そして、この熱拡散時に
多結晶シリコン層２１０表面に形成されたリンガラスを
除去した後、温度９００℃で２０分間窒素中で熱処理を
施す。これによって、多結晶シリコン層２１０の表面の
凹凸は０．１１μｍに拡大する。
次に、第９Ｃ図を参照して、フォトリソグラフィおよび
エツチング法を用いて多結晶シリコン層２１０をパター
ニングし、キャパシタの下部電極２１を形成する。その
後、下部電極２１の表面上に熱窒化膜を形威し、さらに
その表面上にＣＶＤ法を用いてシリコン窒化膜を形成し
、さらにその表面上に熱酸化法を用いて熱酸化膜を形成
する。
エツチング法を用いて多結晶シリコン層２１０をパター
ニングし、キャパシタの下部電極２１を形成する。その
後、下部電極２１の表面上に熱窒化膜を形威し、さらに
その表面上にＣＶＤ法を用いてシリコン窒化膜を形成し
、さらにその表面上に熱酸化法を用いて熱酸化膜を形成
する。
これにより熱窒化膜／ＣＶＤシリコン窒化膜／シリコン
酸化膜の３層からなる誘電体層２２が形成される。
酸化膜の３層からなる誘電体層２２が形成される。
さらに、第９Ｄ図を参照して、ｐ型シリコン基板１表面
上の全面に多結晶シリコン層を形成し、所定の形状にパ
ターニングする。これによりキャパシタ２０の上部電極
２３が形成される。その後、全面に厚い酸化膜からなる
第２の層間絶縁層３１を形成する。そして、層間絶縁層
３１の所定領域にコンタクトホールを形成し、その内部
にビット線７を形成する。
上の全面に多結晶シリコン層を形成し、所定の形状にパ
ターニングする。これによりキャパシタ２０の上部電極
２３が形成される。その後、全面に厚い酸化膜からなる
第２の層間絶縁層３１を形成する。そして、層間絶縁層
３１の所定領域にコンタクトホールを形成し、その内部
にビット線７を形成する。
以上の工程によりＤＲＡＭのメモリセルが完成する。こ
の上記の先行例は後述する本発明と同一の課題を解決し
得る１つの手段を示すものである。
の上記の先行例は後述する本発明と同一の課題を解決し
得る１つの手段を示すものである。
そして、このような方法は高集積化を目指す集積回路に
用いられるキャパシタの所定の静電容量を確保する上で
、有効な方法である。
用いられるキャパシタの所定の静電容量を確保する上で
、有効な方法である。
したがって、この発明の目的は、キャパシタの電極間の
対向表面を凹凸面で構成することによりキャパシタ容量
の増大を実現し得る半導体装置お０ よびその製造方法を提供することである。
対向表面を凹凸面で構成することによりキャパシタ容量
の増大を実現し得る半導体装置お０ よびその製造方法を提供することである。
〔課題を解決するための手段］
請求項１に係る発明は、半導体基板上にシリコン層から
なる第１電極層と誘電体層と第２電極層との積層構造か
らなるキャパシタを有する半導体装置の製造方法である
。そして、まず化学気相成長法を用いて多結晶とアモル
ファスとの遷移状態にあるシリコン層を形成する。次に
、シリコン層の表面上に誘電体層を形成する。その後、
誘電体層の表面上に第２電極層を形成する。
なる第１電極層と誘電体層と第２電極層との積層構造か
らなるキャパシタを有する半導体装置の製造方法である
。そして、まず化学気相成長法を用いて多結晶とアモル
ファスとの遷移状態にあるシリコン層を形成する。次に
、シリコン層の表面上に誘電体層を形成する。その後、
誘電体層の表面上に第２電極層を形成する。
また、請求項２に係る半導体装置の製造方法においては
以下の、工程を備える。
以下の、工程を備える。
まず、半導体基板の上に不純物を含む多結晶シリコン層
を形成する。さらに、多結晶シリコン層の表面上に化学
気相成長法を用いて多結晶とアモルファスとの遷移状態
にあるシリコン層を形成する。そして、シリコン層の表
面上に誘電体層を形成し、さらに誘電体層の表面上に第
２の電極層を形成する。そして、少なくともシリコン層
が形成された半導体基板を高温度下に保持する。
を形成する。さらに、多結晶シリコン層の表面上に化学
気相成長法を用いて多結晶とアモルファスとの遷移状態
にあるシリコン層を形成する。そして、シリコン層の表
面上に誘電体層を形成し、さらに誘電体層の表面上に第
２の電極層を形成する。そして、少なくともシリコン層
が形成された半導体基板を高温度下に保持する。
１
さらに、請求項３に係る半導体装置の製造方法は以下の
工程を備える。
工程を備える。
まず、半導体基板の上に化学気相成長法を用いて多結晶
とアモルファスとの遷移状態にあるシリコン層を形成す
る。さらに、シリコン層の表面上に不純物を含む多結晶
シリコン層を形成する。さらに、多結晶シリコン層の表
面上に誘電体層および第２電極層を形成する。そして、
少なくともシリコン層および多結晶シリコン層が形成さ
れた半導体基板を高温度下に保持する。
とアモルファスとの遷移状態にあるシリコン層を形成す
る。さらに、シリコン層の表面上に不純物を含む多結晶
シリコン層を形成する。さらに、多結晶シリコン層の表
面上に誘電体層および第２電極層を形成する。そして、
少なくともシリコン層および多結晶シリコン層が形成さ
れた半導体基板を高温度下に保持する。
請求項４に係る半導体装置は、主表面を有し、この主表
面に第１導電型の不純物領域が形成された第２導電型の
半導体基板と、半導体基板の主表面上に形成され、不純
物に達する開口を有する絶縁層と、半導体基板および絶
縁層上に形成されたキャパシタとを備える。キャパシタ
は、第１電極層と誘電体層と第２電極層との積層構造を
有する。
面に第１導電型の不純物領域が形成された第２導電型の
半導体基板と、半導体基板の主表面上に形成され、不純
物に達する開口を有する絶縁層と、半導体基板および絶
縁層上に形成されたキャパシタとを備える。キャパシタ
は、第１電極層と誘電体層と第２電極層との積層構造を
有する。
第１電極層は不純物領域の表面上および絶縁層に接して
形成された第１の部分と、この第１の部分に連なり半導
体基板の主表面に対して鉛直上方に２ 延びた第２の部分とを備えており、第１の部分と第２の
部分はその表面に１１００ｎ程度の凹凸を含む凹凸面が
形成されたシリコン層から構成されている。
形成された第１の部分と、この第１の部分に連なり半導
体基板の主表面に対して鉛直上方に２ 延びた第２の部分とを備えており、第１の部分と第２の
部分はその表面に１１００ｎ程度の凹凸を含む凹凸面が
形成されたシリコン層から構成されている。
［作用コ
キャパシタの第１電極層は化学気相成長法を用いてシリ
コン層を形成することにより構成される。
コン層を形成することにより構成される。
この化学気相成長法において原料ガスをある分解温度と
分圧条件下で反応させると、形成されたシリコン層が多
結晶構造とアモルファス構造との遷移領域に該当する状
態となることが見出されている。そして、このような遷
囲状態のシリコン層の表面にはほぼ１１００ｎ程度の凹
凸が形成される。
分圧条件下で反応させると、形成されたシリコン層が多
結晶構造とアモルファス構造との遷移領域に該当する状
態となることが見出されている。そして、このような遷
囲状態のシリコン層の表面にはほぼ１１００ｎ程度の凹
凸が形成される。
したがって、このような凹凸表面を有するシリコン層を
下部電極として形成し、その表面上に誘電体層および第
２電極層を形成することにより電極間の対向面積が増大
したキャパシタを形成することができる。
下部電極として形成し、その表面上に誘電体層および第
２電極層を形成することにより電極間の対向面積が増大
したキャパシタを形成することができる。
キャパシタの第１電極層に導電性を付与する方法として
、化学気相成長法により形成された凹凸３ 面を有するシリコン層の表面上あるいは下面に不純物を
含む多結晶シリコン層を形成し、この多結晶シリコン層
からシリコン層中へ不純物を熱拡散させる方法を用いて
いる。これにより、凹凸表面を有するシリコン層中に所
定濃度の不純物を容易に導入し、導電性を付与すること
ができる。
、化学気相成長法により形成された凹凸３ 面を有するシリコン層の表面上あるいは下面に不純物を
含む多結晶シリコン層を形成し、この多結晶シリコン層
からシリコン層中へ不純物を熱拡散させる方法を用いて
いる。これにより、凹凸表面を有するシリコン層中に所
定濃度の不純物を容易に導入し、導電性を付与すること
ができる。
また、キャパシタの第１電極層が鉛直上方に突出した部
分を有するスタック構造に加えてその表面に凹凸面を形
成することにより、両者の相乗効果によってキャパシタ
の電荷蓄積容量が増大する。
分を有するスタック構造に加えてその表面に凹凸面を形
成することにより、両者の相乗効果によってキャパシタ
の電荷蓄積容量が増大する。
［実施例コ
以下、この発明の一実施例について図を用いて詳細に説
明する。
明する。
第１Ｈ図は、この発明の第１の実施例によるＤＲＡＭの
メモリセルの断面構造図である。第１Ｈ図を参照して、
メモリセルは１つのトランスファゲートトランジスタ１
０と１つのキャパシタ２０とを備える。トランスファゲ
ートトランジスタ１０はｐ型シリコン基板１表面に所定
の距離を隔てて形成された１対のｎ＋不純物領域３ａ、
３ｂと、４ ｐ型シリコン基板１表面上に薄いゲート絶縁膜４を介し
て形成されたゲート電極（ワード線）５ａとを備える。
メモリセルの断面構造図である。第１Ｈ図を参照して、
メモリセルは１つのトランスファゲートトランジスタ１
０と１つのキャパシタ２０とを備える。トランスファゲ
ートトランジスタ１０はｐ型シリコン基板１表面に所定
の距離を隔てて形成された１対のｎ＋不純物領域３ａ、
３ｂと、４ ｐ型シリコン基板１表面上に薄いゲート絶縁膜４を介し
て形成されたゲート電極（ワード線）５ａとを備える。
また、ｐ型シリコン基板１表面上の所定領域に形成され
たフィールド酸化膜２の表面上にはワード線５ｂが形成
されている。ゲート電極５ａおよびワード線５ｂの周囲
は、第１の層間絶縁層３０により覆われている。
たフィールド酸化膜２の表面上にはワード線５ｂが形成
されている。ゲート電極５ａおよびワード線５ｂの周囲
は、第１の層間絶縁層３０により覆われている。
キャパシタ２０は下部電極２１と誘電体層２２と上部電
極２３との積層構造からなるいわゆるスタックドタイプ
のキャパシタを構成している。下部電極２１は説明の便
宜上２つの部分から構成される。第１の部分は、ゲート
電極５ａの表面上からワード線５ｂの上部にまで第１の
層間絶縁層３０を介して延在したベース部２１ａである
。第２の部分は、ベース部２１ａの表面からｐ型シリコ
ン基板１の主表面に対して鉛直上方に円筒状に突出した
円筒部２１ｂである。このような形状を有する下部電極
２１を備えたスタックドキャパシタを円筒形スタックド
キャパシタと称することにする。円筒形スタックドキャ
パシタの下部電極２１５ の表面は、後述する製造方法により形成された約１１０
０ｎ程度の凹凸が形成されている。この凹凸表面形状に
より誘電体層２２を介して対向する下部電極２１および
上部電極２３との対向面積が増大し、キャパシタ容量が
増大する。誘電体層２２はシリコン窒化膜とシリコン酸
化膜の積層膜などから構成される。なお、第１の層間絶
縁層３０の表面上には製造工程において、オーバエツチ
ングを防止するための防止層として使用された窒化膜１
５．１５が残余している。
極２３との積層構造からなるいわゆるスタックドタイプ
のキャパシタを構成している。下部電極２１は説明の便
宜上２つの部分から構成される。第１の部分は、ゲート
電極５ａの表面上からワード線５ｂの上部にまで第１の
層間絶縁層３０を介して延在したベース部２１ａである
。第２の部分は、ベース部２１ａの表面からｐ型シリコ
ン基板１の主表面に対して鉛直上方に円筒状に突出した
円筒部２１ｂである。このような形状を有する下部電極
２１を備えたスタックドキャパシタを円筒形スタックド
キャパシタと称することにする。円筒形スタックドキャ
パシタの下部電極２１５ の表面は、後述する製造方法により形成された約１１０
０ｎ程度の凹凸が形成されている。この凹凸表面形状に
より誘電体層２２を介して対向する下部電極２１および
上部電極２３との対向面積が増大し、キャパシタ容量が
増大する。誘電体層２２はシリコン窒化膜とシリコン酸
化膜の積層膜などから構成される。なお、第１の層間絶
縁層３０の表面上には製造工程において、オーバエツチ
ングを防止するための防止層として使用された窒化膜１
５．１５が残余している。
さらに、スタックドキャパシタ２０などの表面上は厚い
第２の層間絶縁層３１により覆われている。第２の層間
絶縁層３１の所定領域には、トランスファゲートトラン
ジスタ１０の一方のｎ＋不純物領域３ｂに達するコンタ
クトホールが形成されており、このコンタクトホールの
内部には、たとえば選択ＣＶＤ法により形成されたタン
グステンプラグ８が形成されている。ビット線７は第２
の層間絶縁層３１の表面上に配置され、タングステンプ
ラグ８を介してトランスファゲートトラン６ ジスタ１０の一方のｎ＋不純物領域３ｂに接続されてい
る。ビット線７の上部には、第３の層間絶縁層３２が形
成されている。第３の層間絶縁層の表面上には、所定形
状の配線層１１が形成されている。
第２の層間絶縁層３１により覆われている。第２の層間
絶縁層３１の所定領域には、トランスファゲートトラン
ジスタ１０の一方のｎ＋不純物領域３ｂに達するコンタ
クトホールが形成されており、このコンタクトホールの
内部には、たとえば選択ＣＶＤ法により形成されたタン
グステンプラグ８が形成されている。ビット線７は第２
の層間絶縁層３１の表面上に配置され、タングステンプ
ラグ８を介してトランスファゲートトラン６ ジスタ１０の一方のｎ＋不純物領域３ｂに接続されてい
る。ビット線７の上部には、第３の層間絶縁層３２が形
成されている。第３の層間絶縁層の表面上には、所定形
状の配線層１１が形成されている。
次に、第１の実施例によるＤＲＡＭのメモリセルの製造
方法について、第１Ａ図ないし第１Ｈ図を用いて説明す
る。
方法について、第１Ａ図ないし第１Ｈ図を用いて説明す
る。
まず、第１Ａ図を参照して、ｐ型シリコン基板１表面の
所定領域にＬＯＣＯＳ法を用いて膜厚の厚いフィールド
酸化膜２を形成する。さらに、ｐ型シリコン基板１表面
上に、熱酸化法によりゲート酸化膜４を形成する。その
後、ｐ型シリコン基板１表面上の全面に多結晶シリコン
層および絶縁層を堆積し、所定の形状にパターニングす
る。これによりゲート電極５ａおよびワード線５ｂが形
成される。次に、ゲート電極５ａをマスクとしてｐ型シ
リコン基板１表面に不純物をイオン注入し、ｎ＋不純物
領域３ａ、３ｂを形成する。その後、再度絶縁層を全面
に堆積し、異方性エツチングに７ より選択的に除去する。これによりゲート電極５ａおよ
びワード線５ｂの側壁にのみ絶縁層が残余する。この工
程により、ゲート電極５ａおよびワード線５ｂの周囲に
第１層間絶縁層３０が形成される。さらに、全面に薄い
窒化膜１５を全面に形成した後、第１Ａ図に示すように
パターニングする。
所定領域にＬＯＣＯＳ法を用いて膜厚の厚いフィールド
酸化膜２を形成する。さらに、ｐ型シリコン基板１表面
上に、熱酸化法によりゲート酸化膜４を形成する。その
後、ｐ型シリコン基板１表面上の全面に多結晶シリコン
層および絶縁層を堆積し、所定の形状にパターニングす
る。これによりゲート電極５ａおよびワード線５ｂが形
成される。次に、ゲート電極５ａをマスクとしてｐ型シ
リコン基板１表面に不純物をイオン注入し、ｎ＋不純物
領域３ａ、３ｂを形成する。その後、再度絶縁層を全面
に堆積し、異方性エツチングに７ より選択的に除去する。これによりゲート電極５ａおよ
びワード線５ｂの側壁にのみ絶縁層が残余する。この工
程により、ゲート電極５ａおよびワード線５ｂの周囲に
第１層間絶縁層３０が形成される。さらに、全面に薄い
窒化膜１５を全面に形成した後、第１Ａ図に示すように
パターニングする。
次に、第１Ｂ図を参照して、ｐ型シリコン基板１上の全
面に多結晶シリコン層２１０ａを減圧ＣＶＤ（化学気相
成長）法を用いて堆積し、所定の形状にパターニングす
る。
面に多結晶シリコン層２１０ａを減圧ＣＶＤ（化学気相
成長）法を用いて堆積し、所定の形状にパターニングす
る。
さらに、第１Ｃ図を参照して、多結晶シリコン層２１０
ａなどめ表面上の全面に厚いシリコン酸化膜１６を堆積
し、所定の領域に開口部１７を形成する。この開口部１
７の内部には、多結晶シリコン層２１０ａ表面が露出す
る。シリコン酸化膜１６は、円筒形スタックドキャパシ
タの円筒部２１ｂを形成するために用いられるものであ
り、多結晶シリコン層２１０ａの上部に位置する部分の
膜厚は、キャパシタの円筒部２１ｂの高さを規定８ する。シリコン酸化膜１６に開口部１７を形成した後、
この開口部１７の内部およびシリコン酸化膜］６の表面
上に再度減圧ＣＶＤ法を用いて多結晶シリコン層２１０
ｂを膜厚５０ｎｍ程度堆積する。
ａなどめ表面上の全面に厚いシリコン酸化膜１６を堆積
し、所定の領域に開口部１７を形成する。この開口部１
７の内部には、多結晶シリコン層２１０ａ表面が露出す
る。シリコン酸化膜１６は、円筒形スタックドキャパシ
タの円筒部２１ｂを形成するために用いられるものであ
り、多結晶シリコン層２１０ａの上部に位置する部分の
膜厚は、キャパシタの円筒部２１ｂの高さを規定８ する。シリコン酸化膜１６に開口部１７を形成した後、
この開口部１７の内部およびシリコン酸化膜］６の表面
上に再度減圧ＣＶＤ法を用いて多結晶シリコン層２１０
ｂを膜厚５０ｎｍ程度堆積する。
さらに、第１Ｄ図を参照して、異方性エツチングを用い
て多結晶シリコン層２１０ｂを選択的にエツチングする
。このエツチングにより、多結晶シリコン層２１０ｂは
シリコン酸化膜１６の平坦な表面上、あるいは多結晶シ
リコン層２１０ａの平坦部分の表面上に位置する部分が
選択的に除去される。そして、多結晶シリコン膜２１０
ａと選択的に残余した多結晶シリコン層２１０ｂとが一
体的に成形される。その後、円筒形スタックドキャパシ
タの円筒部形成のために使用されたシリコン酸化膜］６
がエツチング除去される。このエツチング工程において
シリコン窒化膜１５は、シリコン酸化膜］６の除去時に
、第１の層間絶縁層３０がオーバエッチされるのを防止
する。
て多結晶シリコン層２１０ｂを選択的にエツチングする
。このエツチングにより、多結晶シリコン層２１０ｂは
シリコン酸化膜１６の平坦な表面上、あるいは多結晶シ
リコン層２１０ａの平坦部分の表面上に位置する部分が
選択的に除去される。そして、多結晶シリコン膜２１０
ａと選択的に残余した多結晶シリコン層２１０ｂとが一
体的に成形される。その後、円筒形スタックドキャパシ
タの円筒部形成のために使用されたシリコン酸化膜］６
がエツチング除去される。このエツチング工程において
シリコン窒化膜１５は、シリコン酸化膜］６の除去時に
、第１の層間絶縁層３０がオーバエッチされるのを防止
する。
さらに、第１Ｅ図を参照して、この発明の特徴９
的な製造工程が以下に行なわれる。すなわち、減圧ＣＶ
Ｄ法によりキャパシタの下部電極の骨格となる多結晶シ
リコン層２１０ａ、２１０ｂの表面上にシリコン層を形
成する工程である。このシリコン層の形成工程は、横型
減圧気相成長装置を用いて行なわれる。まず、装置の反
応管の内部に置かれたｐ型シリコン基板１は、減圧状態
下においてヒータにより所定の温度、たとえば５７７℃
程度まで加熱される。次に、反応管の内部に原料ガスが
導入される。原料ガスとしてはモノシランガスまたは窒
素やヘリウムなどで希釈されたモノシランガスが用いら
れる。モノシランガスの分圧は、約１０〜５０Ｐａ程度
であり、本例においては３０Ｐａに設定される。この状
態においてモノシラン（ＳｉＨｌ）は、熱分解により（
Ｓ ｉ ＋２Ｈ，、）のように反応し、ｐ型シリコン基
板１表面上の全面にシリコン膜が形成される。
Ｄ法によりキャパシタの下部電極の骨格となる多結晶シ
リコン層２１０ａ、２１０ｂの表面上にシリコン層を形
成する工程である。このシリコン層の形成工程は、横型
減圧気相成長装置を用いて行なわれる。まず、装置の反
応管の内部に置かれたｐ型シリコン基板１は、減圧状態
下においてヒータにより所定の温度、たとえば５７７℃
程度まで加熱される。次に、反応管の内部に原料ガスが
導入される。原料ガスとしてはモノシランガスまたは窒
素やヘリウムなどで希釈されたモノシランガスが用いら
れる。モノシランガスの分圧は、約１０〜５０Ｐａ程度
であり、本例においては３０Ｐａに設定される。この状
態においてモノシラン（ＳｉＨｌ）は、熱分解により（
Ｓ ｉ ＋２Ｈ，、）のように反応し、ｐ型シリコン基
板１表面上の全面にシリコン膜が形成される。
ここで、上記のような温度、分圧条件で形成されるシリ
コン膜の特質について説明する。第８図は、ＣＶＤ法に
より形成されるシリコン膜の結晶０ 構造を、温度とシラン分圧の関係で示した相関図である
。この図は、「Ｔｈｅ Ｅｆｆｅｃｔ 。
コン膜の特質について説明する。第８図は、ＣＶＤ法に
より形成されるシリコン膜の結晶０ 構造を、温度とシラン分圧の関係で示した相関図である
。この図は、「Ｔｈｅ Ｅｆｆｅｃｔ 。
ｆ Ｌｏｗ Ｐｒｅｓｓｕｒｅ ｏｎ ｔｈｅ
Ｓｔｒｕｃｔｕｒｅ ｏｆ ＬＰＣＶＤ Ｐｏ１
ｙｃｒｙｓｔａｌｌｆｎｅ ５ｉｌｉｃｏｎ Ｆｉ
ｌｍｓＪ ；Ｐ、Ｊｏｕｂｅｒｔ ｅｔ ａｌ。
Ｓｔｒｕｃｔｕｒｅ ｏｆ ＬＰＣＶＤ Ｐｏ１
ｙｃｒｙｓｔａｌｌｆｎｅ ５ｉｌｉｃｏｎ Ｆｉ
ｌｍｓＪ ；Ｐ、Ｊｏｕｂｅｒｔ ｅｔ ａｌ。
Ｊ、Ｅｌｅｃｔｒｏｃｂｅｍ、Ｓｏｃ、５ＯＬＩＤ−８
ＴＡＴＥ ５ＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮ
ＯＬＯＧＹ Ｏｃｔ、１９８７に示されている。本図
かられかるように、減圧ＣＶＤ法のある条件において形
成されるシリコン膜の結晶構造はその形成温度とシラン
分圧により、はぼ多結晶構造、アモルファスおよびその
中間に位置する遷移領域に分かれる。発明者は、シリコ
ン膜の表面形状に着目して、温度およびシラン分圧をパ
ラメトリックに変化させた種々の実験を試みた。その結
果、シリコン膜の状態が、多結晶とアモルファスの遷移
領域に該当する領域において、シリコン膜の表面に特に
顕著な凹凸面が形成されることか判明した。たとえば、
形成温度が５８０℃付近で１ シランを分解することによりシリコン層を形成すると、
シリコン層の表面には１１００ｎ程度の凹凸が１平方ミ
クロンあたり３０〜１００個程度観察された。第７図は
、このような凹凸面を有するシリコン膜の表面増加率を
示す図である。この図においてはモノシラン分圧を３０
Ｐａに設定し、形成温度を種々変化させた状態でのシリ
コン膜の表面積増加率を示している。この図かられかる
ように、たとえば形成温度が５７０〜５９０℃近傍にお
いて急激な表面積の増加が見られる。
ＴＡＴＥ ５ＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮ
ＯＬＯＧＹ Ｏｃｔ、１９８７に示されている。本図
かられかるように、減圧ＣＶＤ法のある条件において形
成されるシリコン膜の結晶構造はその形成温度とシラン
分圧により、はぼ多結晶構造、アモルファスおよびその
中間に位置する遷移領域に分かれる。発明者は、シリコ
ン膜の表面形状に着目して、温度およびシラン分圧をパ
ラメトリックに変化させた種々の実験を試みた。その結
果、シリコン膜の状態が、多結晶とアモルファスの遷移
領域に該当する領域において、シリコン膜の表面に特に
顕著な凹凸面が形成されることか判明した。たとえば、
形成温度が５８０℃付近で１ シランを分解することによりシリコン層を形成すると、
シリコン層の表面には１１００ｎ程度の凹凸が１平方ミ
クロンあたり３０〜１００個程度観察された。第７図は
、このような凹凸面を有するシリコン膜の表面増加率を
示す図である。この図においてはモノシラン分圧を３０
Ｐａに設定し、形成温度を種々変化させた状態でのシリ
コン膜の表面積増加率を示している。この図かられかる
ように、たとえば形成温度が５７０〜５９０℃近傍にお
いて急激な表面積の増加が見られる。
上記のような減圧ＣＶＤ法を用いて多結晶シリコン層２
１０ａ、２１０ｂの表面に凹凸表面を有するシリコン層
か形成される。そして、リン（Ｐ）や砒素（Ａｓ）のイ
オン注入によって、このシリコン層中に導電性を付与す
るためのｎ型不純物を導入する。その後、フォトリソグ
ラフィおよびエツチング法を用いてシリコン層を所定の
形状にパターニングする。これによりキャパシタの下部
電極２１が形成される。
１０ａ、２１０ｂの表面に凹凸表面を有するシリコン層
か形成される。そして、リン（Ｐ）や砒素（Ａｓ）のイ
オン注入によって、このシリコン層中に導電性を付与す
るためのｎ型不純物を導入する。その後、フォトリソグ
ラフィおよびエツチング法を用いてシリコン層を所定の
形状にパターニングする。これによりキャパシタの下部
電極２１が形成される。
さらに、第１Ｆ図を参照して、下部電極２１の２
表面」二に、ＣＶＤ法によりシリコン窒化膜を堆積する
。さらに、シリコン窒化膜の表面を熱酸化し、シリコン
酸化膜を形成する。これにより、シリコン窒化膜とシリ
コン酸化膜の多層膜からなる誘電体層２２が形成される
。誘電体層２２の膜厚は酸化膜換算膜厚で５〜６ｎｍ程
度である。さらに、誘電体層２２の表面上に多結晶シリ
コン層からなる上部電極２３を形成する。
。さらに、シリコン窒化膜の表面を熱酸化し、シリコン
酸化膜を形成する。これにより、シリコン窒化膜とシリ
コン酸化膜の多層膜からなる誘電体層２２が形成される
。誘電体層２２の膜厚は酸化膜換算膜厚で５〜６ｎｍ程
度である。さらに、誘電体層２２の表面上に多結晶シリ
コン層からなる上部電極２３を形成する。
さらに、第１Ｇ図を参照して、ｐ型シリコン基板１表面
上の全面に厚い第２の層間絶縁膜３１を形成し、所定の
領域にコンタクトホールを形成する。そして、たとえば
選択ＣＶＤ法を用いて、タングステン（Ｗ）などの金属
をコンタクトホール内に埋込み、ビット線コンタクト８
を形成する。
上の全面に厚い第２の層間絶縁膜３１を形成し、所定の
領域にコンタクトホールを形成する。そして、たとえば
選択ＣＶＤ法を用いて、タングステン（Ｗ）などの金属
をコンタクトホール内に埋込み、ビット線コンタクト８
を形成する。
そして、第１Ｈ図を参照して、第２の層間絶縁層３１表
面上にビット線７を形成する。さらに、ビット線７など
の上に第３の層間絶縁層３２を形成する。さらに、第３
の層間絶縁層３２の表面上に配線層］１を形成する。以
上の工程により、円筒形スタックドキャパシタを備えた
メモリセルの３ 製造工程が完了する。
面上にビット線７を形成する。さらに、ビット線７など
の上に第３の層間絶縁層３２を形成する。さらに、第３
の層間絶縁層３２の表面上に配線層］１を形成する。以
上の工程により、円筒形スタックドキャパシタを備えた
メモリセルの３ 製造工程が完了する。
なお、下部電極２１のシリコン層は、後工程での種々の
熱の影響を受けて、多結晶状態に変化する。しかし、下
部電極２］と誘電体層２２との界面の凹凸形状は維持さ
れる。
熱の影響を受けて、多結晶状態に変化する。しかし、下
部電極２］と誘電体層２２との界面の凹凸形状は維持さ
れる。
次に、この発明の第２の実施例について説明する。第２
の実施例は、第１の実施例に対して、キャパシタの下部
電極への不純物導入工程の変形例を示すものである。
の実施例は、第１の実施例に対して、キャパシタの下部
電極への不純物導入工程の変形例を示すものである。
第２Ａ図は、第１Ａ図ないし第１Ｄ図に対応する製造工
程を経て形成されたメモリセルの断面構造を示している
。キャパシタの下部電極２１を構成するための多結晶シ
リコン層２１０ａおよび２１０ｂは、シランとホスフィ
ンを用いた減圧化学気相成長法を用いて５６０〜６２０
℃程度の温度テＭ厚５０ ｎ ｍ程度に堆積される。こ
の工程により、多結晶シリコン層２１０ａ、２１０ｂは
その内部にリンをたとえば７Ｘ１０２°／ｃｍ３を含ん
で所定の形状に形成される。
程を経て形成されたメモリセルの断面構造を示している
。キャパシタの下部電極２１を構成するための多結晶シ
リコン層２１０ａおよび２１０ｂは、シランとホスフィ
ンを用いた減圧化学気相成長法を用いて５６０〜６２０
℃程度の温度テＭ厚５０ ｎ ｍ程度に堆積される。こ
の工程により、多結晶シリコン層２１０ａ、２１０ｂは
その内部にリンをたとえば７Ｘ１０２°／ｃｍ３を含ん
で所定の形状に形成される。
次に、第２Ｂ図を参照して、シリコン基板上の４
全面にＣＶＤ法を用いてシリコン層２１０ｃを形成する
。このシリコン層２１０ｃは第１の実施例と同様にアモ
ルファスと多結晶との遷移状態となるような条件で形成
される。そして、その表面には大きな凹凸面が形成され
る。シリコン層２１０Ｃを堆積した状態では、このシリ
コン層２１０ｃの内部には導電性付与のための不純物は
含まれない。
。このシリコン層２１０ｃは第１の実施例と同様にアモ
ルファスと多結晶との遷移状態となるような条件で形成
される。そして、その表面には大きな凹凸面が形成され
る。シリコン層２１０Ｃを堆積した状態では、このシリ
コン層２１０ｃの内部には導電性付与のための不純物は
含まれない。
この後、先に形成した多結晶シリコン層２１０ａ、２１
０ｂからシリコン層２１０ｃ中へ熱拡散処理によって不
純物、たとえばリンを拡散して導入する。そして、キャ
パシタの下部電極２１全体としてほぼ２〜４ Ｘ １０
２°／ ｃｍ ”程度の不純物濃度を与える。これによ
り、キャパシタの下部電極２１全体に導電性が付与され
る。なお、この多結晶シリコン層２１０ａ、２１０ｂか
らシリコンＪｉ２１０ｃへの熱拡散のための処理工程は
、特にこの不純物の熱拡散のための熱処理工程を行なっ
てもよいし、この後に施される種々の薄膜形成工程や熱
処理工程での加熱状態によって付随的に熱５ 拡散させる方法を用いてもよい。前者の場合における熱
処理の条件は、たとえば温度８５０ ℃で約３０分間加
熱処理を行なう。また、後者の場合には、この不純物拡
散のための熱処理工程を新たに設ける必要がない点で工
程を簡略化し得る長所を有している。
０ｂからシリコン層２１０ｃ中へ熱拡散処理によって不
純物、たとえばリンを拡散して導入する。そして、キャ
パシタの下部電極２１全体としてほぼ２〜４ Ｘ １０
２°／ ｃｍ ”程度の不純物濃度を与える。これによ
り、キャパシタの下部電極２１全体に導電性が付与され
る。なお、この多結晶シリコン層２１０ａ、２１０ｂか
らシリコンＪｉ２１０ｃへの熱拡散のための処理工程は
、特にこの不純物の熱拡散のための熱処理工程を行なっ
てもよいし、この後に施される種々の薄膜形成工程や熱
処理工程での加熱状態によって付随的に熱５ 拡散させる方法を用いてもよい。前者の場合における熱
処理の条件は、たとえば温度８５０ ℃で約３０分間加
熱処理を行なう。また、後者の場合には、この不純物拡
散のための熱処理工程を新たに設ける必要がない点で工
程を簡略化し得る長所を有している。
さらに、この発明の第３の実施例について説明する。第
３の実施例は、第２の実施例と同様にキャパシタの下部
電極２１に対して導電性を付与する工程の変形例を示す
ものである。
３の実施例は、第２の実施例と同様にキャパシタの下部
電極２１に対して導電性を付与する工程の変形例を示す
ものである。
すなわち、第３Ａ図を参照して、この工程では第２Ａ図
に示したのと同様の工程が行なわれる。
に示したのと同様の工程が行なわれる。
次に、第３Ｂ図を参照して、多結晶シリコン層２１０ａ
、２１０ｂなどが形成されたシリコン基板上の全面に化
学気相成長法を用いて多結晶とアモルファスとの遷移状
態にあるシリコン層２１０Ｃを形成する。シリコン層２
１０ｃの表面には大きな凹凸面が形成される。
、２１０ｂなどが形成されたシリコン基板上の全面に化
学気相成長法を用いて多結晶とアモルファスとの遷移状
態にあるシリコン層２１０Ｃを形成する。シリコン層２
１０ｃの表面には大きな凹凸面が形成される。
さらに、第３Ｃ図を参照して、シランとホスフィンを用
いた減圧ＣＶＤ法を用いてリンがドープ６ された多結晶シリコン層２１０ｄを膜厚５０ｎｍ程度堆
積する。
いた減圧ＣＶＤ法を用いてリンがドープ６ された多結晶シリコン層２１０ｄを膜厚５０ｎｍ程度堆
積する。
そして、第２の実施例で説明したと同様に、熱処理工程
を行ない、リンがドープされた多結晶シリコン層２１０
ａ、２１０ｂおよび２１０ｃ表面からシリコン層２１０
Ｃの内部へリンを拡散する。
を行ない、リンがドープされた多結晶シリコン層２１０
ａ、２１０ｂおよび２１０ｃ表面からシリコン層２１０
Ｃの内部へリンを拡散する。
これにより、キャパシタの下部電極２１に導電性が付与
される。
される。
なお、第３Ａ図に示す多結晶シリコン層・２１０ａ、２
１０ｂはノンドープの多結晶シリコン層を用いて形成し
てもよい。また、導電性付与のための不純物はたとえば
砒素（Ａｓ）などを用いても構わない。
１０ｂはノンドープの多結晶シリコン層を用いて形成し
てもよい。また、導電性付与のための不純物はたとえば
砒素（Ａｓ）などを用いても構わない。
この後、第３Ｄ図に示すように、キャパシタの下部電極
２１の表面上にシリコン窒化膜およびシリコン酸化膜の
多層膜からなる誘電体層２２を形成する。さらに、その
表面上に不純物を含む多結晶シリコン層からなる上部電
極２３を形成し、所定の形状にパターニングする。
２１の表面上にシリコン窒化膜およびシリコン酸化膜の
多層膜からなる誘電体層２２を形成する。さらに、その
表面上に不純物を含む多結晶シリコン層からなる上部電
極２３を形成し、所定の形状にパターニングする。
この後、さらに第１Ｇ図以下に示される工程を７
経てＤＲＡＭのメモリセルが完成する。
さらに、この発明の第４の実施例について説明する。第
４Ｇ図は、第４の実施例によるメモリセルの断面構造図
である。第４の実施例は、第１の実施例のメモリセルに
対して、キャパシタの構造がいわゆる典型的なスタック
ドタイプのキャパシタを示している。すなわち、キャパ
シタ２０の下部電極２１は、その一部がゲート電極５ａ
の上部に絶縁層を介して延在し、その他端がフィールド
酸化膜２の上部を通過するワード線５ｂの上部に絶縁層
を介して延在している。さらに、下部電極２１の一部は
トランスファゲートトランジスタ１０の一方のｎ＋不純
物領域３ｂに接続されている。
４Ｇ図は、第４の実施例によるメモリセルの断面構造図
である。第４の実施例は、第１の実施例のメモリセルに
対して、キャパシタの構造がいわゆる典型的なスタック
ドタイプのキャパシタを示している。すなわち、キャパ
シタ２０の下部電極２１は、その一部がゲート電極５ａ
の上部に絶縁層を介して延在し、その他端がフィールド
酸化膜２の上部を通過するワード線５ｂの上部に絶縁層
を介して延在している。さらに、下部電極２１の一部は
トランスファゲートトランジスタ１０の一方のｎ＋不純
物領域３ｂに接続されている。
そして、この下部電極２１の表面には、本発明による減
圧ＣＶＤ法により形成された粗い凹凸表面が形成されて
いる。
圧ＣＶＤ法により形成された粗い凹凸表面が形成されて
いる。
次に、第４の実施例によるメモリセルの製造方法につい
て、第４Ａ図ないし第４Ｇ図を用いて説明する。第４Ａ
図ないし第４Ｇ図は、メモリセルの製造工程について順
に示す製造工程断面図であ８ る。
て、第４Ａ図ないし第４Ｇ図を用いて説明する。第４Ａ
図ないし第４Ｇ図は、メモリセルの製造工程について順
に示す製造工程断面図であ８ る。
第４Ａ図を参照して、ｐ型シリコン基板１表面上には第
１Ａ図に示す工程と同様の方法を用いてトランスファゲ
ートトランジスタ１０およびワード線５ｂが形成されて
いる。なお、窒化膜は形成されない。
１Ａ図に示す工程と同様の方法を用いてトランスファゲ
ートトランジスタ１０およびワード線５ｂが形成されて
いる。なお、窒化膜は形成されない。
次に、第４Ｂ図を参照して、ｐ型シリコン基板１表面上
の全面にシリコン層２１０を、減圧ＣＶＤ法を用いて形
成する。この減圧ＣＶＤ法の形成条件は、第１の実施例
と同様に、たとえば形成温度５８０℃てシランを熱分解
して２００ｎｍ程度の膜厚のシリコン層２１０を形成す
る。このシリコン層２１０の表面には１１００ｎ程度の
凹凸が形成される。
の全面にシリコン層２１０を、減圧ＣＶＤ法を用いて形
成する。この減圧ＣＶＤ法の形成条件は、第１の実施例
と同様に、たとえば形成温度５８０℃てシランを熱分解
して２００ｎｍ程度の膜厚のシリコン層２１０を形成す
る。このシリコン層２１０の表面には１１００ｎ程度の
凹凸が形成される。
その後、リンや砒素のイオン注入によってシリコン膜２
１０の中にｎ型不純物を導入する。
１０の中にｎ型不純物を導入する。
さらに、第４Ｃ図に示すように、シリコン膜２１０をフ
ォトリングラフィおよびエツチング法を用いて所定の形
状にパターニングする。これにより、凹凸表面を有する
キャパシタの下部電極２１９ が形成される。
ォトリングラフィおよびエツチング法を用いて所定の形
状にパターニングする。これにより、凹凸表面を有する
キャパシタの下部電極２１９ が形成される。
さらに、第４Ｄ図を参照して、減圧ＣＶＤ法を用いてシ
リコン窒化膜およびシリコン酸化膜の積層膜などからな
る誘電体層２２を形成する。
リコン窒化膜およびシリコン酸化膜の積層膜などからな
る誘電体層２２を形成する。
さらに、第４Ｅ図に示すように、誘電体層２２を所定の
形状にパターニングした後、その表面上に多結晶シリコ
ン層からなる上部電極２３を形成する。
形状にパターニングした後、その表面上に多結晶シリコ
ン層からなる上部電極２３を形成する。
さらに、第４Ｆ図に示すように、キャパシタ２０などが
形成されたｐ型シリコン基板１表面上を第２の層間絶縁
層３１で覆った後、所定の領域にコンタクトホールを開
口する。そして、そのコンタクトホールの内部および第
２の層間絶縁層３１の表面上にビット線７を形成する。
形成されたｐ型シリコン基板１表面上を第２の層間絶縁
層３１で覆った後、所定の領域にコンタクトホールを開
口する。そして、そのコンタクトホールの内部および第
２の層間絶縁層３１の表面上にビット線７を形成する。
その後、第４Ｇ図を参照して、ビット線７の表面上など
を第３の層間絶縁層３２で覆う。さらに、第３の層間絶
縁層３２の表面上に所定形状の配線層１１を形成する。
を第３の層間絶縁層３２で覆う。さらに、第３の層間絶
縁層３２の表面上に所定形状の配線層１１を形成する。
さらに、この発明の第５の実施例について説明する。第
５の実施例は、上記の第２の実施例に相０ 当するものであり、スタックドキャパシタの下部電極２
１に熱拡散を用いて導電性を付与する例を示している。
５の実施例は、上記の第２の実施例に相０ 当するものであり、スタックドキャパシタの下部電極２
１に熱拡散を用いて導電性を付与する例を示している。
すなわち、第５Ａ図を参照して、ｐ型シリコン基板１表
面上には所定のトランスファゲートトランジスタが形成
されている。
面上には所定のトランスファゲートトランジスタが形成
されている。
さらに、第５Ｂ図を参照して、ｐ型シリコン基板１上の
全面にリンがドープされた多結晶シリコン層２１０ｅを
減圧ＣＶＤ法を用いて堆積する。
全面にリンがドープされた多結晶シリコン層２１０ｅを
減圧ＣＶＤ法を用いて堆積する。
さらに、第５Ｃ図を参照して、リンがドープされた多結
晶シリコン層２１０ｅの表面上に凹凸表面を有するシリ
コン層２１０ｆを堆積する。
晶シリコン層２１０ｅの表面上に凹凸表面を有するシリ
コン層２１０ｆを堆積する。
その後、独立した熱拡散工程を行なって多結晶シリコン
層２１０ｅ中に含まれた不純物（リン）をシリコン層２
１０ｆの内部へ熱拡散させる。これによりキャパシタの
下部電極２１に導電性が付与される。
層２１０ｅ中に含まれた不純物（リン）をシリコン層２
１０ｆの内部へ熱拡散させる。これによりキャパシタの
下部電極２１に導電性が付与される。
あるいは、独立した熱処理工程を設けず、以後の薄膜形
成工程や熱処理工程を利用して付随的に多結晶シリコン
層２１０ｅ中の不純物をシリコン１ 層２１０ｆ中へ拡散させてもよい。
成工程や熱処理工程を利用して付随的に多結晶シリコン
層２１０ｅ中の不純物をシリコン１ 層２１０ｆ中へ拡散させてもよい。
その後、第４Ｃ図以下に示される工程が行なわれる。
さらに、この発明の第６の実施例について説明する。第
６の実施例は上記の第３の実施例に相当し、かつ第５の
実施例の変形例である。すなわち、第６Ａ図ないし第６
Ｃ図を参照して、シリコン基板１表面上の全面に、まず
凹凸表面を有するシリコン層２１Ｏｆを形成する。その
後、リンが含まれる多結晶シリコン層２１０ｅを減圧Ｃ
ＶＤ法で形成する。そして、熱処理を行なって多結晶シ
リコン層２１０ｅ中から不純物をシリコン層２１０ｆ中
へ熱拡散する。
６の実施例は上記の第３の実施例に相当し、かつ第５の
実施例の変形例である。すなわち、第６Ａ図ないし第６
Ｃ図を参照して、シリコン基板１表面上の全面に、まず
凹凸表面を有するシリコン層２１Ｏｆを形成する。その
後、リンが含まれる多結晶シリコン層２１０ｅを減圧Ｃ
ＶＤ法で形成する。そして、熱処理を行なって多結晶シ
リコン層２１０ｅ中から不純物をシリコン層２１０ｆ中
へ熱拡散する。
その後、第４Ｃ図以下に示される工程が行なわれる。
このように、第１ないし第６の実施例において、減圧Ｃ
ＶＤ法の反応温度、およびシラン分圧を所定の値に設定
することにより、シリコン膜をアモルファスと多結品と
の遷移領域に該当する状態に形成することができる。そ
の温度範囲は、種々の２ 実験より約５６０〜６００℃であり、またシラン（Ｓｉ
Ｈ２）の分圧は１．０〜５０ Ｐ ａである。そして、
この条件下で形成されるシリコン層は、その表面にたと
えば１１００ｎ程度の凹凸が形成される。その凹凸は１
平方ミクロンあたり３０〜１００個程度形成されること
が観察されている。この結果、シリコン層の表面積は、
たとえば通常の６００℃以上の温度で形成された多結晶
シリコン膜の表面積に比べて約１３０〜２００％に増加
する。これによって、キャパシタの電極間の対向面積が
増大し、キャパシタの容量が増大する。
ＶＤ法の反応温度、およびシラン分圧を所定の値に設定
することにより、シリコン膜をアモルファスと多結品と
の遷移領域に該当する状態に形成することができる。そ
の温度範囲は、種々の２ 実験より約５６０〜６００℃であり、またシラン（Ｓｉ
Ｈ２）の分圧は１．０〜５０ Ｐ ａである。そして、
この条件下で形成されるシリコン層は、その表面にたと
えば１１００ｎ程度の凹凸が形成される。その凹凸は１
平方ミクロンあたり３０〜１００個程度形成されること
が観察されている。この結果、シリコン層の表面積は、
たとえば通常の６００℃以上の温度で形成された多結晶
シリコン膜の表面積に比べて約１３０〜２００％に増加
する。これによって、キャパシタの電極間の対向面積が
増大し、キャパシタの容量が増大する。
また、上記の第２実施例、第３実施例および第５実施例
、第６実施例に示したように、凹凸表面を持つシリコン
層に熱拡散を用いて不純物を導入するようにした場合に
は、イオン注入法を用いた場合のように下地に損傷を与
えたりすることを防止できる。
、第６実施例に示したように、凹凸表面を持つシリコン
層に熱拡散を用いて不純物を導入するようにした場合に
は、イオン注入法を用いた場合のように下地に損傷を与
えたりすることを防止できる。
なお、上記実施例においては、上部電極２３を多結晶シ
リコンで形成した例を示したが、この上部電極２３は高
融点金属シリサイド膜や、あるい３ は多結晶シリコン膜と高融点金属シリサイド膜の複合膜
等を用いても構わない。また、誘電体膜としては、減圧
ＣＶＤ法による窒化膜のみならず、五酸化タンタル膜な
どの金属酸化膜を用いても構わない。
リコンで形成した例を示したが、この上部電極２３は高
融点金属シリサイド膜や、あるい３ は多結晶シリコン膜と高融点金属シリサイド膜の複合膜
等を用いても構わない。また、誘電体膜としては、減圧
ＣＶＤ法による窒化膜のみならず、五酸化タンタル膜な
どの金属酸化膜を用いても構わない。
［発明の効果］
このように、この発明による半導体装置の製造方法は、
キャパシタの下部電極を減圧ＣＶＤ法を用いて形成して
いる。さらに、減圧ＣＶＤ法は、形成されるシリコン層
がアモルファスと多結品との遷移領域に該当する状態と
なるべき条件下で行なわれているので、シリコン層の表
面に顕著な凹凸面を形成することが可能となる。これに
より、キャパシタの電極間の対向面積が増大し、大容量
のキャパシタを製造することが可能となる。また、キャ
パシタの平面占有面積は増加しないため、半導体装置の
集積度を向上させることが可能となる。
キャパシタの下部電極を減圧ＣＶＤ法を用いて形成して
いる。さらに、減圧ＣＶＤ法は、形成されるシリコン層
がアモルファスと多結品との遷移領域に該当する状態と
なるべき条件下で行なわれているので、シリコン層の表
面に顕著な凹凸面を形成することが可能となる。これに
より、キャパシタの電極間の対向面積が増大し、大容量
のキャパシタを製造することが可能となる。また、キャ
パシタの平面占有面積は増加しないため、半導体装置の
集積度を向上させることが可能となる。
さらに、従来の製造方法に比べて新たな工程を追加する
ことなく行なえるため、製造工程の複雑化が防止される
。
ことなく行なえるため、製造工程の複雑化が防止される
。
４
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図および第１Ｈ図は、この発明の第１
の実施例によるＤＲＡＭのメモリセルの製造工程断面図
である。 第２Ａ図および第２Ｂ図は、この発明の第２の実施例に
よるＤＲＡＭのメモリセルの主要な製造工程を示す製造
工程断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図および第３Ｄ図は、この
発明の第３の実施例によるメモリセルの主要な製造工程
を示す製造工程断面図である。 第４Ａ図、第、４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図
、第４Ｆ図および第４Ｇ図は、この発明の第４の実施例
によるＤＲＡＭのメモリセルの製造工程断面図である。 第５Ａ図、第５Ｂ図および第５Ｃ図は、この発明の第５
の実施例によるＤＲＡＭのメモリセルの主要な製造工程
断面図である。 第６Ａ図、第６Ｂ図および第６Ｃ図は、この発明の第６
の実施例によるＤＲＡＭのメモリセルの５ 主要な製造工程断面図である。 第７図は、この発明に用いられる減圧ＣＶＤ法により形
成されるシリコン膜の形成温度と、表面積増加率との相
関図である。第８図は、形成温度とシラン分圧に依存す
るシリコン層の結晶構造分類図である。 第９Ａ図、第９Ｂ図、第９ｃ図および第９Ｄ図は、従来
のＤＲＡＭのメモリセルの製造工程を示す製造下杵断面
図である。 図において、１はｐ型シリコン基板、３ａ１３ｂはｎ＋
不純物領域、４はゲート絶縁膜、５ａ。 ５ｂはゲート電極（ワード線）、１０はトランスファゲ
ートトランジスタ、２ｏはキャパシタ、２１は下部電極
、２２は誘電体層、２３は上部電極を示している。 なお、図中、同一符号は同一または相当部分を示す。
第１Ｆ図、第１Ｇ図および第１Ｈ図は、この発明の第１
の実施例によるＤＲＡＭのメモリセルの製造工程断面図
である。 第２Ａ図および第２Ｂ図は、この発明の第２の実施例に
よるＤＲＡＭのメモリセルの主要な製造工程を示す製造
工程断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図および第３Ｄ図は、この
発明の第３の実施例によるメモリセルの主要な製造工程
を示す製造工程断面図である。 第４Ａ図、第、４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図
、第４Ｆ図および第４Ｇ図は、この発明の第４の実施例
によるＤＲＡＭのメモリセルの製造工程断面図である。 第５Ａ図、第５Ｂ図および第５Ｃ図は、この発明の第５
の実施例によるＤＲＡＭのメモリセルの主要な製造工程
断面図である。 第６Ａ図、第６Ｂ図および第６Ｃ図は、この発明の第６
の実施例によるＤＲＡＭのメモリセルの５ 主要な製造工程断面図である。 第７図は、この発明に用いられる減圧ＣＶＤ法により形
成されるシリコン膜の形成温度と、表面積増加率との相
関図である。第８図は、形成温度とシラン分圧に依存す
るシリコン層の結晶構造分類図である。 第９Ａ図、第９Ｂ図、第９ｃ図および第９Ｄ図は、従来
のＤＲＡＭのメモリセルの製造工程を示す製造下杵断面
図である。 図において、１はｐ型シリコン基板、３ａ１３ｂはｎ＋
不純物領域、４はゲート絶縁膜、５ａ。 ５ｂはゲート電極（ワード線）、１０はトランスファゲ
ートトランジスタ、２ｏはキャパシタ、２１は下部電極
、２２は誘電体層、２３は上部電極を示している。 なお、図中、同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体基板上にシリコン層からなる第１電極層と
、誘電体層と、第２電極層との積層構造からなるキャパ
シタを有する半導体装置の製造方法であって、 化学気相成長法を用いて第１電極層となるべき多結晶と
アモルファスとの遷移状態にあるシリコン層を形成する
工程と、 前記シリコン層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程とを
備えた、半導体装置の製造方法。 - （２）半導体基板上にシリコン層からなる第１電極層と
、誘電体層と、第２電極層との積層構造からなるキャパ
シタを有する半導体装置の製造方法であって、 前記半導体基板の上に不純物を含む多結晶シリコン層を
形成する工程と、 前記多結晶シリコン層の表面上に化学気相成長法を用い
て多結晶とアモルファスとの遷移状態にあるシリコン層
を形成する工程と、 前記シリコン層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程と、 少なくとも前記シリコン層が形成された前記半導体基板
を高温度下に保持する工程とをそなえ備えた、半導体装
置の製造方法。 - （３）半導体基板上にシリコン層からなる第１電極層と
、誘電体層と、第２電極層との積層構造からなるキャパ
シタを有する半導体装置の製造方法であって、 前記半導体基板の上に化学気相成長法を用いて多結晶と
アモルファスとの遷移状態にいるシリコン層を形成する
工程と、 前記シリコン層の表面上に不純物を含む多結晶シリコン
層を形成する工程と、 前記多結晶シリコン層の表面上に誘電体層を形成する工
程と、 前記誘電体層の表面上に第２電極層を形成する工程と、 少なくとも前記シリコン層および前記多結晶シリコン層
が形成された前記半導体基板を高温度下保持する工程と
を備えた、半導体装置の製造方法。 - （４）主表面を有し、この主表面に第１導電型の不純物
領域が形成された第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層に接して形成
された第１の部分と、この第１の部分に連なり前記半導
体基板の主表面に対して鉛直上方に延びた第２の部分と
を備え、前記第１の部分と前記第２の部分の表面には１
００ｎｍ程度の凹凸を含む凹凸面が形成されたシリコン
層からなる第１電極層と、 前記第１電極層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成された第２電極層とを備え
た、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910002301A KR940005885B1 (ko) | 1990-02-16 | 1991-02-12 | 반도체장치 및 그의 제조방법 |
| US07/876,808 US5290729A (en) | 1990-02-16 | 1992-04-30 | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3692890 | 1990-02-16 | ||
| JP2-36928 | 1990-02-16 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04168699A Division JP3200593B2 (ja) | 1990-02-16 | 1999-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263370A true JPH03263370A (ja) | 1991-11-22 |
| JP2894361B2 JP2894361B2 (ja) | 1999-05-24 |
Family
ID=12483420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256653A Expired - Fee Related JP2894361B2 (ja) | 1990-02-16 | 1990-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894361B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272165A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 半導体素子及びその製造方法 |
| WO1996039718A1 (fr) * | 1995-06-06 | 1996-12-12 | Asahi Kasei Microsystems Co., Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US5963815A (en) * | 1997-07-08 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for forming a surface-roughened conductive film on a semiconductor wafer |
| US5989969A (en) * | 1995-03-06 | 1999-11-23 | Nec Corporation | Method of producing silicon layer having surface controlled to be uneven |
| US6087694A (en) * | 1998-01-25 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and fabrication method thereof |
| US6140204A (en) * | 1997-07-18 | 2000-10-31 | Nec Corporation | Process for producing a semiconductor device having hemispherical grains (HSG) |
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| US6573552B1 (en) | 1997-07-14 | 2003-06-03 | Micron Technology, Inc. | Method to form hemispherical grained polysilicon |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
-
1990
- 1990-09-25 JP JP2256653A patent/JP2894361B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272165A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 半導体素子及びその製造方法 |
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US5989969A (en) * | 1995-03-06 | 1999-11-23 | Nec Corporation | Method of producing silicon layer having surface controlled to be uneven |
| KR100295718B1 (ko) * | 1995-06-06 | 2001-09-03 | 아사히 가세이 마이크로시스템 가부시끼가이샤 | 반도체장치및그의제조방법 |
| WO1996039718A1 (fr) * | 1995-06-06 | 1996-12-12 | Asahi Kasei Microsystems Co., Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| US6069388A (en) * | 1995-06-06 | 2000-05-30 | Asahi Kasei Microsystems Co., Ltd. | Semiconductor device and production method thereof |
| US6316339B1 (en) | 1995-06-06 | 2001-11-13 | Asahi Kasei Microsystems Co., Ltd. | Semiconductor device and production method thereof |
| US5963815A (en) * | 1997-07-08 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for forming a surface-roughened conductive film on a semiconductor wafer |
| US6573552B1 (en) | 1997-07-14 | 2003-06-03 | Micron Technology, Inc. | Method to form hemispherical grained polysilicon |
| US6140204A (en) * | 1997-07-18 | 2000-10-31 | Nec Corporation | Process for producing a semiconductor device having hemispherical grains (HSG) |
| US6087694A (en) * | 1998-01-25 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and fabrication method thereof |
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
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| Publication number | Publication date |
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