KR100295718B1 - 반도체장치및그의제조방법 - Google Patents

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Abstract

실리콘 기판(1)에 산화실리콘막(2)을 배치하고, 그 위에, 모노실란의 분압 10 Pa이하, 성막 온도 600℃ 이상에서 감압 CVD에 의해 다결정 실리콘막(3)을 형성한다. 이 다결정 실리콘막에 불순물로서, 예를 들어, 인을 1×1020개/㎤ ∼ 1×1021개/㎤로 도핑하여 인실리케이트 유리막(6)을 형성한다. 이 막을 제거한 후, 산화 분위기에서 열산화하여 절연막(5)을 표면에 형성한다. 절연막(5) 상에 다결정 실리콘막(4)을 형성하여, 배향된 다결정 실리콘막(3a)과 동일 양태로 배향된 다결정 실리콘막(4a)을 얻게 된다. 배향된 다결정 실리콘막(4a)을 상부 전극으로서, 배향된 다결정 실리콘막(3a)을 하부 전극으로서 배선하여, 커패시터를 갖는 반도체 장치를 얻게 된다. 단시간에 배향된 다결정 실리콘 상에 형성된 높은 절연 내압을 갖는 박막 트랜지스터가 단시간에 제조될 수 있다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION THEREOF}
IC·LSI의 구성 부품으로서의 커패시터는 특정 분야의 IC· LSI에는 절대 필요한 구성 부품이다. 일반적으로, IC·LSI의 커패시터는 도 1에 도시한 바와 같이 실리콘 기판(1) 상의 산화 실리콘막(2) 상에 다결정 실리콘막(3, 4)이 절연막(5)을 샌드위치형으로 삽입한 구조로 되어 있다. 다결정 실리콘막(3, 4)은 각각의 리드선(7)에 각각 접속되어 있는 하부 전극 및 상부 전극이다.
종래의 이러한 커패시터의 제조 방법은 우선 기판(1) 상에 형성한 산화 실리콘막(2) 상에 다결정 실리콘막(3)이 압력[28Pa: 모노실란의 분압(14Pa)]의 조건으로 감압 CVD(화학적 기상 성장법)를 행함으로써 형성된다. 그리고 다결정 실리콘막(3)은 커패시터의 전극으로서 도전성을 높이기 위해 불순물의 도핑을 약 1×1019개/㎤ 정도의 도핑 농도로 행하고 있다. 그때, 다결정 실리콘막의 결정 방위는 (111) 외에 (220), (311) 등이 혼재한다. 다음에, 커패시터의 능동 부분인 절연막(4)을 필요한 용량에 따른 막 두께와 면적이 되도록 다결정 실리콘막을 열산화하여 성막한다. 그리고 다결정 실리콘막(4)을 다결정 실리콘막(3)과 마찬가지로 형성한다.
그런데, 커패시터는 통상, 신뢰성을 유지하기 위해 절연막에는 약 8MV/㎝ 정도의 절연 내압이 요구되지만, 인가되는 정전압 이외에 유례없는 과전압이 순간적으로 인가되는 경우도 드물게 있고, 또한 커패시터의 절연막의 제조 공정에 있어서 절연막 중에 예를 들면, 금속 등이 혼입하거나 막의 결함이 발생함으로써 절연막의 절연 내압이 저하하는 일이 있었다.
또한, 커패시터로서 상하 전극간의 누설 전류가 큰 문제가 있었다.
그래서 커패시터의 절연막 자체의 절연 내압을 높임과 동시에, 누설 전류를 저감시키기 위해 종래부터 절연막의 막 두께를 두껍게 하였다.
그러나, 종래의 기술에서 행해지고 있던 절연막을 두껍게 하는 방법에서는 높은 용량을 얻을 수 없었다. 이 때문에, 높은 용량을 얻기 위해서는 면적을 넓힐 필요가 있어 그 결과, 반도체 장치가 커지게 된다. 또한, 반도체 장치의 다운 사이징의 요구가 점점 더 높아지고 있는 가운데, 커패시터의 미세화를 행하기 위해서 절연막의 박막화를 행하면, 절연 내압을 유지하는 일 및 누설 전류의 증대를 억제하는 일이 어렵게 된다.
〈발명의 목적〉
본 발명의 목적은 상술한 문제를 해결하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 절연막의 막 두께를 증가시키지 않고 절연 내압을 유지하여 누설 전류의 증대를 억제할 수 있는 용량 성분을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
〈발명의 개시〉
상술한 목적을 달성하기 위해 본 발명의 제1 형태에 따른 반도체 장치는 주된 결정 방위가 (111)에 배향된 다결정 실리콘층과, 상기 다결정 실리콘층에 접하여 상기 다결정 실리콘층으로부터 얻어진 SiO2층과, 상기 SiO2층에 접하는 전극을 구비하고, 상기 다결정 실리콘 또는 상기 절연막의 표면의 요철의 고저차가 30㎚ 이하인 것을 특징으로 한다.
여기서, 상기 절연막의 절연 내압이 8MV/㎝ 이상인 것이 바람직하다.
본 발명의 제2 형태에 따른 커패시터는 하부 전극과 상부 전극의 사이에 절연막을 갖는 커패시터에 있어서, 상기 하부 전극이 고 도전성이면서, 주된 결정 방위가 (111)에 배향된 다결정 실리콘층이고, 상기 절연막이 상기 다결정 실리콘층에 의해 얻어진 SiO2층인 것을 특징으로 한다.
여기서, 상기 다결정 실리콘층은 1×1020개/㎤ 내지 1×1021개/㎤의 불순물을 함유하는 것이 바람직하다.
또한, 상기 다결정 실리콘 또는 상기 절연막의 표면의 요철의 고저차가 30㎚이하인 것이 바람직하다.
상기 절연막의 절연 내압이 8MV/㎝ 이상인 것이 바람직하다.
본 발명의 제3 형태에 따른, 다결정 실리콘층과 상기 다결정 실리콘층으로부터 얻어진 SiO2막을 갖는 반도체 장치의 제조 방법은 하기 공정을 구비하는 것을 특징으로 한다: 다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막 온도가 600℃이상의 감압 CVD법으로 성막하며; 상기 성막한 다결정 실리콘층에 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키고; 상기 배향된 다결정 실리콘층의 표면을 열산화하여 SiO2막을 형성한다.
여기서, 상기 배향된 다결정 실리콘층의 표면을 열산화함에 앞서, 상기 다결정 실리콘층의 표면에 형성된 고농도의 산화막층을 제거하는 것이 바람직하다. 본 발명의 제4 형태에 따른, 하부 전극과 상부 전극의 사이에 절연막을 갖는 커패시터의 제조 방법은 하기 공정을 구비하는 것을 특징으로 한다: 하부 전극이 되는 다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막 온도가 600℃ 이상의 감압 CVD법으로 성막하며; 상기 성막한 다결정 실리콘층에 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키고; 상기 배향된 다결정 실리콘층의 표면을 열산화하여 SiO2막을 형성하며; 상기 절연막 상에 상부 전극을 형성한다.
여기서, 상기 절연막 상에 다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막 온도가 600℃ 이상의 감압 CVD법으로 성막하고, 계속해서 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키는 것도 좋다.
또한, 상기 불순물을 1×1020개/㎤ 내지 1×1021개/㎤의 불순물 농도만 도핑하는 것이 바람직하다.
또한, 상기 배향된 다결정 실리콘층의 표면을 열산화함에 앞서, 상기 다결정 실리콘층의 표면에 형성된 고농도의 산화막층을 제거하는 것이 바람직하다.
본 발명은 다결정 실리콘을 열산화하여 성막(film formation)한 절연막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 막질을 개선한 다결정 실리콘을 성막하고, 열산화하여 성막한 절연막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 종래의 커패시터의 단면 구조를 도시한 단면도.
도 2는 본 발명의 커패시터의 단면 구조를 도시한 단면도.
도 3은 본 발명의 박막 트랜지스터의 단면 구조를 도시한 단면도.
도 4는 본 발명의 커패시터의 하부 전극의 다결정 실리콘막과 절연막의 형상을 도시한 모식적 단면도.
도 5는 비교예 2의 커패시터의 하부 전극의 다결정 실리콘막과 절연막의 형상을 도시한 모식적 단면도.
도 6은 종래의 커패시터의 하부 전극의 다결정 실리콘막과 절연막의 형상을 도시한 모식적 단면도.
도 7A 내지 도 7E는 본 발명의 커패시터의 제조 공정을 도시한 단면도.
도 7A는 기판 상에 산화 실리콘막과 다결정 실리콘막을 형성한 단계의 구조를 도시한 단면도.
도 7B는 다결정 실리콘막 상에 인실리케이트 유리막(phosposilicate glass film)을 형성하여 다결정 실리콘을 배향된 단계의 구조를 도시한 단면도.
도 7C는, 인실리케이트 유리막을 제거한 단계의 구조를 도시한 단면도.
도 7D는 배향된 다결정 실리콘막을 열산화하여 절연막을 형성한 단계의 구조를 도시한 단면도.
도 7E는 절연막 상에 마찬가지로 배향된 다결정 실리콘막을 형성한 단계의 구조를 도시한 단면도.
도 8A내지 도 8E는 본 발명의 박막 트랜지스터의 제조 공정을 도시한 단면도.
도 8A는 기판 상에 산화 실리콘막과 다결정 실리콘막을 형성한 단계의 구조를 도시한 단면도.
도 8B는 다결정 실리콘막 상에 인실리케이트 유리막을 형성하여 다결정 실리콘을 배향된 단계의 구조를 도시한 단면도.
도 8C는 인실리케이트 유리막을 제거한 단계의 구조를 도시한 단면도.
도 8D는 배향된 다결정 실리콘막을 열산화하여 절연막을 형성한 단계의 구조를 도시한 단면도.
도 8E는 절연막 상에 마찬가지로 배향된 다결정 실리콘막을 형성한 단계의 구조를 도시한 단면도.
〈발명을 실시하기 위한 최량의 형태〉
여기에, 주된 결정 방위란 주배향면에 수직 방향을 가리키고, 주배향면이란 XRD 등에 의한 분석에 있어서 샘플의 전강도 중에 있어서의는 배향면의 강도의 비로서 규격화한 것 중 가장 큰 비를 부여하는 배향면이라고 정의된다.
이하, 첨부 도면을 참조하면서 본 발명을 상세히 설명한다.
도 2는 본 발명의 커패시터의 단면 구조를 나타낸다. 도 2에 도시한 바와 같이, 실리콘 기판(1) 상에 산화 실리콘막(2)을 설치하고, 이 산화 실리콘막(2) 상에 다결정 실리콘층(3a)이 형성되어 있다. 다결정 실리콘층(3a)은 고 도전성이고, 또한 주된 결정 방위가 (111)에 배향된 층이다. 다결정 실리콘층(3a) 상에는 이 다결정 실리콘층의 열산화물인 SiO2층으로 이루어지는 절연막(5)이 형성되어 있다. 절연막(5) 상에는, 다결정 실리콘층(3a)과 마찬가지로, 고 도전성이고, 또한 주된 결정 방위가 (111)에 배향된 다결정 실리콘층(4a)이 형성되어 있다. 즉, 다결정 실리콘층(3a, 4a)은 절연막(5)을 샌드위치형으로 삽입된 구조로 되어 있고, 다결정 실리콘층(3a, 4a)은 각각 하부 전극, 상부 전극이다. 또한, 이들 전극에는 각각 리드선(7)에 접속되어 있다.
도 3은 본 발명의 절연막 구조를 갖는 박막 트랜지스터의 단면 구조를 나타낸 단면도이다. 도 3에 있어서, 예를 들면 n형의 실리콘 기판(10) 상에 절연막으로서의 산화 실리콘막(11)을 통해 실리콘 기판과 반대의 도전형(예를 들면 p형)의 소스부(12S), 실리콘 기판과 동일한 도전형(예를 들면 n형)의 게이트부(12G), 실리콘 기판과 반대의 도전형(예를 들면 p형)의 드레인부(12D)가 형성되어 있다. 소스부(12S), 게이트부(12G) 및 드레인부(12D)는 주된 결정 방위가 (111)에 배향된 다결정 실리콘층으로 이루어진다. 소스부(12S)와 드레인부(12D)는 고 도전성이다. 게이트부(12G)의 불순물 농도는 박막 트랜지스터의 임계치 전압이 실용상 지나치게높지 않을 정도로 불순물이 도핑된다. 게이트부를 덮도록 게이트 절연막(13)이 설치되어 있다. 이 게이트 절연막(13)은 소스부(12S), 게이트부(12G) 및 드레인부(12D)를 구성하는, 주된 결정 방위가 (111)에 배향된 다결정 실리콘층(12a)의 열 산화물인 SiO2로 이루어진다. 본 발명의 박막 트랜지스터 장치에서는 다결정 실리콘층 또는 절연막의 표면의 요철의 고저차가 30㎚ 이하이다. 소스부(12S), 드레인부(12D), 게이트 전극(14a)에는 각각 리드선(15)이 접속되어 있다.
상술한 바와 같은 층 구조를 갖는 반도체 장치는 공지의 방법, 예를 들면 감압 CVD법에 의해 제조할 수 있다. 다만, 주된 결정 방위가 (111)에 배향된 다결정 실리콘층의 열산화물인 SiO2층의 형성은 본 발명에 따라 다음과 같이 하여 행해진다. 즉, 실리콘 기판 상의 산화 실리콘막 상에 다결정 실리콘을 감압 CVD법으로 성막시킬 때, 모노실란의 압력을 분압으로서 10Pa 이하로 함으로써 후의 열 처리에 의한 결정 방위의 배향이 (111)에 배향되기 쉬운 상태에서 다결정 실리콘이 성막된다. 또한, 성막 후의 열처리로서 다결정 실리콘막으로 불순물을 고농도로 도핑하는 열처리로 결정 방위가 (111)에 배향된다. 박막 트랜지스터의 게이트 절연막의 경우는 다결정 실리콘에 도핑하는 불순물의 농도는, 임계치 전압이 실용상 허용할 수 있는 범위가 되도록 고농도로 도핑된다.
도우펀트로서는 전형적으로는 인을 사용하지만, 인 이외에도 비소, 붕소를 사용할 수 있다. 도핑하는 불순물의 농도는 저농도보다 고농도의 쪽의 배향이 가속된다. 인을 도핑할 때의 처리 온도는 통상 800℃ 내지 1,000℃, 바람직하게는 950℃이다. 배향된 다결정 실리콘막을 열처리하여 절연막으로 할 때의 온도는 통상 950℃내지 1,150℃, 바람직하게는 1,000℃이다. 주된 결정 방위가 (111)에 배향된 다결정 실리콘막은 규칙 바른 기둥형 구조를 하고 있고, 그 표면 형상도 약간의 고저차가 있지만, 규칙 바르게 정렬되어 있다. 그 모습을 도 4, 도 5, 도 6에 도시한다. 도 4는 본 발명의 실시예 1의 공정 4의 단계에서의 다결정 실리콘막과 절연막의 단면 형상의 모식도, 도 5는 실시예 1의 공정 2에 있어서 도핑하는 인의 농도가 저농도의 경우의 도 4에 대응하는 도면, 도 6은 종래의 제법에 의한 도 2에 대응하는 도면이다. 도 4 내지 도 6은 투과형 전자 현미경에 의해 얻어진 결과를 모식적으로 도시한 설명도이다. 도 5에서는 표면의 요철 개소가 비교적 많기 때문에 고농도 도핑(도 4)의 쪽이 표면 형상이 보다 개선되는 것을 알 수 있다. 도 6에 도시한 종래법에 의해 얻어지는 형상은 다결정 실리콘의 형태가 정렬되어 있지 않아 표면의 단차가 크고, 급경사인 변화를 도시한 부분이 많다. 표면의 요철의 고저차는 도 4의 형상인 경우에 20㎚ 내지 25㎚ 정도이고, 도 6의 형상의 경우에는 35㎚ 내지 50㎚ 정도이다.
본 발명의 도 4의 형상인 경우, 다결정 실리콘막의 표면을 열산화하여 얻어지는 절연막에는, 급경사인 부분이 없어 전계 집중이 발생하기 어렵다. 또한, 열산화의 성막 속도는 산화하는 다결정 실리콘의 결정 방위에 의해 다르다. 따라서, 결정 방위를 정렬시킴으로써 성막 속도를 일정하게 할 수 있어, 이것에 따라 성막되는 절연막의 막 두께를 균일하게 할 수 있다. 또한, 표면의 요철을 감소시키고,요철부에서의 전계 집중에 의한 누설 전류도 감소시킬 수 있다.
이들 효과에 의해, 절연 내압이 높고 누설 전류가 적은 절연막이 형성된다. 이 절연막을 이용하면 커패시터의 박막화가 가능해진다.
실시예 1
본 발명의 커패시터의 제조 방법의 실시예를 도 7A 내지 도 7E에 도시한다.
〈공정 1〉
산화 실리콘막(2)을 형성한 실리콘 기판(SiO2/Si)의 산화 실리콘막(2) 상에 감압 CVD법에 의해 원료 가스(모노실란 가스를 헬륨 가스로 50% 희석한 것)를 사용하여 성막 온도 640℃, 압력 16Pa(모노실란의 분압 8Pa), 성막 시간 약 35분의 조건으로 다결정 실리콘을 약 3500Å 성막한다(도 7A).
<공정 2>
상술한 다결정 실리콘막(3)을 형성한 기판을 열처리로에서 옥시염화인과 산소를 소스 가스로서 950℃, 10분의 조건으로 산화막을 형성하면서 열 처리하고, 다결정 실리콘막(3) 상에 인실리케이트 유리막(phosposilicate glass film: 6)을 약 100Å 형성한다. 인의 도핑량은 1×1020개/㎤ 내지 1×1021개/㎤의 양이다. 이 열 처리로 다결정 실리콘의 결정 방위는 (111)에 정렬시킨다(도 7B).
〈공정 3〉
공정 2에서 생긴 인실리케이트 유리막(6)을 HF액으로 에칭함으로써제거한다(도 7C).
〈공정 4〉
상술한 배향된 다결정 실리콘막(3a)을 갖는 기판을 열처리로에서 1000℃, 40분의 조건으로 질소 가스, 산소 가스를 이용하여 처리하고, 배향된 다결정 실리콘막의 표면을 열산화하여 30㎚의 절연막을 성막한다(도 7D).
〈공정 5〉
커패시터의 상부 전극으로서의 절연막(5) 상에 다결정 실리콘막을 상술한 공정 1과 마찬가지로 하여 형성하고, 이것을 상술한 공정 2 및 공정 3과 마찬가지로 하여 처리하여 배향된 다결정 실리콘막(4a)을 형성한다(도 7E).
〈공정 6〉
마스크를 사용하여 광 리소그래피에 의해 배향된 다결정 실리콘막(4a)을 패터닝하여 상부 전극을 형성하고, 또한, 하부 전극으로서의 배향된 다결정 실리콘막(3a)의 일부를 노출시킨다. 계속해서 상부 전극과 하부 전극에 금 등의 와이어(7)를 본딩함으로써 배선하여 커패시터를 얻는다(도 2).
실시예 2
모노실란 분압을 5Pa로 한 이외에는 실시예 1과 마찬가지로 하여 커패시터를 제조하였다.
(시험예 1)
본 발명의 실시예 1 및 실시예 2에 의해 얻어진 커패시터와, 비교예 1로서 실시예 1의 공정 1의 전 압력이 22Pa(모노실란의 분압 11Pa)의 조건에 의해 성막된다결정 실리콘을 이용하여, 그 후의 공정은 실시예 1과 완전히 동일하게 작성된 커패시터와, 비교예 2로서 실시예 1의 공정 2의 인의 도핑량이 1×1019개/㎤이고 그 밖의 처리는 실시예 1과 완전히 동일하게 제작된 커패시터에 대해 절연 내압을 측정하였다.
그 결과 절연 내압은 본 발명의 실시예 1 및 실시예 2의 커패시터에서는 8MV/㎝ 이상이고, 비교예 1 및 비교예 2의 커패시터에서는 모두 3MV/㎝ 이하였다.
또한, MV/㎝의 전계시의 누설 전류치는 본 발명의 실시예 1 및 실시예 2의 커패시터에서는 약 5㎀/㎠이지만, 비교예 1 및 비교예 2의 커패시터에서는 모두 약5㎁/㎠였다.
이들 결과를 표 1에 정리하였다.
전압(Pa) 모노실란 분압 (Pa) 도핑량 (개/㎤) 절연 내압 (mv/㎝) 리크 전류치 (전계: 4MV/㎝)
실시예 1 16 8 1×1020-1×1021 8 이상 약 5㎀/㎠
실시예 2 10 5 1×1020-1×1021 8 이상 약 5㎀/㎠
비교예 1 22 11 1×1020-1×1021 3 이하 약 5㎁/㎠
비교예 2 16 8 1×1019 3 이하 약 5㎁/㎠
이상과 같이, 절연막 자체의 절연 내압의 향상과 누설 전류의 감소에 의해 절연막의 막 두께는 얇게 할 수 있어 커패시터의 소자 사이즈를 축소하는 것이 가능해졌다.
실시예 3
도 8A 내지 도 8E를 참조하면서 본 발명의 박막 트랜지스터의 제조 방법의예를 설명한다.
〈공정 1〉
실리콘(Si) 기판(10) 상에 산화 실리콘(SiO2)막(11)을 형성하고, 또한 이 위에 감압 CVD법에 의해, 원료 가스(모노실란 가스를 헬륨 가스로 50% 희석한 것)를 사용하고, 성막 온도 640℃, 압력 10Pa(모노실란의 분압 5Pa)로 다결정 실리콘(12)을 약 1500Å 성막한다(도 8A).
〈공정 2〉
이와 같이 처리한 기판을 열 처리로에서 옥시염화인과 산소를 소스 가스로서 950℃에서 산화막(인실리케이트 유리막: 16)을 형성하면서 열처리한다. 이 열처리로 게이트부(본체부)를 포함하는 다결정 실리콘의 결정 방위는 (111)에 정렬된다(도 8B).
〈공정 3〉
공정 2에서 생긴 인실리케이트 유리막(16)을 HF액으로 에칭함으로써 제거한다(도 8C).
〈공정 4〉
상술한 배향된 다결정 실리콘막(12a)을 갖는 기판을 열처리로에서 1000℃로 열산화하여 1000 Å의 절연막(13)을 성막한다(도 8D).
〈공정 5〉
이 절연막(13) 상에 도전성의 다결정 실리콘막(14a)을 형성한다(도 8E).
〈공정 6〉
마스크를 사용하여 광 리소그래피에 의해 다결정 실리콘막(14a)을 패터닝하여 게이트 전극을 형성하고, 또한, 소스 및 드레인부에 도핑하여 전극을 형성한다. 계속해서 소스 전극과 드레인 전극에 금 등의 와이어(15)를 본딩함으로써 배선하여 박막 트랜지스터를 얻는다(도 3).
이렇게 함으로써, 이 박막 트랜지스터는 도핑함으로써 단시간의 열처리에 의해서 폴리실리콘이 (111)에 배향된다. 이에 따라, 본체 부분(게이트부)의 불순물의 농도가 높아짐에 따라 임계치 전압이 높아지지만, 단시간의 사이에 배향시킨 폴리실리콘 상에 형성된 절연 내압이 높은 트랜지스터를 단시간에 제조할 수 있다.
원료 가스의 모노실란의 분압을 10Pa 이하로 하여 다결정 실리콘을 성막한 후에 열 처리에 있어서 불순물의 도핑에 의해 다결정 실리콘막이 (111)에 배향된 규칙적인 기둥형 구조로 되어, 그 위에 형성되는 절연막에는 급경사 부분이 없기 때문에 전계 집중이 발생하기 어렵게 된다.
또한, 결정 방위를 정렬시킴으로써 성막 속도가 일정해져서, 이것에 따라 성막되는 절연막의 막 두께가 균일해진다.
이들 효과에 의해 절연 내압이 높고 누설 전류가 적은 절연막이 성막되어, 이 절연막을 이용하여 커패시터의 박막화가 가능해진다.
또한, 본 발명에 의하면 절연 내압이 높은 박막 트랜지스터를 단시간에 제조할 수 있다.

Claims (14)

  1. 주된 결정 방위가 (111)에 배향된 다결정 실리콘층,
    상기 다결정 실리콘층에 접하여 상기 다결정 실리콘층으로부터 얻어진 SiO2층, 및
    상기 SiO2층에 접하는 전극
    을 구비하고, 상기 다결정 실리콘 또는 상기 절연막의 표면의 요철의 고저차가 30㎚ 이하인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연막의 절연 내압이 8MV/㎝ 이상인 것을 특징으로 하는 반도체 장치.
  3. 하부 전극과 상부 전극의 사이에 절연막을 갖는 커패시터에 있어서,
    상기 하부 전극이 고 도전성이며 주된 결정 방위가 (111)에 배향된 다결정 실리콘층이고, 상기 절연막이 상기 다결정 실리콘층에 의해 얻어진 SiO2층인 것을 특징으로 하는 커패시터.
  4. 제3항에 있어서, 상기 다결정 실리콘층은 1×1020개/㎤ ∼ 1×1021개/㎤의 불순물을 함유하는 것을 특징으로 하는 커패시터.
  5. 제3항 또는 4항에 있어서, 상기 다결정 실리콘 또는 상기 절연막의 표면의 요철의 고저차가 30㎚ 이하인 것을 특징으로 하는 커패시터.
  6. 제3항 또는 4항에 있어서, 상기 절연막의 절연 내압은 8MV/㎝ 이상인 것을 특징으로 하는 커패시터.
  7. 제5항에 있어서, 상기 절연막의 절연 내압은 8MV/㎝ 이상인 것을 특징으로 하는 커패시터.
  8. 다결정 실리콘층과 상기 다결정 실리콘층으로부터 얻어진 SiO2막을 갖는 반도체 장치의 제조 방법에 있어서,
    다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막 온도가 600℃ 이상의 감압 CVD법으로 성막하는 단계;
    상기 성막한 다결정 실리콘층에 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키는 단계; 및
    상기 배향된 다결정 실리콘층의 표면을 열산화하여 SiO2막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 배향된 다결정 실리콘층의 표면을 열산화하는 단계에 앞서, 상기 다결정 실리콘층의 표면에 형성된 고농도의 산화막층을 제거하는 것을 특징으로 하는 방법.
  10. 하부 전극과 상부 전극의 사이에 절연막을 갖는 커패시터의 제조 방법에 있어서,
    하부 전극이 되는 다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막 온도가 600℃ 이상의 감압 CVD법으로 성막하는 단계;
    상기 성막한 다결정 실리콘층에 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키는 단계;
    상기 배향된 다결정 실리콘층의 표면을 열산화하여 SiO2막을 형성하는 단계; 및
    상기 절연막 상에 상부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 절연막 상에 다결정 실리콘층을 모노실란의 분압이 10Pa 이하, 성막온도가 600℃ 이상의 감압 CVD법으로 성막하고, 계속해서 불순물을 도핑하는 열처리를 하여 주된 결정 방위를 (111)에 배향시키는 것을 특징으로 하는 방법.
  12. 제10항 또는 11항에 있어서, 상기 불순물을 1×1020개/㎤ 내지 1×1021개/㎤의 불순물 농도만큼 도핑하는 것을 특징으로 하는 방법.
  13. 제10항 또는 11항에 있어서, 상기 배향된 다결정 실리콘층의 표면을 열산화하는 단계에 앞서, 상기 다결정 실리콘층의 표면에 형성된 고농도층을 제거하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 배향된 다결정 실리콘층의 표면을 열산화하는 단계에 앞서, 상기 다결정 실리콘층의 표면에 형성된 고농도층을 제거하는 것을 특징으로 하는 방법.
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