KR100260377B1 - 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법 - Google Patents
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Abstract
모스형 반도체 소자의 게이트 전극을 실리콘 게이트 전극으로 제조하는 방법에 관한 것으로, 반도체 소자 영역이 정의된 반도체 기판 상에 게이트 산화막을 형성한 후, IN-SITU 공정에 의해 비정질 실리콘 박막, 폴리실리콘 박막 및 비정질 실리콘 박막의 3중 적층 구조로 실리콘 박막을 증착하고, 패터닝하여 게이트 전극으로 사용하기 위한 실리콘 박막을 형성한다. 그리고, 불순물을 도핑한 후, 어닐링을 통해 저항을 낮춤과 동시에 실리콘 박막의 결정 구조를 덴드라이트, 컬럼너 및 덴드라이트 결정 구조의 3중 적층 구조로 하여 게이트 전극을 형성한다. 이렇게 함으로써 불순물 도핑과 후속 어닐링시 불순물 이온들이 결정립계를 따라 게이트 산화막과의 계면에 축적되는 것을 방지하고, 게이트 산화막과의 계면에서 그레인과 그레인이 만나는 취약 부분의 스트레스를 완화하여 소자 동작시 게이트 산화막의 절연 파괴를 방지할 수 있으므로 소자의 전기적인 특성을 향상시킬 수 있다.
Description
본 발명은 모스형 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 모스형 반도체 소자의 게이트 전극을 실리콘 게이트 전극으로 제조하는 방법에 관한 것이다.
일반적으로 모스형 반도체 소자는 금속-산화막-반도체의 콘덴서 구조를 사용하는 것으로, 금속 전극과 반도체 기판 사이에 인가된 바이어스에 의해서 반도체 기판 위의 산화막 바로 밑에 전류의 통로가 되어야할 채널이 형성되고, 그것이 바이어스의 값에 의해 제어되는 것이 기본 원리이다. 따라서, 금속 전극으로서 가장 기본적인 전극 재료인 알루미늄을 게이트 전극으로 사용해서 반도체 소자의 개발이 시도되었다.
알루미늄 게이트의 경우에는 특히, 모스 트랜지스터의 소스/드레인 부분의 확산층을 형성한 다음 알루미늄 전극을 만들기 때문에, 알루미늄의 패턴을 접합하기 위한 글라스 마스크를 반도체 기판 상에 위치 조정할 때 오차분의 여유를 소스/드레인과 게이트 전극의 오버랩으로서 수 μm 취할 필요가 있다. 이 오버랩은 점유 패턴 면적을 증가시킴과 동시에 게이트 전극과 드레인 전극간의 궤환 용량을 증가시켜 회로의 스위칭 스피드에 중대한 영향을 미치며, 결과적으로 게이트 전극 자체의 면적이 증가되어 입력 용량을 증가시킴으로써 회로의 스위칭 스피드를 저하시킨다.
이에 대응하여 자기 정합 게이트 형성이 가능하도록 한 것이 실리콘 게이트 전극이다. 이것은 채널 부분의 마스킹은 게이트 전극 자체로부터 이루어지므로 마스크 정렬 오차를 고려할 필요가 전혀 없고, 게이트 전극과의 소스/드레인의 오버랩은 극히 적으며 확산층의 가로방향이 늘어난 것뿐이다. 이 때문에 궤환 용량 및 게이트 용량 모두 대단히 적고, 회로의 스위칭 특성이 대폭적으로 향상된다.
그러면, 종래의 실리콘 게이트 전극을 형성하는 방법을 도 1a 또는 도 1b와 도 2를 참조하여 설명하면 다음과 같다.
먼저, 도 1a에서와 같이 트랜치 또는 필드 산화막(2)에 의해 소자 영역이 정의된 반도체 기판(1)을 열산화하여 소자 영역에 게이트 영역의 유전체 역할을 하는 게이트 산화막(3)을 양질의 순수한 SiO2막으로 200Å 내지 600Å 정도의 얇은 막으로 열 성장시킨다. 그리고, 열 성장된 게이트 산화막(3) 상부에 모스형 반도체 소자의 게이트 전극으로 이용하기 위한 폴리실리콘 박막(4)을 저압 화학 기상 증착법(LPCVD ; low pressure chemical vapor deposition)에 의해 2000Å 내지 6000Å 정도의 두께로 증착시킨다. 이때, 폴리실리콘 박막을 형성하기 위한 저압 화학 기상 증착은 가열로나 RTP(rapid thermal processing) 장비에서 온도 600 ∼ 700℃, 압력 300 ∼ 500 mTorr인 반응 챔버 내에 사일엔(SiH4) 가스를 공급하여 도 2에서와 같이 그레인(grain) 형태로 성장된 폴리실리콘(4)이 되도록 한다. 이때, 폴리실리콘은 컬럼너(columnar) 결정 구조로 형성된다. 그 다음, 도 1b에서와 같이 일반적인 리소그래피(lithography) 공정에 의해 소정의 선폭(critical dimension)으로 패터닝(patterning)하여 폴리실리콘 박막 패턴(4)을 형성하고, 형성된 폴리실리콘 박막 패턴(4)을 게이트 전극으로 사용하기 위하여 인(P)이나 비소(As)와 같은 불순물 이온을 도핑(doping)하여 폴리실리콘 박막 패턴(4)의 표면 저항을 낮춘다. 이때, 불순물의 도핑은 모스 트랜지스터에서는 반도체 기판(1)에 소스/드레인 영역(5)을 형성하기 위한 불순물 도핑과 같은 공정에 의해 시행한다.
그리고, 폴리실리콘 박막 패턴(4)에 불순물 이온을 도핑한 직후에는 도핑된 불순물 이온과 실리콘 원자들과의 충돌로 인해 손상을 받아 요구되는 전기적 특성을 갖지 못하므로 폴리실리콘 박막 패턴(4)을 고온에서 일정 시간동안 어닐링(annealing)함으로써 손상으로부터 회복시켜 폴리실리콘 고유의 전기적인 특성을 갖게 함으로써 모스형 반도체 소자의 실리콘 게이트 전극을 완성한다.
이와 같은 종래의 방법에 따라 모스형 반도체 소자의 실리콘 게이트 전극을 제조할 경우, 폴리실리콘 박막을 게이트 전극으로 사용하기 위해서는 인이나 비소와 같은 불순물을 도핑하고, 후속 어닐링에 의해서 활성화를 시켜야 한다. 그런데, 폴리실리콘 박막에 도핑된 불순물 이온은 그레인 내에서보다 결정립계(G)를 따라 빠르게 침투되어 폴리실리콘과 게이트 산화막의 계면에서의 그레인과 그레인 사이의 전기적으로 취약한 부분(W)으로 축적되고, 게이트 산화막으로 침투될 수 있다. 또한, 그레인과 그레인 사이의 취약 부분(W)은 폴리실리콘 박막 형성과 후속 어닐링 공정에서 스트레스(stress)를 가장 심하게 받는 부분이다. 따라서, 소자 완성 후 게이트 전극에 고전압을 인가하게 되면, 이러한 취약 부분(W)에 고전계가 걸리게 되므로 게이트 산화막의 절연 파괴 등을 유발하여 소자의 특성을 약화시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 도핑된 폴리실리콘 박막을 게이트 전극으로 사용할 경우 도핑된 불순물로부터 게이트 산화막을 보호함과 동시에 폴리실리콘 박막과 게이트 산화막 계면 특성을 향상시키는 데 있다.
도 1a 또는 도 1b는 모스형 반도체 소자의 실리콘 게이트 전극을 제조하는 종래의 일반적인 방법을 도시한 공정 순서도이고,
도 2는 종래의 방법에 의해 제조된 모스형 반도체 소자의 실리콘 게이트 전극 결정 구조를 개략적으로 도시한 단면도이고,
도 3a 또는 도 3b는 본 발명의 일 실시예에 따라 모스형 반도체 소자의 실리콘 게이트 전극을 제조하는 방법을 도시한 공정 순서도이고,
도 4는 본 발명의 일 실시예에 따라 제조된 모스형 반도체 소자의 실리콘 게이트 전극 결정 구조를 개략적으로 도시한 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 모스형 반도체 소자의 실리콘 게이트 전극 형성을 위한 실리콘 박막 증착시 IN-SITU 공정에 의해 비정질 실리콘 박막과 폴리실리콘 박막을 교대로 연속 반복 증착하여 다중 적층 구조로 형성한 후, 불순물을 도핑하고, 어닐링 함으로써 덴드라이트 결정 구조와 컬럼너 결정 구조가 교대로 연속 반복되어 다중 적층 구조로 된 실리콘 박막으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.
도 3a 또는 도 3b와 도 4는 본 발명의 실시예에 따라 비정질 실리콘과 폴리실리콘에 의한 3중 적층 구조의 실리콘 게이트 전극을 제조하는 공정 및 그 때의 실리콘 게이트 전극의 결정 구조를 개략적으로 도시한 것이다.
먼저, 도 3a에서와 같이 트랜치 또는 필드 산화막(12)에 의해 소자 영역이 정의된 반도체 기판(11)을 열산화하여 소자 영역에 게이트 영역의 유전체 역할을 하는 게이트 산화막(13)을 양질의 순수한 SiO2막으로 200Å 내지 600Å 정도의 얇은 막으로 열 성장시킨다. 그리고, 열 성장된 게이트 산화막(13) 상부에 저압 화학 기상 증착법에 의해 제 1비정질 실리콘 박막(14)을 증착하고, 대기 노출 없이 같은 장치 또는 다른 장치에 의해 증착 조건만을 변경하는 IN-SITU 공정에 의해 증착된 제 1비정질 실리콘 박막(14) 상부에 폴리실리콘 박막(15)을 증착하고, 다시 IN-SITU 공정에 의해 증착된 폴리실리콘 박막(15) 상부에 제 2비정질 실리콘 박막(16)을 증착 함으로써 비정질 실리콘 박막과 폴리실리콘 박막에 의한 3중 적층 구조로 게이트 전극 형성을 위한 2000Å 내지 6000Å 정도 두께의 실리콘 박막(20)을 형성한다.
이때, 저압 화학 기상 증착법에 의해 실리콘 박막(20)의 형성을 위한 IN-SITU 공정은 가열로나 RTP(rapid thermal processing) 장비에서 저압 화학 기상 증착법에 의해 온도 500 ∼ 600℃, 압력 300 ∼ 500 mTorr인 반응 챔버 내에 사일엔 가스를 공급하여 게이트 산화막 위에 그레인이 성장되지 않은 제 1비정질 실리콘 박막을 증착한다. 그리고, 그리고, 증착 조건을 온도 500 ∼ 600℃, 압력 300 ∼ 500 mTorr에서 온도 600 ∼ 700℃, 압력 300 ∼ 500 mTorr로 변경한 상태에서 반응 챔버 내에 사일엔 가스를 공급하여 제 1비정질 실리콘 박막 위에 그레인이 성장된 폴리실리콘 박막을 증착한다. 이때, 증착되는 폴리실리콘 박막은 컬럼너 결정 구조로 형성된다. 그리고, 폴리실리콘 박막을 증착한 후, 다시 증착 조건을 온도 600 ∼ 700℃, 압력 300 ∼ 500 mTorr에서 온도 500 ∼ 600℃, 압력 300 ∼ 500 mTorr로 변경한 상태에서 반응 챔버 내에 사일엔 가스를 공급하여 폴리실리콘 박막 위에 그레인이 성장되지 않은 제 2비정질 실리콘 박막을 증착한다. 그리고, 도 3b에서와 같이 일반적인 리소그래피 공정에 의해 증착된 실리콘 박막(20)을 소정의 선폭으로 패터닝하여 게이트 전극 패턴을 형성한다.
그 다음, 패터닝된 실리콘 박막(20)을 게이트 전극으로 사용하기 위하여 실리콘 박막 형성시 PH3등의 반응 가스를 IN-SITU로 첨가하여 도핑하거나, 인이나 비소와 같은 불순물 이온을 모스 트랜지스터의 소스/드레인 영역(17)을 형성하기 위한 불순물 도핑 공정과 같이 PoCl3또는 이온 주입법(implanting)에 의해 도핑하여 실리콘 박막(20)의 표면 저항을 낮춘다. 이때, 제 2비정질 실리콘 박막(16)은 그레인에 의한 결정립계가 존재하지 않으므로, 불순물 도핑시 불순물 이온들이 결정립계로 전파되는 것을 방지하고, 특히 이온 주입법에 의한 불순물 도핑시 발생되는 채널링(channeling)을 방지한다. 그리고, 제 1비정질 실리콘 박막(14)은 불순물 도핑시 상부의 폴리실리콘 박막(15)의 결정립계를 따라 침투된 불순물 이온들이 게이트 산화막(13)으로 침투되는 것을 방지한다.
그리고, 실리콘 박막(20)에 불순물 이온을 도핑한 직후에는 도핑된 불순물 이온과 실리콘 원자들과의 충돌로 인해 손상을 받아 요구되는 전기적 특성을 갖지 못하므로 실리콘 박막(20)을 800℃ 내지 950℃ 정도의 고온에서 일정 시간동안 어닐링 함으로써 손상으로부터 회복시켜 폴리실리콘 고유의 전기적인 특성을 갖게 한다. 그리고, 제 1비정질 실리콘 박막, 폴리실리콘 박막 및 제 2비정질 실리콘 박막의 3중 적층 구조로 된 실리콘 박막(20)은 어닐링에 의하여 도 4에서와 같이 서로 다른 구조의 실리콘 박막으로 형성된다. 즉, 제 1, 제 2비정질 실리콘 박막(14, 16)은 횡방향으로 결정이 성장하는 덴드라이트(dendrite) 결정 구조의 실리콘 박막이 되며, 폴리실리콘 박막(15)의 컬럼너 결정구조는 변화 없이 컬럼너 결정 구조를 그대로 유지하게 된다. 그러면, 덴드라이트 결정 구조 실리콘 박막은 도 4에서 알 수 있는 바와 같이 결정들의 성장이 무질서하고, 횡방향으로 성장하기 때문에, 특히, 제 1비정질 실리콘 박막의 어닐링에 의해 형성된 덴드라이트 결정 구조 실리콘 박막과 게이트 산화막(13)의 계면에서 그레인과 그레인 사이에 존재하는 취약한 부분(W)에서의 스트레스가 분산되어 완화되고, 불순물의 확산도 결정립계를 따라 횡방향으로 진행되므로 종래와 같이 취약한 부분(W)에 불순물이 집중되는 것이 방지된다. 이후, 어닐링을 통해 저항이 감소된 덴드라이트 - 컬럼너 - 덴드라이트 결정 구조로 적층된 모스형 반도체 소자의 실리콘 게이트 전극이 완성된다.
상기의 실시예에서는 IN-SITU 공정에 의해 제 1비정질 실리콘 박막, 폴리실리콘 박막 및 제 2비정질 실리콘 박막의 3중 적층 구조를 이용하여 실리콘 게이트 전극을 형성하였지만, 이와는 달리 IN-SITU 공정에 의해 순서에 상관없이 교대로 다른 상, 즉, 비정질 실리콘 박막 - 폴리실리콘 박막 또는 폴리실리콘 박막 - 비정질 실리콘 박막을 연속 반복하여 증착한 후 어닐링 하여, 다중(3중 이상) 적층 구조의 실리콘 박막으로 형성하여도 무관하다. 이때, 실리콘 박막에의 불순물 도핑을 이온 주입법에 의해 할 경우에는 실리콘 박막의 최 상부를 비정질 실리콘 박막으로 형성하면 더 효과적이다.
이와 같이 본 발명은 모스형 반도체 소자의 게이트 전극을 다중 적층 구조의 실리콘 박막으로 형성함으로써 불순물 도핑과 후속 어닐링시 불순물 이온들이 결정립계를 따라 게이트 산화막과의 계면에 축적되는 것을 방지하고, 게이트 산화막과의 계면에서 그레인과 그레인이 만나는 취약 부분의 스트레스를 완화하여 소자 동작시 게이트 산화막의 절연 파괴를 방지할 수 있으므로 소자의 전기적인 특성을 향상시킬 수 있다.
Claims (5)
- 소자 영역이 정의된 반도체 기판 상에 게이트 산화막을 형성한 후, IN-SITU 공정에 의해 비정질 실리콘 박막과 폴리실리콘 박막을 교대로 연속 반복 증착한 후, 패터닝하여 다중 적층 구조의 실리콘 박막을 형성하는 단계와;상기 다중 적층 구조로 형성된 실리콘 박막에 불순물을 도핑하는 단계와;상기 불순물이 도핑된 다중 적층 구조 실리콘 박막을 어닐링 하여 저항을 낮춤과 동시에 실리콘 박막의 결정 구조를 덴드라이트 결정 구조와 컬럼너 결정 구조가 교대로 연속 반복된 다중 적층 구조로 형성하는 단계;로 이루어지는 것을 특징으로 하는 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법.
- 청구항 1 에 있어서, 상기 불순물을 도핑하는 단계에서 상기 비정질 실리콘 박막과 폴리실리콘 박막이 교대로 연속 반복된 다중 적층 구조의 실리콘 박막을 형성시 반응 가스를 IN-SITU로 첨가하여 도핑하는 것을 특징으로 하는 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법.
- 청구항 1 에 있어서, 상기 불순물을 도핑하는 단계에서 상기 비정질 실리콘 박막과 폴리실리콘 박막이 교대로 연속 반복된 다중 적층 구조의 실리콘 박막 형성 후 PoCl3방법이나 이온 주입법에 의해 불순물을 도핑하는 것을 특징으로 하는 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법.
- 청구항 1 에 있어서, 상기 불순물 도핑을 이온 주입법에 의해 시행할 경우에는 상기 비정질 실리콘 박막과 폴리실리콘 박막이 교대로 연속 반복된 다중 적층 구조의 실리콘 박막 형성시 최 상부를 비정질 실리콘 박막으로 증착하는 것을 특징으로 하는 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법.
- 청구항 1 내지 4 에 있어서, 상기 비정질 실리콘 박막과 폴리실리콘 박막이 교대로 연속 반복된 다중 적층 구조의 실리콘 박막을 어닐링 하는 단계에서 어닐링 온도를 800℃ 내지 950℃로 하는 것을 특징으로 하는 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980013230A KR100260377B1 (ko) | 1998-04-14 | 1998-04-14 | 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013230A KR100260377B1 (ko) | 1998-04-14 | 1998-04-14 | 모스형 반도체 소자의 실리콘 게이트 전극 제조 방법 |
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