KR100913055B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘막을 형성하기 위한 가스 유입량, 공정 온도 및 공정 압력등을 적어도 하나 이상 높여 불규칙한 그레인 구조를 갖는 폴리실리콘막을 형성함으로써 이후 이온 주입 공정에서 붕소 이온이 폴리실리콘막을 통과하여 게이트 산화막 및 반도체 기판까지 침투하는 것을 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.
게이트, 폴리실리콘막, 그레인, 붕소 침투
Description
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 종래의 방법을 이용하여 제조된 반도체 소자의 드레인 포화 전류와 오프 전류 사이의 관계를 나타낸 그래프.
도 3(a) 내지 도 3(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4는 본 발명에 따라 제조된 반도체 소자의 드레인 포화 전류와 오프 전류 사이의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21: 반도체 기판 12 및 22 : 소자 분리막
13 및 23 : 게이트 산화막 14 및 24 : 폴리실리콘막
15 및 25 : 스페이서 16 및 26 : 접합 영역
17 및 27 : 이온 주입 영역 18 : 불순물층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘막을 형성하기 위한 온도, 압력 및 가스 유입량을 높여 불규칙한 그레인 구조를 갖는 폴리실리콘막을 형성함으로써 이후 이온 주입 공정에서 붕소 이온이 폴리실리콘막을 통과하여 게이트 산화막 및 반도체 기판까지 침투하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
CMOS 소자의 제조시 0.35㎛ 이하의 공정에서는 듀얼 도프트 폴리실리콘 기술을 이용한다. 이 경우 PMOS 트랜지스터의 게이트를 형성하기 위한 폴리실리콘막은 P형 이온을 주입하는데, P형 이온으로는 BF2 또는 B11를 이용한다. 한편, 반도체 소자의 집적도가 향상될수록 게이트 산화막의 두께도 감소하는데, 0.13㎛의 경우 게이트 산화막의 두께를 20Å 내외로 적용하게 된다. 게이트 산화막의 두께가 이처럼 극단적으로 얇아지게 되면 PMOS 트랜지스터의 붕소 침투 문제가 아주 심각하게 된다. 그럼 이와 같은 문제가 발생되는 경우의 반도체 소자의 제조 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, PMOS 트랜지스터의 제조 방법을 설명하기 위한 것이다.
도 1(a)를 참조하면, 반도체 기판(11) 상의 소정 영역에 소자간의 분리를 위한 소자 분리막(12)을 형성한다. 전체 구조 상부에 게이트 산화막(13) 및 폴리실리콘막(14)을 형성한다. 폴리실리콘막(14)은 SiH4 또는 Si2H6 가스를 이용하여 50Pa의 압력과 625℃의 온도에서 형성한다. 그리고, 폴리실리콘막(14)에 P형 불순물, 예를 들어 BF2 또는 B11를 주입한다. 그런데, 이와 같은 일반적인 공정으로 형성된 폴리실리콘막(14)은 원주형(columnar) 그레인(grain) 구조를 갖게 된다. 그리고, 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(14) 및 게이트 산화막(12)의 소정 영역을 식각하여 게이트 패턴을 형성한다.
도 1(b)를 참조하면, 저농도 불순물 이온 주입 공정을 실시한 후 게이트 패턴 측벽에 스페이서(15)를 형성한다. 이후 BF2 또는 B11를 이용한 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11) 상의 소정 영역에 접합 영역(16)을 형성한다. 그런데, 고농도 불순물 이온 주입 공정을 실시하는 과정에서 폴리실리콘막(14) 상에 고농도 불순물, 특히 붕소 이온이 주입된 이온 주입 영역(17)이 형성된다.
도 1(c)를 참조하면, 접합 영역(16)의 이온을 확산시키기 위한 열처리 공정을 실시한다. 그런데, 열처리 공정에 의해 폴리실리콘막(14) 상의 이온 주입 영역(17)에 존재하는 붕소 이온들이 폴리실리콘막(14) 및 게이트 산화막(13)으로 침투하게 된다. 이와 같은 붕소 이온의 침투는 게이트 산화막이 20Å의 두께로 형 성되는 0.13㎛ 이하의 소자에서는 게이트 산화막(13)을 통과하여 반도체 기판(11)에 침투하게 되며, 이에 의해 채널 영역에 불순물층(18)을 형성하게 된다.
도 2는 종래의 방법으로 제조된 0.13㎛ PMOS 트랜지스터의 드레인 포화 전류와 오프 전류와의 관계를 나타낸 그래프이다. 도면 부호 B로 표기된 곳의 결과들은 정상적인 결과들이다. 그런, 붕소 이온이 폴리실리콘막 및 게이트 산화막을 통과하게 반도체 기판에 침투하게되면 A로 표기된 결과들처럼 오프 전류들이 크게 증가한 트랜지스터들이 발생하게 된다.
본 발명의 목적은 폴리실리콘막의 공정 조건을 변화시켜 폴리실리콘막이 불규칙적인 그레인 구조를 갖도록 함으로써 붕소 이온의 침투를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 제조 방법의 일 실시 예는 반도체 기판 상부에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 폴리실리콘막을 형성하되, 상기 폴리실리콘막을 형성하기 위한 가스 유입량, 압력 조건 및 온도 조건중 어느 하나 또는 둘 이상을 높여 상기 폴리실리콘막이 불규칙한 그레인 구조를 갖도록 하는 단계와, 상기 폴리실리콘막 및 게이트 산화막이 소정 영역을 식각하여 게이트 패턴을 형성하는 단계와, 저농도 불순물 이온 주입 공정을 실시한 후 상기 게이트 패턴 측면에 스페이서를 형성하는 단계와, 고농도 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계와, 열처리 공정을 실시하여 상기 접합 영역을 확장시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 제조 방법의 일 실시 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(21) 상의 소정 영역에 소자간의 분리를 위한 소자 분리막(22)을 형성한다. 전체 구조 상부에 게이트 산화막(23) 및 폴리실리콘막(24)을 형성한다. 폴리실리콘막(24)이 불규칙한 그레인 구조를 갖도록 하여 붕소의 침투를 방지하기 위해 폴리실리콘막(24)의 성장률을 특정 정도 이상으로 증가킨다. 이를 위한 방법으로는 가스 유입량을 증가시키거나 반응 압력을 높이거나 증착 온도를 높이는 방법이 있는데, 이들 방법을 독립적으로 또는 두가지 방법 이상 을 복합적으로 실시한다. 이러한 방법의 일 실시 예로서 SiH4 또는 Si2H6 가스를 1∼5SLM의 양으로 유입시키고, 100∼300Pa의 압력과 630∼700℃의 온도 조건에서 폴리실리콘막(24)을 형성한다. 이러한 조건으로 형성하면 폴리실리콘막(24)은 불규칙한 그레인 구조를 갖게 된다. 그리고, 폴리실리콘막(24)에 P형 불순물, 예를 들어 BF2 또는 B11를 주입한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(24) 및 게이트 산화막(22)의 소정 영역을 식각하여 게이트 패턴을 형성한다.
도 3(b)를 참조하면, 저농도 불순물 이온 주입 공정을 실시한 후 게이트 패턴 측벽에 스페이서(25)를 형성한다. 이후 BF2 또는 B11를 이용한 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(21) 상의 소정 영역에 접합 영역(26)을 형성한다. 그런데, 고농도 불순물 이온 주입 공정을 실시하는 과정에서 폴리실리콘막(24) 상에 고농도 불순물, 특히 붕소 이온이 주입된 이온 주입 영역(27)이 형성된다.
도 3(c)를 참조하면, 접합 영역(26)의 이온을 확산시키기 위한 열처리 공정을 실시한다. 그런데, 열처리 공정을 실시하더라도 폴리실리콘막(24) 상의 이온 주입 영역(27)에 존재하는 붕소 이온들이 폴리실리콘막(24)의 불규칙한 그레인에 의해 게이트 산화막(23)까지 침투하지 못하게 된다.
도 4는 본 발명에 따라 제조된 PMOS 트랜지스터의 드레인 포화 전류와 오프 전류와의 관계를 나타낸 그래프이다. 도시된 바와 같이 비정상적인 분포가 모두 제거되었음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘막을 형성하기 위한 가스 유입량을 증가시키거나 반응 압력을 높이거나 증착 온도를 높이는 방법으로 폴리실리콘막의 그레인 구조를 불규칙하게 형성함으로써 이후 이온 주입 공정에서 붕소 이온이 폴리실리콘막을 통과하여 게이트 산화막 및 반도체 기판까지 침투하는 것을 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.
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- 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 폴리실리콘막을 형성하되, 상기 폴리실리콘막을 형성하기 위하여 SiH4 또는 Si2H6 가스를 사용하여 1 내지 5SLM의 양으로 유입시키는 가스 조건, 100 내지 300Pa인 압력조건 및 630 내지 700℃의 온도 조건 중에서 하나 이상의 조건을 적용하여 상기 폴리실리콘막이 불규칙한 그레인 구조를 갖도록 하는 단계;상기 폴리실리콘막 및 게이트 산화막이 소정 영역을 식각하여 게이트 패턴을 형성하는 단계;저농도 불순물 이온 주입 공정을 실시한 후 상기 게이트 패턴 측면에 스페이서를 형성하는 단계;고농도 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계; 및열처리 공정을 실시하여 상기 접합 영역을 확장시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
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