KR100871356B1 - 반도체소자의 보론 침투 방지방법 - Google Patents

Abstract

본 발명은 반도체소자의 보론 침투 방지방법에 관한 것으로, 본 발명에 따른 반도체소자의 보론 침투 방지방법은 반도체기판상에 게이트산화막과 비정질실리콘층을 적층한후 아닐링 공정을 진행하는 단계; 아닐링공정을 진행한후 비정질실리콘층상에 컬럼나 폴리 실리콘층을 형성하는 단계; 상기 컬럼나 폴리실리콘층 및 비정질 실리콘층을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및 상기 게이트 전극을 포함한 전체 구조의 상면에 이온주입을 진행하여 상기 반도체 기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되며, 게이트산화막 상부에서 보론이 그레인 바운더리(grain boundary)를 통해 게이트산화막에 불균일하게 전달 되는 것을 방지하여 반도체소자의 비정상적인 동작을 억제할 수 있는 것이다.

Description

반도체소자의 보론 침투 방지방법{Method for preventing boron penetration in semiconductor device}

도 1은 종래기술에 따른 PMOS 트랜지스터의 Id 전류 대 Ioff 전류의 그래프.

도 2 내지 도 4는 종래기술에 따른 PMOS 소자 제조시에 발생하는 보론 침투를 설명하기 위한 공정단면도.

도 5 내지 도 7은 본 발명에 따른 반도체소자의 보론침투 방지방법을 설명하기 위한 공정단면도.

[도면부호의설명]

31 : 반도체기판 33 : 트렌치소자분리막

35 : 게이트산화막 37 : 비정질실리콘층

39 : 컬럼나 폴리실리콘층 41 : 게이트전극

43 : LDD 스페이서 45 : 소오스/드레인

47 : 이온주입영역 D : 보론확산경로

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 PMOS 소자에서 발생하는 보론 침투를 방지하는 방법에 관한 것이다.

CMOS 로직 소자의 제조시에 0.35μm 이하의 공정에서는 듀얼 도프트 폴리실리콘 기술을 이용한다. 이 경우, NMOS 게이트는 N+로, PMOS 게이트는 P+로 이온주입하게 되는데, P+ 게이트의 경우 BF₂나 B11으로 이온주입하게 된다.

또한, 집적도가 높아짐에 따라 게이트산화막 두께가 감소하여 0.13μm 기술(tech.)의 경우에 게이트산화막 두께를 20Å내외로 적용하게 된다.

게이트산화막의 두께가 이처럼 극단적으로 얇아지게 되면, 게이트사호마 PMOS의 보론 침투문제가 매우 심각하게 대두된다.

도 1은 0.13 μm 기술의 PMOS 트랜지스터의 Id(포화; saturation) 대 Ioff 전류 그래프를 도시한 그래프인데, 이 그래프에서 B로 표기된 곳의 결과들은 정상적인 결과들이다. 하지만, A로 표기된 결과들처럼 Ioff 전류들이 크게 증가한 트랜지스터들이 발생하게 된다. 이러한 비정상적인 결과들이 바로 PMOS의 보론침투에 의해 발생한 결과들이다.

이러한 문제가 발생되는 메카니즘을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.

도 2에 도시된 바와같이, 통상적인 방법으로 게이트전극(17)와 LDD 스페이서(19)를 형성한후 PMOS지역에 B11이나 BF₂로 소오스/드레인 이온주입을 실시한다. 이때, 도 3에 도시된 바와같이, B11 또는 BF₂가 게이트전극(17)의 상부에 모 여 있게 된다.

그다음, 소오스/드레인 아닐링을 실시하게 되면, 도 4에 도시된 바와같이, 하부로 확산하게 된다. 이때, 보론의 확산은 주로 그레인 바운더리(grain boundary)를 통해 일어나게 되는데, 일부는 다른 지역보다 매우 빨리 확산되어, 보론이 도 4의 C와같이 기판내로 들어가는 부분이 발생하게 된다.

또한, 도 4에 도시된 바와같이, 빨리 확산해 들어간 보론에 의해 국부적으로 심각한 보론 침투지역이 발생하게 된다. 이러한 현상에 의해 일부 트랜지스터들이 도 1의 A와 같은 비정상적인 전기적 특성을 보이게 된다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트산화막상부에서 보론이 그레인 바운더리(grain boundary)를 통해 게이트산화막에 불균일하게 전달되는 것을 방지하여 반도체소자의 비정상적인 동작을 억제할 수 있는 반도체소자의 보론 침투 방지방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 보론 침투 방지방법은, 반도체기판상에 게이트산화막과 비정질실리콘층을 적층한후 아닐링공정을 진행하는 단계; 아닐링공정을 진행한후 비정질실리콘층상에 컬럼나폴리실리콘층을 형성하는 단계; 상기 컬럼나 폴리실리콘층 및 비정질 실리콘층을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및 상기 게이트전극을 포함한 전체 구조의 상면에 이온주입을 진행하여 상기 반도체 기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 보론 침투 방지방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 5 내지 도 7은 본 발명에 따른 반도체소자의 보론침투 방지방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 보론침투 방지방법은, 도 5에 도시된 바와같이, 먼저 통상적인 방법으로 반도체기판(31)에 소자분리산화막(33), 웰(미도시), 게이트산화막(35)을 순차적으로 형성한후 그 위에 게이트전극으로 사용할 폴리실리콘층을 증착하는데, 먼저 낮은 온도, 예를들어 500∼580℃ 온도에서 버퍼층으로 비정질실리콘층(37)를 약 50 내지 500 Å, 바람직하게는 200 Å 정도 두께로 증착한다.

그다음, 도 6에 도시된 바와같이, 퍼니스(furnace) 또는 RTP 아닐링을 실시한후 희석된 불화수소용액또는 BOE(buffered oxide etch)을 이용하여 표면의 산화막을 제거하고 이어 컬럼나 폴리실리콘층(39)을 형성한다. 이때, 퍼니스을 이용하여 아닐링을 진행할 경우에 650∼800 ℃ 온도와 N₂분위기 또는 O₂분위기에서 1∼30분동안 진행한다. 또한, RTP 아닐링을 진행할 경우, 800∼1100℃ 온도와 O₂분위기에서 1∼30초동안 실시한다.

그러면, 비정질 실리콘층이 아닐링되어 큰 그레인(grain)으로 성장된 층이 보론의 확산을 억제하여 컬럼나 폴리실리콘을 직접 증착해서 발생되었던 국부적인 보론 침투 문제를 해결할 수 있다.

이때, 비정질 실리콘을 게이트전체로 이용하지 않는 이유는, 이 경우 게이트전극 전체가 큰 그레인으로 변경되어 채널문제가 발생하기 때문이다.

이어서, 도 7에 도시된 바와같이, 상기 컬럼나 폴리실리콘층(39)과 비정질실리콘층(37)을 순차적으로 패터닝하여 게이트전극(41)을 형성한후 그 측면에 LDD스페이서(43)을 형성하고 이어 소오스/드레인(45)을 형성한다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 보론침투 방지방법에 의하면, PMOS의 보론침투에 의한 소자특성의 불안정성을 막기 위해 게이트산화막을 형성한후 게이트용 폴리실리콘을 형성할 때 컬럼나 폴리실리콘을 직접 증착하지 않고 우선 비정질 실리콘층을 증착한후 증착온도를 높여 그 상부에 연속적으로 컬럼나 폴리실리콘을 증착하도록하여 게이트산화막상부에서 보론이 그레인 바운더리를 통해 게이트산화막에 불균일하게 전달되는 것을 방지하였다.

따라서, 고집적 로직소자의 제조에 있어서, PMOS에서 발생하는 보론 침투를 억제하므로써 제품의 안정성을 향상시켜 궁극적으로 수율향상에 기여할 수 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

1. 반도체기판상에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 상에 버퍼층인 비정질 실리콘층을 먼저 적층하는 단계;

   보론 이온의 확산을 억제하기 위하여 상기 비정질 실리콘층을 아닐링 하여 상기 비정질 실리콘층의 그레인 사이즈를 증가시키는 단계;

   아닐링에 의하여 상기 비정질 실리콘층의 표면에 형성된 산화막을 상기 비정질 실리콘층으로부터 제거하는 단계;

   상기 그레인 사이즈가 증가된 상기 비정질 실리콘층상에 컬럼나 폴리실리콘층을 다시 형성하는 단계;

   상기 컬럼나 폴리실리콘층 및 그레인 사이즈가 증가된 상기 비정질실리콘층을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및

   상기 게이트 전극의 상기 컬럼나 폴리실리콘층 및 상기 반도체 기판에 이온주입을 진행하여 상기 반도체 기판 내에 소오스/드레인을 형성하는 단계를 포함하는 반도체소자의 보론침투 방지방법.
2. 제1항에 있어서, 상기 아닐링은 퍼니스 또는 RTP에 의해 진행하는 것을 특징으로 하는 반도체소자의 보론침투 방지방법.
3. 제2항에 있어서, 상기 아닐링은, 상기 퍼니스에서 650∼800℃온도와 N₂ 또는 O₂ 분위기에서 1∼30분 동안 실시하는 것을 특징으로 하는 반도체소자의 보론침투 방지방법.
4. 제2항에 있어서, 상기 RTP를 이용한 상기 아닐링은, 800∼1100℃온도와 N₂ 또는 O₂ 분위기에서 1∼30 초동안 실시하는 것을 특징으로 하는 반도체소자의 보론침투 방지방법.
5. 삭제
6. 제1항에 있어서, 상기 아닐링 후, 상기 비정질 실리콘의 표면에 형성된 상기 산화막을 제거할 때, 상기 산화막은 희석된 불화수소용액이나 BOE를 이용하는 것을 특징으로 하는 반도체소자의 보론침투 방지방법.

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