KR100354438B1 - 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법 - Google Patents
모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법 Download PDFInfo
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Abstract
본 발명은 모스 트렌지스터의 실리콘 게르마늄 게이트 폴리 형성 방법 및 이를 이용한 CMOS 트렌지스터 형성 방법에 관한 것으로, CMOS 트랜지스터 형성 방법은, 우선, NMOS 및 PMOS 영역 분리와 소자 분리가 이루어진 기판에 게이트 절연막을 형성하고, 게이트 절연막 위에 폴리실리콘층으로 이루어진 게이트층을 형성한다. 그리고, NMOS 영역을 덮는 플라즈마 도핑 마스크를 형성하고 폴리실리콘층에 게르마늄 플라즈마 도핑을 실시한다. 다음으로, 상기 도핑 마스크를 제거하고 상기 폴리실리콘층을 패터닝하여 게이트 패턴을 형성한 뒤, NMOS영역에 상기 도핑 마스크와 다른 도핑 마스크 패턴을 형성하고 PMOS 영역의 소오스/드레인 영역과 게이트 패턴에 보론 도핑을 실시한다. 또, NMOS 영역의 이온주입 마스크 패턴을 제거하고, 상기 PMOS 영역에 이온주입 마스크 패턴을 형성하고, 상기 NMOS 영역의 소오스/드레인 영역과 게이트 패턴에 N형 불순물 이온주입을 실시하게 된다.
Description
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 MOS 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성 방법 및 이를 이용한 CMOS 트랜지스터 형성 방법에 관한 것이다.
PMOS 트랜지스터는 독자적으로도 사용되지만, 흔히 CMOS형 반도체 장치에서 NMOS 트랜지스터와 함께 사용된다. CMOS형 반도체 장치는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 하나의 반도체 장치에 함께 형성하여 상보적인 동작을 하도록 한 반도체 장치다. 따라서, 반도체 장치 전체의 효율을 높이고 동작속도를 개선할 수 있고, 바이폴라 트랜지스터와 비슷한 특성을 낼 수 있으므로 고속의 고성능 반도체 장치로 사용된다. 특히, CMOS형 반도체 장치에서 집적화를 높이고 전압특성, 속도를 높이기 위해 소자의 크기가 작아지면서 각 채널형마다 게이트를 형성하는 폴리실리콘에 채널형과 동일한 형의 불순물을 도핑시킨 듀얼 게이트형이 많이 사용되고 있다.
고성능의 듀얼(DUAL) 게이트형 CMOS 트랜지스터(complementary metal oxide silicon transistor) 제작을 하면서 CMOS 트랜지스터 가운데 PMOS(P channel metal oxide silicon) 트랜지스터의 게이트 전극을 형성하는 폴리실리콘의 도핑 불순물로 보론을 많이 사용하게 된다. 그리고, 통상적으로 게이트 전극으로 폴리실리콘층을사용하면서 소오스/드레인 영역을 형성할 때 이온주입을 통해 폴리실리콘층에 불순물로 보론(B)과 같은 P형 불순물을 도핑시키는 방법을 사용하게 된다.
그런데, 보론(B)을 트랜지스터의 게이트를 이루는 폴리실리콘 패턴에 불순물로 사용할 경우, 보론이 충분히 도핑되지 못하거나, 활성화되지 못하거나, 도핑된 보론이 확산되어 게이트 절연막과 채널로 빠져나가고 게이트 폴리에는 실효 보론 농도가 줄어드는 게이트 디플리션(depletion)을 일으킬 수 있다. 이때, 게이트 절연막과 채널로 확산된 보론은 게이트 절연막과 채널 특성을 열화시키고, 또한, 보론이 빠져나간 게이트 전극에서는 도전성이 낮아져 게이트 절연막의 실질적 두께가 두꺼워져 채널을 흐르는 드레인 전류를 감소시키는 등의 문제를 일으킬 수 있다. 따라서 보론 사용시 게이트 디플리션과 이에 따른 트랜지스터의 특성이 열화되는 문제를 방지할 수 있는 방법이 필요하다.
보론과 관련하여 게이트 디플리션이 생기는 것을 방지하기 위한 하나의 방법으로 폴리실리콘으로 이루어진 게이트 전극에 게르마늄을 도핑하여 보론에 대한 수용성(solubility)을 높이는 방법이 알려져 있다. 즉, 게르마늄이 포함된 폴리실리콘은 보론에 대한 수용성이 높아져 활성화를 위한 어닐링 단계 등에서도 보론이 게이트 폴리실리콘 외부로 잘 확산되지 않도록 한다.
도1은 폴리실리콘 게이트 중의 게르마늄 농도에 따른, 그리고 보론의 이온주입 도즈량에 따른 600도(℃) 30초 어닐링 후의 저항을 나타내는 그래프이다. 그래프를 통해 게르마늄 농도가 높을수록 같은 보론 이온주입량에서도 저항이 낮아짐을 알 수 있다. 또한, 도시되지 않으나 같은 보론 이온주입 조건에서 게르마늄의 농도가 높아지면 게이트 전극과 관련하여 게이트 용량(Capacitance)이 증가함이 알려져 있다(Investigation of Poly SiGe for dual gate CMOS technology, Wen-Chin Lee, et.al.,IEEE Electronic Device Letters, vol.19,No.7, July 1998)
게르마늄을 게이트를 이루는 폴리실리콘층에 도핑시키는 방법으로는, 다른 원소를 도핑시키는 경우와 마찬가지로, 소오스 가스를 첨가하여 폴리실리콘 적층 단계에서 함께 CVD로 증착시키는 방법과, 게르마늄 이온주입 방법이 소개되어 있다.
CVD 적층의 경우, 통상, 사일렌 가스(SiH4)에 게르마늄 소오스 가스인 GeH4를 섞어 CVD 챔버에서 인 시튜(in situ) 방식으로 실리콘 게르마늄 게이트층을 형성하게 된다. 이 방법으로 보론에 대한 수용성이 높은 20 내지 30%의 게르마늄 함유 실리콘 게이트층을 형성할 수 있으나, 공정의 조절이 어려워 적절한 막 두께와 막 두께에 따른 게르마늄 농도의 균일성을 신뢰성 있게 확보하기 어렵다. 또한, CVD 과정은 통상 열공정이고, CMOS 반도체 장치에서 NMOS 영역에도 실리콘 게르마늄 게이트층이 형성된다. 그런데, NMOS 트랜지스터의 게이트층에서 게르마늄은 불술물의 수용성을 낮추는 문제가 있고, 가령, 10% 이상에서 오히려 게이트 용량을 저하시켜 트랜지스터 특성을 열화시킬 수 있다.
이온주입 방식의 경우, 순수한 폴리실리콘 게이트층을 형성하고, 포토레지스트로 이온주입 마스크 패턴을 형성하여 PMOS 트랜지스터의 게이트층에만 보론 이온(BF2or B) 주입을 실시할 수 있다. 그러나, 보론에 대한 적정 수용성을 갖는20 내지 30%의 게르마늄 농도를 형성하기 위해서는 1E16/cm2이상의 도즈(dose)량을 주입해야 하고 이를 위해 10시간 이상의 이온주입이 지속적으로 이루어져야 하므로 현실적으로 생산성이 없어 공정이 불가능하다.
따라서 CMOS 트랜지스터 제작 등에 있어서 PMOS 트랜지스터의 게이트로 사용할 폴리실리콘층에 한정하여 다량의 게르마늄을 단시간에 도핑시킬 수 있는, 조절이 용이한 방법이 요구되고 있다.
본 발명은 이상에 언급된 종래의 게르마늄 함유 폴리실리콘 게이트층 형성의 문제점을 개선하기 위한 것으로, PMOS 트랜지스터의 게이트 폴리실리콘층에 다량의 게르마늄을 단시간에 도핑시킬 수 있는 MOS 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성 방법 및 이를 이용한 CMOS 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 게르마늄의 농도를 신뢰성 있게 재현하도록 조절할 수 있는 MOS 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성 방법 및 이를 이용한 CMOS 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 목적의 하나는 CMOS형 반도체 장치를 형성함에 있어서, PMOS 영역의 트랜지스터에 한정하여 보론을 충분히 수용할 수 있는 CMOS 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
도1은 폴리실리콘 게이트 중의 게르마늄 농도에 따른, 그리고 보론의 이온주입 도즈량에 따른 600도(℃) 30초 어닐링 후의 저항을 나타내는 그래프이다.
도2 내지 도6은 본 발명의 일 실시예에 따라 CMOS형 반도체 장치의 PMOS 트랜지스터 부분과 NMOS 트랜지스터 부분이 나뉘어져 형성되는 중요 공정 단계를 보여준다.
도7 내지 도12는 본 발명의 다른 실시예에 따라 CMOS형 반도체 장치가 형성되는 각 공정 단계를 보여준다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 게이트 절연막
13,23: 게이트층 15: 도핑 마스크
17,19,27,29: 스페이서 110: 게이트 절연막 패턴
130,131,430,431: 게이트 패턴 140,150: 이온주입 마스크 패턴
143,145: 소오스/드레인 영역 330: 부가 폴리실리콘층
331: 금속 실리사이드
이상의 목적을 달성하기 위한 본 발명의 MOS 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성 방법은, 기판에 게이트 절연막을 형성하는 단계, 게이트 절연막에 순수 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층에 게르마늄 플라즈마 도핑을 실시하는 단계를 구비하여 이루어진다.
이상의 단계에 이어 보론(B)을 폴리실리콘층에 도핑하는 단계가 이루어진다. 보론 도핑은 이온주입 혹은 게르마늄과 같은 플라즈마 도핑의 방법으로 이루어질 수 있다.
본 발명에서, 게르마늄 플라즈마 도핑은 게르마늄 소오스를 플라즈마 형성이 가능한 공정 챔버에 투입시켜 게르마늄이 함유된 플라즈마를 형성하고, 공정 챔버에 있는 기판에 전압을 인가하여 게르마늄 이온 혹은 게르마늄을 포함하는 이온을 플라즈마에서 기판으로 가속, 투입시키는 방법으로 이루어진다. 이때, 게르마늄 소오스로는 GeH4, GeF4등의 할로겐화 게르마늄, 고체 게르마늄을 사용할 수 있다. 그리고, 게르마늄 소오스 가스의 투입량, 시간 혹은 농도를 조절하여 플라즈마 도핑되는 게르마늄의 농도를 조절할 수 있다. 기판에 인가되는 바이어스 전압을 통해 투입 에너지를 조절할 수 있으나 통상 투입 깊이는 매우 얕은 영역에 한정되므로 깊이 조절에 큰 의미는 없다.
이러한 플라즈마 도핑은 CVD와 이온주입의 중간적인 성격을 가지는데, 실리콘과 게르마늄이 함께 증착되는 CVD와 달리 게르마늄만을 도핑시키므로 게르마늄 농도의 조절이 보다 안정적으로 이루어질 수 있다. 또한, 챔버에서 소오스 가스 공급으로 플라즈마를 형성하고 기판에 전압을 걸어 직접 투입시키는 방법을 사용하므로 1E16 내지 1E17 입자/cm2정도의 높은 도즈량으로 도핑이 가능하고 10% 이상의 농도를 가진 실리콘 게르마늄층의 형성이 용이하다.
또한, 플라즈마 도핑을 실시하기 전에 도핑 마스크 패턴을 노광공정을 통해 형성하면 CMOS 반도체 장치 형성시에도 보론이 투입될 PMOS 영역에만 게르마늄이 도핑되도록 할 수 있다.
한편, 폴리실리콘 게이트층에 게르마늄을 플라즈마 도핑할 때 도핑은 주로 폴리실리콘층의 표면에서 이루어진다. 따라서, 실질적인 게르마늄 농도를 높이기 위해서는 우선, 폴리실리콘층을 얇게 적층하고, 게르마늄 플라즈마 도핑을 실시하고, 다시 원하는 두께의 폴리실리콘층을 추가로 형성하는 방법을 사용할 수 있다.
상기 목적을 달성하기 위한 본 발명의 CMOS 트렌지스터 형성 방법에 따르면, 우선, NMOS 및 PMOS 영역 분리와 소자 분리가 이루어진 기판에 게이트 절연막을 형성하고, 게이트 절연막 위에 폴리실리콘층으로 이루어진 게이트층을 형성한다. 그리고, NMOS 영역을 덮는 플라즈마 도핑 마스크를 형성하고 폴리실리콘층에 게르마늄 플라즈마 도핑을 실시한다. 다음으로, 상기 도핑 마스크를 제거하고 상기 폴리실리콘층을 패터닝하여 게이트 패턴을 형성한 뒤, NMOS영역에 상기 도핑 마스크와 다른 도핑 마스크 패턴을 형성하고 PMOS 영역의 소오스/드레인 영역과 게이트 패턴에 보론 도핑을 실시한다. 또, NMOS 영역의 이온주입 마스크 패턴을 제거하고, 상기 PMOS 영역에 이온주입 마스크 패턴을 형성하고, 상기 NMOS 영역의 소오스/드레인 영역과 게이트 패턴에 N형 불순물 이온주입을 실시하게 된다.
이하 도면을 참조하면서, 실시예를 통해 볼 발명을 상세히 설명하기로 한다.
(실시예1)
실시예에서는 CMOS형 반도체 장치의 PMOS 트랜지스터 부분과 NMOS 트랜지스터 부분이 나뉘어져 형성되는 각 공정 단계를 보여준다.
도2를 참조하면, 별도로 표시되지 않으나, N형 기판의 NMOS 영역에 P형 웰을 형성하고, 소자분리를 실시한다. 그리고, 기판(10)에 게이트 절연막(11)과 순수한 폴리실리콘으로 이루어진 게이트층(13)을 1000 내지 2000 옹스트롬 두께로 형성한다.
도3을 참조하면, 포토레지스트를 이용하여 NMOS 영역을 덮는 도핑 마스크(15)를 형성한다. 그리고, 게르마늄 소오스 가스를 챔버에 공급하면서 게르마늄이 함유된 플라즈마를 형성한다. 이때, 챔버의 압력은 10 내지 200 mTorr, 온도는 200℃ 이하 바람직하게는 포토레지스트 패턴에 무리가 없는 100℃ 이하로 한다. 또한, 챔버에 놓인 기판에 1 내지 30 kV의 마이너스 전압을 인가하여 게르마늄을 함유한 양이온이 기판에 가속되어 투입되도록 한다. 결국, 포토레지스트 마스크로 덮이지 않은 기판의 PMOS 영역에서 이미 형성된 폴리실리콘 게이트층(13)에 게르마늄 플라즈마 도핑이 이루어진다. 플라즈마 도핑에서 게르마늄 플라즈마는 게르마늄 소오스로 GeH4또는 GeF4를 공급하면서 고주파 전계를 통해 소오스 가스를 플라즈마화 하는 방식으로 이루어질 수 있다. 소오스 가스의 공급량 및 시간을 조절하여 1015내지 1017게르마늄 함유 이온/cm2정도의 높은 도즈량으로 20% 이상의 게르마늄 농도를 가진 실리콘 게르마늄층이 폴리실리콘층 상부에 수십 내지 수백 옹스트롬(Å)의 층을 형성하도록 한다.
도4를 참조하면, 플라즈마 도핑 마스크가 제거되고 기판(10) 전체에서 노광과 식각 공정을 통해 게이트 패턴(130,131) 및 게이트 절연막 패턴(110)을 형성한다. 따라서 NMOS 영역에서는 순수 폴리실리콘 게이트 패턴(130)이 PMOS 영역에서는 게르마늄이 함유된 폴리실리콘 게이트 패턴(131)이 형성된다.
이 단계에서 또한, 도시된 바와 같이 NMOS 영역 및 PMOS 영역에서 저농도의 얕은 이온주입이 이루어져 게이트 전극 양쪽으로 기판에 LDD 영역을 형성할 수도 있다.
도5를 참조하면, 먼저, 게이트 패턴 측벽에 스페이서를 형성한다. 그리고, NMOS영역에 이온주입 마스크 패턴(140)을 형성하여 커버하고 PMOS 영역의 깊은(deep) 소오스/드레인 영역(143)과 게이트 패턴(131)에 보론 이온주입을 실시한다.
도6을 참조하면, 도5의 이온주입 마스크 패턴을 제거하고, PMOS 영역에 이온주입 마스크 패턴(150)을 형성하여 커버한다. 그리고 NMOS 영역의 깊은 소오스/드레인 영역(145)과 게이트 패턴(130)에 비소나 인을 포함하는 N형 불순물 이온주입을 고농도로 실시한다.
도5, 도6의 단계를 거치면, 도4의 단계에서 먼저 저농도의 얕은 이온주입이이루어진 경우라면 도시된 바와 같이 불순물의 고농도 깊은 이온주입을 통하여 전형적인 LDD 구조가 형성된다.
이어 어닐링과 층간 절연막 적층 등의 후속 공정이 이루어지게 된다.
(실시예2)
도7을 참조하면, 별도로 표시되지 않으나, N형 기판의 NMOS 영역에 P형 웰(well)을 형성하고, 소자분리를 실시한다. 그리고, 기판(10)에 게이트 절연막(11)과 순수한 폴리실리콘으로 이루어진 게이트층(23)을 200 내지 1000 옹스트롬 두께로 형성한다.
도8을 참조하면, 포토레지스트를 이용하여 NMOS 영역을 덮는 도핑 마스크(15)를 형성한다. 그리고, 게르마늄 소오스 가스를 챔버에 공급하면서 고주파를 인가하여 게르마늄이 함유된 플라즈마를 형성한다. 또한, 챔버에 놓인 기판에 마이너스 전압을 인가하여 게르마늄을 함유한 양이온이 기판에 투입되도록 한다. 결국, 포토레지스트 도핑 마스크(15)로 덮이지 않은 기판의 PMOS 영역에서 이미 형성된 폴리실리콘 게이트층(23)에 게르마늄 플라즈마 도핑이 이루어지고, 20% 이상의 게르마늄 농도를 가진 실리콘 게르마늄층이 폴리실리콘 게이트층(23)에 수십 내지 수백 옹스트롬의 층을 형성하도록 한다.
도9를 참조하면, 플라즈마 도핑 마스크가 제거되고 기판 전체에 500 내지 1500 옹스트롬의 부가 폴리실리콘층(330)이 더 증착된다. 그리고, 노광과 식각 공정을 통해 게이트 패턴(430,431)을 형성한다. 따라서 NMOS 영역에서는 순수 폴리실리콘 게이트 패턴(430)이 PMOS 영역에서는 게르마늄이 함유된 폴리실리콘 게이트패턴(431)이 형성된다.
이 단계에서 각 영역에는 도시된 바와 같이 얕은 이온주입을 통해 저농도 불순물 영역이 게이트 패턴(431,430) 양쪽에 형성될 수 있다.
도10을 참조하면, 게이트 패턴(431,430) 측벽에 스페이서(17)를 형성하고 나서 NMOS영역에 이온주입 마스크 패턴(140)을 형성하여 커버하고 PMOS 영역의 깊은 소오스/드레인 영역(143)과 게이트 패턴(431)에 보론 이온주입을 실시한다.
도11을 참조하면, 도10의 이온주입 마스크 패턴을 제거하고, PMOS 영역에 이온주입 마스크 패턴(150)을 형성하여 커버한다. 그리고 NMOS 영역의 깊은 소오스/드레인 영역(145)과 게이트 패턴(430)에 비소나 인을 포함하는 N형 불순물 이온주입을 고농도로 실시한다.
앞서 형성된 저농도 불순물 이온주입 영역과 함께 도10과 도11의 과정을 통해 게이트 패턴 양쪽에는 LDD 구조가 형성된다.
도12를 참조하면, 기판에 티타늄 혹은 코발트 금속이 100 내지 300 옹스트롬 PVD(Physical Vapor Deposition:Sputtering)로 증착되고 어닐링이 이루어진다. 그리고 티타늄 혹은 코발트에 대한 식각을 실시한다. 따라서 어닐링을 통해 실리사이드(331)를 형성한 게이트 패턴(430,431) 상부와 노출된 기판(10)을 제외한 부분에서는 티타늄 혹은 코발트가 모두 제거된다. 게이트 패턴(430,431)의 상부는 금속 실리사이드(331)가 기판의 금속 실리사이드(331)에 비해 두껍게 형성된다. 이 단계에서 어닐링 온도에 따라 어닐링을 통해 주입된 불순물의 활성화가 이루어지는 효과를 가질 수 있다.
이어 층간 절연막 적층 등의 후속 공정이 이루어질 수 있다.
본 발명에 따르면, PMOS 트랜지스터의 게이트 폴리실리콘층에 다량의 게르마늄을 단시간에 도핑시킬 수 있고, 또한, 본 발명은 실리콘 게르마늄 게이트 폴리 형성시 게르마늄의 농도를 신뢰성 있게 재현하도록 조절할 수 있으므로 보론 디플리션과 그에 따른 트렌지스터 동작상의 문제점들을 방지할 수 있다.
Claims (16)
- 기판에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 상부에 폴리실리콘층을 형성하는 단계,공정 챔버 내에 게르마늄 함유 플라즈마를 형성하고 기판에 전압을 인가하여 게르마늄 함유 이온을 기판에 가속, 투입시키는 플라즈마 도핑을 상기 폴리실리콘층에 대해 실시하는 단계 및게르마늄 플라즈마 도핑이 이루어진 상기 폴리실리콘층에 대한 보론 도핑 단계가 더 구비되는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성방법.
- 제 1 항에 있어서,상기 보론 도핑 단계 전에, 게르마늄 플라즈마 도핑이 이루어진 상기 폴리실리콘층 위에 일정 두께의 부가 실리콘층을 형성하는 단계가 더 구비되는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 2 항에 있어서,상기 폴리실리콘층 및 상기 부가 실리콘은 각각 200 내지 1000과 500 내지 1500 옹스트롬 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 보론 도핑은 이온주입 방법으로 이루어지는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 보론 도핑은 플라즈마 도핑 방법으로 이루어지는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 게르마늄 플라즈마 도핑은 1016내지 1017이온/cm2의 도즈량으로 이루어져 게르마늄 농도 10% 이상의 실리콘 게르마늄층을 상기 폴리실리콘층 상부에 형성하는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 게르마늄 플라즈마 도핑 단계에서 게르마늄 플라즈마의 소오스 가스로 4 수화 게르마늄(GeH4) 혹은 4 불화 게르마늄(GeF4) 가스를 사용하는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 게르마늄 플라즈마 도핑 단계에서 상기 공정 챔버의 압력은 10 내지 200 mTorr, 온도는 200℃ 이하로 운용되는 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- 제 1 항에 있어서,상기 기판에 인가되는 전압은 1 내지 30 kV의 음전압인 것을 특징으로 하는 MOS 트랜지스터의 게이트 폴리 형성 방법.
- CMOS형 반도체 장치 형성을 위한 NMOS 및 PMOS 영역 분리와 소자 분리가 이루어진 기판에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 폴리실리콘층으로 이루어진 게이트층을 형성하는 단계,상기 NMOS 영역을 덮는 플라즈마 도핑 마스크를 형성하는 단계,상기 폴리실리콘층에 게르마늄 플라즈마 도핑을 실시하는 단계,상기 도핑 마스크를 제거하고 상기 폴리실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계,상기 NMOS영역에 도핑 마스크 패턴을 형성하고, 상기 PMOS 영역의 소오스/드레인 영역과 게이트 패턴에 보론 도핑을 실시하는 단계,상기 PMOS 영역에 이온주입 마스크 패턴을 형성하고, 상기 NMOS 영역의 소오스/드레인 영역과 게이트 패턴에 N형 불순물 이온주입을 실시하는 단계를 구비하여이루어지는 CMOS 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 게르마늄 플라즈마 도핑을 실시하는 단계에 이어 도핑 마스크를 제거하고 상기 폴리실리콘층 위에 부가 실리콘층을 적층하는 단계가 더 구비되는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 N형 불순물 이온주입 마스크를 제거하고,금속층을 적층하고 어닐링하여 금속 실리사이드를 형성하는 단계가 더 구비되는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 보론 도핑은 이온주입으로 이루어지는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 게이트 패턴을 형성하는 단계에 이어서 저농도 이온주입을 실시하는 단계 및상기 게이트 패턴에 측벽 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 N형 불순물 이온주입 단계가 상기 보론 도핑 단계에 앞서 이루어지는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 부가 실리콘층은 폴리실리콘층인 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
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