KR101993321B1 - 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치 - Google Patents

트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치 Download PDF

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

본 기술은 구동 전류를 증가시킬 수 있는 트랜지스터를 제공하기 위한 것으로, 본 기술에 따른 CMOSFET는 제1격자부정합된 실리콘층을 포함하는 인장스트레인드-게이트전극과 상기 인장스트레인에 의한 인장스트레스드-채널을 포함하는 NMOSFET; 및 제2격자부정합된 실리콘층을 포함하는 압축스트레인드-게이트전극과 상기 압축스트레인에 의한 압축스트레스드-채널을 포함하는 PMOSFET를 포함할 수 있다.

Description

트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치{TRANSISTOR, METHOD FOR FABRICATING THE SAME AND ELECTRONIC DEVICE INCLUDING THE SAME}
전자장치에 관한 것으로, 상세하게는 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치에 관한 것이다.
전자장치는 복수의 트랜지스터를 이용하여 구현된다. 최근에 트랜지스터의 지속적인 소형화(Scale down)가 진행되고 있다. 소형화에 대응하여 트랜지스터의 성능(performance)을 향상시키기 위한 방법이 중요하다. 예를 들어, 트랜지스터의 고속 동작을 위해 구동 전류(Drive current)를 증가시켜야 한다.
본 기술은 구동 전류를 증가시킬 수 있는 트랜지스터 및 그의 제조 방법, 트랜지스터를 포함하는 전자장치를 제공한다.
본 발명의 실시예에 따른 반도체장치는 제1스트레스드채널과 제2스트레스드채널을 포함하는 기판; 상기 제1스트레스드채널에 제1스트레스를 인가하기 위한 제1격자부정합층을 포함하는 제1스트레인드-게이트전극; 및 상기 제2스트레스드채널 에 제2스트레스를 인가하기 위한 제2격자부정합층을 포함하는 제2스트레인드-게이트전극을 포함할 수 있다. 상기 제1격자부정합층은 실리콘보다 원자반경이 큰 제1원소가 도핑된 도프드 제1결정질실리콘층; 및 상기 도프드 제1결정질실리콘층 상의 언도프드 제2결정질실리콘층을 포함하고, 실리콘과 상기 제1원소의 원자반경차이에 의해 격자부정합된다. 상기 제2격자부정합층은 실리콘보다 원자반경이 작은 제2원소가 도핑된 도프드 제1결정질실리콘층; 및 상기 도프드 제1결정질실리콘층 상의 실리콘보다 원자반경이 큰 제3원소가 도핑된 도프드 제2결정질실리콘층을 포함하고, 상기 제2원소와 제3원소의 원자반경차이에 의해 격자부정합된다.
본 발명의 실시예에 따른 CMOSFET는 제1격자부정합된 실리콘층을 포함하는 인장스트레인드-게이트전극과 상기 인장스트레인에 의한 인장스트레스드-채널을 포함하는 NMOSFET; 및 제2격자부정합된 실리콘층을 포함하는 압축스트레인드-게이트전극과 상기 압축스트레인에 의한 압축스트레스드-채널을 포함하는 PMOSFET를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1트랜지스터영역과 제2트랜지스터영역을 포함하는 기판을 준비하는 단계; 상기 제1트랜지스터 영역 상부에 제1격자부정합된 결정질실리콘층을 포함하는 제1스트레인드-게이트전극을 형성하는 단계; 및 상기 제2트랜지스터 영역 상부에 제2격자부정합된 결정질실리콘층을 포함하는 제2스트레인드-게이트전극을 형성하는 단계를 포함할 수 있다. 상기 제1스트레인드-게이트전극을 형성하는 단계는, 상기 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 언도프드 비정질실리콘층을 형성하는 단계; 상기 언도프드 비정질실리콘층에 실리콘보다 원자반경이 큰 제1원소를 도핑하여 도프드 비정질실리콘층과 언도프드 비정질실리콘층의 스택을 형성하는 단계; 및 어닐링에 의해 상기 도프드 비정질실리콘층과 언도프드 비정질실리콘층을 상기 제1격자부정합된 결정질실리콘층으로 변환하는 단계를 포함할 수 있다. 상기 제2스트레인드-게이트전극을 형성하는 단계는, 상기 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 언도프드 비정질실리콘층을 형성하는 단계; 상기 언도프드 비정질실리콘층에 실리콘보다 원자반경이 작은 제2원소를 도핑하여 제1도프드비정질실리콘층을 형성하는 단계; 실리콘보다 원자반경이 큰 제3원소를 도핑하여 상기 제1도프드비정질실리콘층 상에 제2도프드비정질실리콘층을 형성하는 단계; 및 어닐링에 의해 상기 제1도프드비정질실리콘층과 제2도프드비정질실리콘층을 상기 제2격자부정합된 결정질실리콘층으로 변환하는 단계를 포함할 수 있다.
본 기술은 격자부정합층을 포함하는 스트레인드게이트전극에 의해 스트레스드채널을 형성하므로써 극도로 소형화된 트랜지스터의 성능을 향상시킬 수 있다.
따라서, 스트레스드 채널에 의해 성능이 개선된 복수의 트랜지스터를 포함하는 전자장치는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
도 1a는 본 실시예에 따른 스트레스 엔지니어링된 반도체구조물을 도시한 도면이다.
도 1b는 인장 스트레스가 인가된 스트레스드층을 포함하는 반도체구조물을 도시한 도면이다.
도 1c는 압축 스트레스가 인가된 스트레스드층을 포함하는 반도체구조물을 도시한 도면이다.
도 2a는 스트레스드층에 인장 스트레스를 인가하기 위한 방법의 일예를 도시한 도면이다.
도 2b는 스트레스드층에 압축 스트레스를 인가하기 위한 방법의 일예를 도시한 도면이다.
도 3은 본 실시예가 적용된 트랜지스터를 도시한 도면이다.
도 4는 본 실시예가 적용된 N 채널 트랜지스터를 도시한 도면이다.
도 5는 본 실시예가 적용된 P 채널 트랜지스터를 도시한 도면이다.
도 6은 본 실시예가 적용된 핀형 트랜지스터를 도시한 도면이다.
도 7은 본 실시예가 적용된 반도체장치의 일예를 도시한 도면이다.
도 8a 내지 도 8i는 도 7에 도시된 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로를 도시한 도면이다.
도 10a 내지 도 10d는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 11은 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
도 12는 본 실시예들에 따른 트랜지스터를 포함하는 인버터를 나타내는 회로도이다.
도 13은 본 실시예들에 따른 트랜지스터를 포함하는 로직게이트를 나타내는 회로도이다.
도 14는 본 실시예들에 따른 트랜지스터를 포함하는 메모리셀을 나타내는 회로도이다.
도 15는 본 실시예들에 따른 트랜지스터를 포함하는 메모리 장치를 설명하기 위한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 실시예에 따른 스트레스 엔지니어링된 반도체구조물을 도시한 도면이다.
도 1a를 참조하면, 반도체구조물(Semiconductor structure, 100)은 스트레스드층(stressed layer, 101) 및 스트레인드층(Strained layer, 103)을 포함한다. 스트레스드층(101)과 스트레인드층(103) 사이에 중간층(102)이 더 형성될 수 있다.
스트레스드층(101)은 스트레스(Stress, 104)가 인가된 층이다.
스트레인드층(103)은 스트레인(Strain, 105)이 발생된 층이다. 스트레인(105)에 의해 스트레스드층(101)에 스트레스(104)가 인가된다. 스트레인드층(102)은 격자부정합(lattice mismatch)에 의해 스트레인이 발생된 층이다. 스트레인드층(103)은 스트레인발생요소(strain generating elements)를 포함한다. 즉, 스트레인발생요소에 의해 격자부정합이 형성되고, 격자부정합에 의해 스트레인(105)이 발생된다.
스트레스드층(101)과 스트레인드층(102)은 실리콘함유물질(Silicon-containing material)을 포함한다. 스트레스드층(101)과 스트레인드층(103)은 실리콘층(silicon layer)을 포함한다. 스트레인드층(103)은 격자부정합된 실리콘층(lattice-mismatched silicon layer)을 포함한다. 격자부정합된 결정질실리콘층(lattice-mismatched crystalline silicon layer)을 포함할 수 있다.
스트레스드층(101)에 인가되는 스트레스(104)는 인장스트레스(Tensile stress) 또는 압축스트레스(compressive stress)를 포함한다. 인장스트레스 및 압축스트레스는 스트레인드층(102)에 발생된 스트레인(105)의 종류에 의존한다. 예컨대, 인장 스트레인(Tensile strain)에 의해 인장스트레스가 인가되고, 압축 스트레인(Compressive strain)에 의해 압축스트레스가 인가된다.
도 1b는 인장 스트레스가 인가된 스트레스드층을 포함하는 반도체구조물을 도시한 도면이다.
도 1b를 참조하면, 스트레인드층(103)에 인장 스트레인(Tensile strain, 115)이 발생된다. 인장 스트레인(115)에 의해 스트레스드층(101)에 인장 스트레스(116)가 인가된다.
도 1c는 압축 스트레스가 인가된 스트레스드층을 포함하는 반도체구조물을 도시한 도면이다.
도 1c를 참조하면, 스트레인드층(103)에 압축 스트레인(117)이 발생된다. 압축 스트레인(117)에 의해 스트레스드층(101)에 압축 스트레스(118)가 인가된다.
도 2a는 스트레스드층에 인장 스트레스를 인가하기 위한 방법의 일예를 도시한 도면이다.
도 2a를 참조하면, 스트레인드층(120)은 제1실리콘층(121)과 제2실리콘층(122)의 스택을 포함한다. 제1실리콘층(121)과 제2실리콘층(122)의 스택은 언도프드 비정질 실리콘층을 형성한 후 선택적인 도핑 및 어닐링에 의해 형성될 수 있다. 제1실리콘층(121)과 제2실리콘층(122)의 격자부정합에 의해 인장 스트레인(124)이 발생된다. 제1실리콘층(121)과 제2실리콘층(122) 중 어느 하나의 실리콘층에 스트레인발생요소(123)가 도핑된다. 예를 들어, 스트레스드층(101)에 근접하는 제1실리콘층(121)에 스트레인발생요소(123)가 도핑된다. 스트레인발생요소(123)는 제1실리콘층(121)과 제2실리콘층(122)이 격자부정합을 형성할 수 있는 원소를 포함한다. 스트레인발생요소(123)는 실리콘보다 원자반경(atoms radius)이 큰 원소를 포함한다. 스트레인발생요소(123)는 아세닉(Arsenic, As)을 포함한다.
아세닉이 도핑된 제1실리콘층(121)과 아세닉이 비도핑된 제2실리콘층(122)은 어닐링에 의해 결정화된다. 이러한 결정화에 의해 아세닉이 도핑된 제1실리콘층(121)과 아세닉이 비도핑된 제2실리콘층(122)이 격자부정합된다. 격자부정합에 의해 인장 스트레인(124)이 발생되고, 인장 스트레인(124)에 의해 스트레스드층(101)에 인장 스트레스(116)가 인가된다.
도 2b는 스트레스드층에 압축 스트레스를 인가하기 위한 방법의 일예를 도시한 도면이다.
도 2b를 참조하면, 스트레인드층(130)은 제1실리콘층(131)과 제2실리콘층(132)의 스택을 포함한다. 제1실리콘층(131)과 제2실리콘층(132)의 스택은 언도프드 실리콘층을 형성한 후 선택적인 도핑 및 어닐링에 의해 형성될 수 있다. 제1실리콘층(131)과 제2실리콘층(132)의 격자부정합에 의해 압축 스트레인(135)이 발생된다. 제1실리콘층(131)과 제2실리콘층(132)은 각각 실리콘층에 스트레인발생요소(133, 134)가 도핑된다. 제1실리콘층(131)에 제1스트레인발생요소(133)가 도핑된다. 제2실리콘층(132)에 제2스트레인발생요소(134)가 도핑된다. 제1스트레인발생요소(133)와 제2스트레인발생요소(134)는 제1실리콘층(131)과 제2실리콘층(132)이 격자부정합을 형성할 수 있는 원소를 포함한다. 제1스트레인발생요소(133) 및 제2스트레인발생요소(134)는 실리콘의 원자반경과는 다른 원자반경을 갖는 원소를 포함한다. 제1스트레인발생요소(133)는 실리콘보다 원자반경이 작은 원소를 포함한다. 제2스트레인발생요소(134)는 실리콘보다 원자반경이 큰 원소를 포함한다. 제1스트레인발생요소(133)는 보론(Boron)을 포함한다. 제2스트레인발생요소(134)는 저마늄(Ge)을 포함한다.
보론이 도핑된 제1실리콘층(131)과 저마늄이 도핑된 제2실리콘층(132)은 어닐링에 의해 결정화된다. 이러한 결정화에 의해 보론이 도핑된 제1실리콘층(131)과 저마늄이 도핑된 제2실리콘층(132)이 격자부정합된다. 격자부정합에 의해 압축 스트레인(135)이 발생되고, 압축 스트레인(135)에 의해 스트레스드층(101)에 압축 스트레스(118)가 인가된다.
도 3은 본 실시예가 적용된 트랜지스터를 도시한 도면이다.
도 3을 참조하면, 트랜지스터(200)는 기판(201)에 형성된 채널(202), 채널(202) 상의 게이트구조물(203)을 포함한다. 채널(202)은 소스영역(207A)과 드레인영역(207B) 사이에 형성된다. 게이트구조물(203)은 게이트절연층(204), 게이트전극(205) 및 금속실리사이드층(206)을 포함한다. 금속실리사이드층(206)은 니켈(Ni) 및 백금(Pt)을 포함하는 실리사이드층을 포함할 수 있다. 금속실리사이드층(206)에 의해 게이트 저항이 감소한다. 금속실리사이드층(206)은 소스영역(207A)과 드레인영역(207B) 상에도 형성될 수 있다. 게이트구조물(203)의 양측벽에 스페이서(209)가 형성된다. 게이트전극(205)은 비정질실리콘층의 결정화에 의해 형성된 결정질 실리콘층을 포함한다.
게이트전극(205)으로부터 채널(202)에 스트레스(208)가 인가된다. 게이트전극(205)에 스트레인발생요소가 도핑되어 있다. 스트레인발생요소에 의해 게이트전극(205)에 격자부정합이 형성된다. 격자부정합에 의해 게이트전극(205)에 스트레인(205A)이 발생되고, 스트레인(205A)에 의해 채널(202)에 스트레스(208)가 인가된다. 스트레인(205A)은 전술한 실시예들에 의해 발생될 수 있다. 스트레인(205A)은 인장스트레인 또는 압축스트레인을 포함한다.
도 3에서, 스트레인(205A)이 발생된 게이트전극(205)은 '스트레인드 게이트전극(Strained gate electrode)'이라고 약칭한다. 스트레스(208)가 인가된 채널(202)은 '스트레스드 채널(Stressed channel)'이라고 약칭한다. 인장스트레인에 의해 인장스트레스드 채널(Tensile stressed channel)이 형성된다. 압축스트레인에 의해 압축스트레스드 채널(Compressive stressed channel)이 형성된다.
따라서, 트랜지스터(200)는 '스트레스드 채널 트랜지스터(Stressed channel Transistor)'라고 약칭할 수 있다.
게이트전극(205)의 스트레인(205A)에 의한 스트레스(208)가 채널(202)에 인가됨에 따라 채널(202)의 캐리어 이동도(carrier mobility)를 증가시킬 수 있다. 여기서, 캐리어 이동도는 다수 캐리어(major carrier)의 이동도이다. 예를 들어, 인장스트레인 및 인장스트레스드채널에 의해 N채널 트랜지스터의 전자 이동도(Electron mobility)를 증가시킨다. 압축스트레인 및 압축스트레스드채널에 의해 P 채널 트랜지스터의 홀 이동도(Hole mobility)를 증가시킨다. 캐리어 이동도가 증가하면 트랜지스터(200)의 구동전류가 증가하게 되어 트랜지스터(200)의 성능이 향상된다.
도 4는 본 실시예가 적용된 N 채널 트랜지스터를 도시한 도면이다.
도 4를 참조하면, N 채널 트랜지스터(210N)는 기판(211)에 형성된 N 채널(212N), N 채널(212N) 상의 게이트구조물(213N)을 포함한다. N 채널(212N)은 N형 소스영역(219N)과 N형 드레인영역(220N) 사이에 형성된다. 게이트구조물(213N)은 N 채널(212N)에 인장스트레스(223N)를 인가하는 게이트전극(218N)을 포함한다. 게이트전극(218N)에 스트레인발생요소가 도핑되어 있다. 스트레인발생요소에 의해 게이트전극(218N)에 격자부정합이 형성된다. 격자부정합에 의해 게이트전극(218N)에 인장 스트레인(222N)이 발생되고, 스트레인드된 게이트전극(218N)은 N 채널(212N)에 인장스트레스(223N)를 인가하게 된다. N 채널 트랜지스터(210N)는 스트레스드 N 채널 트랜지스터가 된다.
게이트구조물(213N)은 게이트절연층(214N), 게이트전극(218N) 및 금속실리사이드층(217N)을 포함한다. 금속실리사이드층(217N)은 니켈(Ni) 및 백금(Pt)을 포함하는 실리사이드층을 포함할 수 있다. 금속실리사이드층(217N)에 의해 게이트 저항이 감소한다. 금속실리사이드층(217N)은 N형 소스영역(219N)과 N형 드레인영역(220N) 상에도 형성될 수 있다. 게이트구조물(213N)의 측벽에 스페이서(221N)가 형성된다. 게이트전극(218N)은 제1실리콘층(215N) 및 제2실리콘층(216N)의 스택을 포함한다. 제1실리콘층(215N) 및 제2실리콘층(216N)은 결정질 실리콘층을 포함한다. 제1실리콘층(215N)에 스트레인발생요소가 도핑되어 있다. 제2실리콘층(216N)은 스트레인발생요소가 비도핑된다. 제1실리콘층(215N)에 아세닉(As)이 도핑되어 있다. 아세닉은 실리콘보다 원자반경이 큰 원소이다. 아세닉이 도핑된 제1실리콘층(215N)에 의해 제1실리콘층(215N)과 제2실리콘층(216N)이 격자부정합된다. 격자부정합에 의해 게이트전극(218N)에 인장 스트레인(222N)이 발생되고, 인장 스트레인(222N)은 N 채널(212N)에 인장스트레스(223N)를 인가하게 된다.
N 채널(212N)에 인장스트레스(223N)가 인가됨에 따라 N 채널(212N)의 전자 이동도를 증가시킬 수 있다.
전자 이동도가 증가하면 N 채널 트랜지스터(210N)의 구동전류가 증가하게 되어 N 채널 트랜지스터(210N)의 성능이 향상된다.
도 5는 본 실시예가 적용된 P 채널 트랜지스터를 도시한 도면이다.
도 5를 참조하면, P 채널 트랜지스터(210P)는 기판(211)에 형성된 P 채널(212P), P 채널(212P) 상의 게이트구조물(213P)을 포함한다. P 채널(212P)은 P형 소스영역(218P)과 P형 드레인영역(220P) 사이에 형성된다. 게이트구조물(213P)은 P 채널(212P)에 압축스트레스(223P)를 인가하는 게이트전극(218P)을 포함한다. 게이트전극(218P)에 스트레인발생요소가 도핑되어 있다. 스트레인발생요소에 의해 게이트전극(218P)에 격자부정합이 형성된다. 격자부정합에 의해 게이트전극(218P)에 압축스트레인(222P)이 발생되고, 스트레인드된 게이트전극(218P)은 P 채널(212P)에 압축스트레스(223P)를 인가하게 된다. P 채널 트랜지스터(210P)는 스트레스드 P 채널 트랜지스터가 된다.
게이트구조물(213P)은 게이트절연층(214P), 게이트전극(218P) 및 금속실리사이드층(217P)을 포함한다. 금속실리사이드층(217P)은 니켈(Ni) 및 백금(Pt)을 포함하는 실리사이드층을 포함할 수 있다. 금속실리사이드층(217P)에 의해 게이트 저항이 감소한다. 금속실리사이드층(217P)은 P형 소스영역(219P)과 P형 드레인영역(220P) 상에도 형성될 수 있다.
게이트구조물(213P)의 측벽에 스페이서(221P)가 형성된다. 게이트전극(218P)은 제1실리콘층(215P) 및 제2실리콘층(216P)의 스택을 포함한다. 제1실리콘층(215P) 및 제2실리콘층(216P)은 결정질 실리콘층을 포함한다. 제1실리콘층(215P)에 보론(B)이 도핑되어 있다. 보론은 실리콘보다 원자반경이 작은 원소이다. 제2실리콘층(216P)에 저마늄(Ge)이 도핑되어 있다. 저마늄은 실리콘보다 원자반경이 큰 원소이다.
보론이 도핑된 제1실리콘층(215P)과 저마늄이 도핑된 제2실리콘층(216P)이 격자부정합된다. 격자부정합에 의해 게이트전극(218P)에 압축 스트레인(222P)이 발생되고, 압축 스트레인(222P)은 P 채널(212P)에 압축 스트레스(223P)를 인가하게 된다.
P 채널(212P)에 압축 스트레스(223P)가 인가됨에 따라 P 채널(212P)의 홀 이동도를 증가시킬 수 있다. 홀 이동도가 증가하면 P 채널 트랜지스터(210P)의 구동전류가 증가하게 되어 P 채널 트랜지스터(210P)의 성능이 향상된다.
도 3 내지 도 5에 따른 스트레스드채널 트랜지스터는 전계효과트랜지스터(Field effect transistor; FET)를 포함할 수 있다. 전계효과트랜지스터는 MOSFET(Metal-Oixde-semiconductor FET) 또는 MISFET(Metal-insulator-Semiconductor FET)를 포함한다. 도 4에 도시된 N 채널 트랜지스터(210N)는 NMOSFET를 포함한다. 도 5에 도시된 P 채널 트랜지스터(210P)는 PMOSFET를 포함한다.
또한, 도 3 내지 도 5에 따른 스트레스드채널 트랜지스터는 플라나 트랜지스터(Planar transistor)를 포함할 수 있다. 플라나 트랜지스터는 수평채널을 갖는 트랜지스터이다.
본 실시예들에 따른 스트레스드채널 트랜지스터는 비플라나 트랜지스터(Non-planar transistor)에 적용될 수 있다. 비플라나 트랜지스터는 수평채널보다 채널길이가 길어진 채널을 갖는 트랜지스터이다. 비플라나 트랜지스터는 핀형 트랜지스터(Fin type transistor; FinFET), 매립게이트형 트랜지스터(Buried gate transistor), 수직채널트랜지스터(Vertical channel transistor) 등을 포함할 수 있다.
도 6은 본 실시예가 적용된 핀형 트랜지스터를 도시한 도면이다.
도 6을 참조하면, 핀형 트랜지스터(230)는 기판(231) 상에 형성된 핀형 채널(Fin type channel, 232)과 게이트전극(235)을 포함한다. 핀형 채널(232) 상에 게이트절연층(234)이 형성된다. 핀형 채널(232)의 하부는 절연층(233)에 매립된다.
게이트전극(235)은 핀형 채널(232)에 스트레스(237)를 인가한다. 게이트전극(235)에 스트레인발생요소가 도핑되어 있다. 스트레인발생요소에 의해 게이트전극(235)에 격자부정합이 형성된다. 격자부정합에 의해 게이트전극(235)에 스트레인(236)이 발생되고, 스트레인드된 게이트전극(235)은 핀형 채널(232)에 스트레스(237)를 인가하게 된다.
게이트전극(235)에 스트레인(236)을 발생시키기 위한 방법은 상술한 실시예들을 참조하기로 한다.
도 7은 본 실시예가 적용된 반도체장치의 일예를 도시한 도면이다. 도 7은 복수의 트랜지스터를 포함하는 반도체장치를 도시하고 있다. 도 7에 도시된 반도체장치는 CMOSFET 또는 CMISFET를 포함할 수 있다.
도 7을 참조하면, 반도체장치(300)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터는 제1트랜지스터(301)와 제2트랜지스터(302)를 포함한다. 제1트랜지스터(301)와 제2트랜지스터(302)는 소자분리층(303)에 의해 분리된다.
제1트랜지스터(301)는 기판(311)에 형성된 제1스트레스드채널(312N), 제1스트레스드채널(312N) 상의 제1게이트구조물(313N)을 포함한다. 제1스트레스드채널(312N)은 제1소스영역(319N)과 제1드레인영역(320N) 사이에 형성된다. 제1게이트구조물(313N)은 제1스트레스드채널(312N)에 인장스트레스(323N)를 인가하는 제1스트레인드-게이트전극(First strained-gate electrode, 318N)을 포함한다. 제1게이트구조물(313N)은 제1게이트절연층(314N), 제1스트레인드-게이트전극(318N) 및 제1금속실리사이드층(317N)을 포함한다. 제1게이트구조물(313N)의 양측벽에 제1스페이서(321N)가 형성된다. 제1스트레인드-게이트전극(318N)은 제1실리콘층(315N) 및 제2실리콘층(316N)의 스택을 포함한다. 제1실리콘층(315N) 및 제2실리콘층(316N)은 결정질 실리콘층을 포함한다. 제1실리콘층(315N)에 아세닉이 도핑되어 있다. 제2실리콘층(316N)은 아세닉이 비도핑된다. 아세닉은 실리콘보다 원자반경이 큰 원소이다. 아세닉이 도핑된 제1실리콘층(315N)에 의해 제1실리콘층(315N)과 제2실리콘층(316N)이 격자부정합된다. 격자부정합에 의해 제1스트레인드-게이트전극(318N)에 인장 스트레인(322N)이 발생되고, 인장 스트레인(322N)은 제1스트레스드채널(312N)에 인장스트레스(323N)를 인가하게 된다. 제1스트레스드채널(312N)은 인장스트레스드 채널이다.
제2트랜지스터(302)는 기판(311)에 형성된 제2스트레스드채널(312P), 제2스트레스드채널(312P) 상의 제2게이트구조물(313P)을 포함한다. 제2스트레스드채널(312P)은 제2소스영역(319P)과 제2드레인영역(320P) 사이에 형성된다. 제2게이트구조물(313P)은 제2스트레스드채널(312P)에 압축스트레스(323P)를 인가하는 제2스트레이드-게이트전극(318P)을 포함한다. 제2게이트구조물(313P)은 제2게이트절연층(314P), 제2스트레인드-게이트전극(318P) 및 제2금속실리사이드층(317P)을 포함한다. 제2게이트구조물(313P)의 양측벽에 제2스페이서(322P)가 형성된다. 제2스트레인드-게이트전극(318P)은 제3실리콘층(315P) 및 제4실리콘층(316P)의 스택을 포함한다. 제3실리콘층(315P) 및 제4실리콘층(316P)은 결정질실리콘층을 포함한다. 제3실리콘층(315P)에 보론이 도핑되어 있다. 제4실리콘층(316P)에 저마늄이 도핑되어 있다. 보론은 실리콘보다 원자반경이 작은 원소이다. 저마늄은 실리콘보다 원자반경이 큰 원소이다. 보론이 도핑된 제3실리콘층(315P)과 저마늄이 도핑된 제4실리콘층(316P)이 격자부정합된다. 격자부정합에 의해 제2스트레인드-게이트전극(318P)에 압축 스트레인(322P)이 발생되고, 압축 스트레인(322P)은 제2스트레스드채널(312P)에 압축스트레스(323P)를 인가하게 된다. 제2스트레스드채널(312P)은 압축스트레스드채널이다.
도 7에 따르면, 반도체장치(300)는 서로 다른 유형의 스트레인이 발생된 제1스트레인드 게이트전극(318N)과 제2스트레인드-게이트전극(318P)을 포함한다. 아울러, 반도체장치(300)는 서로 다른 유형의 스트레스를 갖는 제1스트레스드 채널(312N) 및 제2스트레스드채널(312P)을 갖는다.
이와 같이, 반도체장치(300)는 서로 다른 유형의 스트레인드 게이트전극 및 서로 다른 유형의 스트레스드채널을 갖는 복수의 트랜지스터를 포함한다. 제1스트레스드채널(312N)에 인장스트레스(323N)를 인가하므로써 제1트랜지스터(301)의 성능을 향상시킨다. 제2스트레스드채널(312P)에 압축스트레스(323P)를 인가하므로써 제2트랜지스터(302)의 성능을 향상시킨다.
따라서, 성능이 향상된 복수의 트랜지스터를 구비하는 반도체장치(300)는 구동속도가 향상되고 소비전력이 감소된다.
도 8a 내지 도 8i는 도 7에 도시된 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 8a에 도시된 바와 같이, 기판(31)에 소자분리층(32)이 형성된다. 기판(31)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다.
소자분리층(32)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(31) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(31)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연물질을 갭필하므로써 소자분리층(32)이 형성된다. 소자분리층(32)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필절연물(Gapfill Dielectric)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride)과 실리콘산화물(Silicon oxide)를 적층하여 형성할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필절연물은 스핀온절연물(Spin On Dielectric; SOD)을 포함할 수 있다. 다른 실시예에서, 소자분리층(32)은 라이너 실리콘질화물(Liner silicon nitride)을 갭필절연물로 사용할 수도 있다.
소자분리층(32)에 의해 제1영역(NMOS)과 제2영역(PMOS)이 분리된다. 제1영역(NMOS)은 NMOSFET가 형성될 영역이다. 제2영역(PMOS)은 PMOSFET가 형성될 영역이다. 도시되어 있지 않으나, 기판(31)에는 통상적인 웰 형성 공정을 통하여 웰(Well)이 형성될 수 있다. 제1영역(NMOS)의 기판(31)에는 P형 웰이 형성된다. 제2영역(PMOS)의 기판(31)에는 N형 웰이 형성된다.
기판(31) 상에 게이트절연층(33)이 형성된다. 게이트절연층(33)은 실리콘산화물, 실리콘질화물 또는 고유전물질을 포함할 수 있다. 고유전물질은 실리콘산화물보다 유전상수가 큰 물질이다. 고유전물질은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, La2O3), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 금속실리케이트에 질소를 함유시킨 물질이다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON)을 포함할 수 있다. 금속실리케이트질화물을 이용하여 게이트절연층(33)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 게이트절연층(33)의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 게이트절연층(33)으로서 고유전물질이 적용될 때, 고유전물질 아래에 계면층이 더 형성될 수 있다.
게이트절연층(33) 상에 실리콘층(34)이 형성된다. 실리콘층(34)은 게이트전극이 되는 물질이다. 실리콘층(34)은 불순물이 비도핑된 실리콘층(Undoped silicon layer)을 포함할 수 있다. 실리콘층(34)은 언도프드 비정질 실리콘층을 포함한다.
도 8b에 도시된 바와 같이, 제1도핑공정(36)이 수행된다. 제1도핑공정(36)은 제1마스크층(35)을 이용하여 수행된다. 제1마스크층(35)은 제1영역(NMOS)과 제2영역(PMOS) 중 어느 하나의 영역을 덮는다. 예를 들어, 제1마스크층(35)은 제2영역(PMOS)을 덮는다.
제1도핑공정(36)에 의해 아세닉이 도핑된다. 아세닉은 제1영역(NMOS)의 실리콘층(34)에 국부적으로 도핑된다. 아세닉의 도핑에 의해 제1도프드실리콘층(37)이 형성된다. 제1도프드실리콘층(37)은 게이트절연층(33)에 근접하여 형성될 수 있다. 따라서, 제1영역(NMOS)의 기판(31) 상부에 제1도프드실리콘층(37)과 언도프드실리콘층(34A)의 제1스택이 형성된다. 제1도프드실리콘층(37)은 아세닉 도프드 비정질 실리콘층이다. 언도프드실리콘층(34A)은 아세닉이 비도핑되어 있다.
도 8c에 도시된 바와 같이, 제1마스크층(35)이 스트립된 후에, 제2도핑공정(39)이 수행된다. 제2도핑공정(39)은 제2마스크층(38)을 이용하여 수행된다. 제2마스크층(38)은 제1영역(NMOS)을 덮고, 제2영역(PMOS)의 실리콘층(34)을 노출시킨다.
제2도핑공정(39)에 의해 국부적으로 보론이 도핑된다. 제2영역(PMOS)의 실리콘층(34)에 보론이 국부적으로 도핑된다. 보론의 도핑에 의해 제2도프드실리콘층(40)이 형성된다. 제2도프드실리콘층(40)은 게이트절연층(43)에 근접하여 형성될 수 있다. 따라서, 제2영역(PMOS)의 기판(31) 상부에 제2도프드실리콘층(40)과 언도프드실리콘층(34B)의 스택이 형성된다. 제2도프드실리콘층(40)은 보론 도프드 비정질 실리콘층이다. 언도프드실리콘층(34B)은 보론이 비도핑되어 있다.
도 8d에 도시된 바와 같이, 제3도핑공정(41)이 수행된다. 제3도핑공정(41)은 제2마스크층(38)을 이용하여 수행될 수 있다. 제3도핑공정(41)에 의해 저마늄이 국부적으로 도핑된다. 저마늄은 제2영역(PMOS)의 언도프드실리콘층(34B)에 도핑된다. 저마늄의 도핑에 의해 제3도프드실리콘층(42)이 형성된다. 제3도프드실리콘층(42)은 저마늄 도프드 비정질 실리콘층이다. 제3도프드실리콘층(42)은 제2도프드실리콘층(40) 상에 위치한다. 따라서, 제2영역(PMOS)의 기판(31) 상부에 제2도프드실리콘층(40)과 제3도프드실리콘층(42)의 제2스택이 형성된다. 보론과 저마늄이 혼합되지 않도록 하여 제2도프드실리콘층(40)과 제3도프드실리콘층(42)을 형성한다. 이에 따라, 후속 어닐링에 의해 격자부정합층이 용이하게 형성된다. 한편, 저마늄을 먼저 도핑한 후에 보론을 도핑할 수도 있으나, 이 경우에는 압축스트레인을 발생시키기 어렵다. 저마늄과 보론을 혼합하는 경우에도 압축스트레인을 발생시키기 어렵다.
도 8e에 도시된 바와 같이, 제2마스크층(38)이 스트립된 후에, 하드마크층(43)이 형성된다. 하드마스크층(43)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
하드마스크층(43) 상에 제3마스크층(44)이 형성된다. 제3마스크층(44)은 게이트패터닝을 위한 식각마스크가 될 수 있다.
도 8f에 도시된 바와 같이, 게이트패터닝이 수행된다. 예를 들어, 하드마스크층(43), 제1스택, 제2스택 및 게이트절연층(33)을 식각한다.
이에 따라, 제1게이트구조물(44N)과 제2게이트구조물(44P)이 형성된다. 제1게이트구조물(44N)은 제1영역(NMOS)의 기판(31) 상부에 형성된다. 제2게이트구조물(44P)은 제2영역(PMOS)의 기판(31) 상부에 형성된다.
제1게이트구조물(44N)은 제1게이트절연층(33N), 제1게이트전극(NG) 및 제1하드마스크층(43N)을 포함한다. 제2게이트구조물(44P)은 제2게이트절연층(33P), 제2게이트전극(PG) 및 제2하드마스크층(43P)을 포함한다. 제1게이트절연층(33N)과 제2게이트절연층(33P)은 게이트절연층(33)의 식각에 의해 형성된다. 제1게이트전극(NG)은 제1도프드실리콘층(37)과 언도프드실리콘층(34A)의 식각에 의해 형성된다. 제2게이트전극(PG)은 제2도프드실리콘층(40)과 제3도프드실리콘층(42)의 식각에 의해 형성된다. 제1하드마스크층(43N) 및 제2하드마스크층(43P)은 하드마스크층(43)의 식각에 의해 형성된다.
제1게이트전극(NG)은 아세닉이 도핑된 제1도프드실리콘층(37N1)과 아세닉이 비도핑된 언도프드 실리콘층(34N1)을 포함한다. 제1도프드실리콘층(37N1)과 언도프드 실리콘층(34N1)은 비정질실리콘층이다.
제2게이트전극(PG)은 보론이 도핑된 제2도프드실리콘층(40P1)과 저마늄이 도핑된 제3도프드실리콘층(42P1)을 포함한다. 제2도프드실리콘층(40P1)과 제3도프드실리콘층(42P1)은 비정질실리콘층이다.
게이트 패터닝 공정에 후속하여, 공지된 공정들을 진행할 수 있다. 예컨대, 스페이서 및 소스/드레인 형성 공정 등이 수행될 수 있다.
도 8g에 도시된 바와 같이, 제1스페이서(45N)와 제2스페이서(45P)가 형성된다. 제1스페이서(45N)는 제1게이트구조물(44N)의 양측벽에 형성된다. 제2스페이서(45P)는 제2게이트구조물(44P)의 양측벽에 형성된다. 제1스페이서(45N)와 제2스페이서(45P)는 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 제1스페이서(45N)와 제2스페이서(45P)는 실리콘산화물과 실리콘질화물을 포함하는 다층 스페이서 구조일 수 있다.
불순물의 도핑에 의해 기판(31)에 제1소스영역(46N), 제1드레인영역(47N), 제2소스영역(46P) 및 제2드레인영역(47P)이 형성된다. 제1소스영역(46N)과 제1드레인영역(47N)은 제1영역(NMOS)의 기판(31)에 형성된다. 제1소스영역(46N)과 제1드레인영역(47N)은 N형 불순물이 도핑된다. 제2소스영역(46P)과 제2드레인영역(47P)은 제2영역(PMOS)의 기판(31)에 형성된다. 제2소스영역(46P)과 제2드레인영역(47P)은 제2영역(PMOS)은 P형 불순물이 도핑된다. 제1소스영역(46N)과 제1드레인영역(47N) 사이에 제1채널(48N)이 형성된다. 제1채널(48N)은 NMOSFET의 채널이 된다. 제2소스영역(46P)과 제2드레인영역(47P) 사이에 제2채널(48P)이 형성된다. 제2채널(48P)은 PMOSFET의 채널이 된다. 제1채널(48N) 상부에 제1게이트구조물(44N)이 위치한다. 제2채널(48P) 상부에 제2게이트구조물(44P)이 위치한다. 제1소스영역(46N), 제1드레인영역(47N), 제2소스영역(46P) 및 제2드레인영역(47P)은 각각 LDD(Lightly doped Source/Drain) 또는 SDE(Source/Drain Extension)를 더 포함하는 구조가 될 수 있다. LDD 또는 SDE는 제1스페이서(45N)와 제2스페이서(45P) 형성전에 기판(31)에 불순물을 도핑하므로써 형성될 수 있다.
도 8h에 도시된 바와 같이, 어닐링(Annealing, 49)이 수행된다. 어닐링(49)에 의해 제1소스영역(46N), 제1드레인영역(47N), 제2소스영역(46P) 및 제2드레인영역(47P)에 도핑된 불순물이 활성화된다.
이와 같은 어닐링(49)에 의해 제1게이트전극(NG)과 제2게이트전극(PG)에 스트레인이 발생된다. 따라서, 제1게이트전극(NG)은 제1스트레인드-게이트전극(TSG)으로 변환된다. 제2게이트전극(PG)은 제2스트레인드-게이트전극(CSG)으로 변환된다. 스트레인은 격자부정합에 의해 발생된다. 격자부정합은 제1스트레인드-게이트전극(TSG)과 제2스트레인드-게이트전극(CSG)에 각각 형성된다.
어닐링(49)에 의해 제1도프드실리콘층(37N1)과 언도프드 실리콘층(34N1)이 격자부정합된다. 즉, 어닐링(49)에 의해 제1도프드실리콘층(37N1)과 언도프드 실리콘층(34N1)이 결정화되면서, 실리콘과 아세닉의 원자반경 차이에 의한 격자부정합이 형성된다. 제1스트레인드-게이트전극(TSG)은 결정질 제1도프드실리콘층(37N)과 결정질 언도프드 실리콘층(34N)을 포함한다. 결정질 제1도프드실리콘층(37N)과 결정질 언도프드 실리콘층(34N)은 제1격자부정합된 결정질 실리콘층(First lattice-mismatched crystalline silicon layer)을 형성하게 된다. 제1격자부정합된 결정질 실리콘층에 의해 인장스트레인이 발생된다. 따라서, 제1스트레인드-게이트전극(TSG)은 인장스트레인드-게이트전극(Tensile strained gate electrode; TSG)을 포함한다.
어닐링(49)에 의해 보론이 도핑된 제2도프드실리콘층(40P1)과 저마늄이 도핑된 제3도프드실리콘층(42P1)이 격자부정합된다. 즉, 어닐링(49)에 의해 보론이 도핑된 제2도프드실리콘층(40P1)과 저마늄이 도핑된 제3도프드실리콘층(42P1)이 결정화되면서, 보론과 저마늄의 원자반경 차이에 의한 격자부정합이 형성된다. 제2스트레인드-게이트전극(CSG)은 결정질 제2도프드실리콘층(40P)과 결정질 제3도프드실리콘층(42P)을 포함한다. 결정질 제2도프드실리콘층(40P)과 결정질 제3도프드실리콘층(42P)은 제2격자부정합된 결정질 실리콘층(Second lattice-mismatched crystalline silicon layer)을 형성하게 된다. 제2격자부정합된 결정질 실리콘층에 의해 압축스트레인이 발생된다. 따라서, 제2스트레인드-게이트전극(CSG)은 압축스트레인드-게이트전극(Compressive strained gate electrode; CSG)을 포함한다.
제1스트레인드-게이트전극(TSG)에 의해 제1채널(48N)에 인장스트레스가 인가된다. 제2스트레인드-게이트전극(CSG)에 의해 제2채널(48P)에 압축스트레스가 인가된다. 제1채널(48N)은 인장스트레스드채널이 되고, 제2채널(48P)은 압축스트레스드채널이 된다.
제1스트레인드-게이트전극(TSG)과 제2스트레인드-게이트전극(CSG)을 형성하기 위한 어닐링(49)은 활성화어닐링 외에 후속에 진행되는 다른 어닐링에 의해 수행될 수도 있다. 예를 들어, 실리사이드층을 형성하기 위한 어닐링을 포함할 수 있다.
도 8i에 도시된 바와 같이, 제1하드마스크층(43N)과 제2하드마스크층(43P)을 제거한다. 이에 따라, 제1스트레인드-게이트전극(TSG) 및 제2스트레인드-게이트전극(CSG)의 표면이 노출된다.
제1스트레인드-게이트전극(TSG) 및 제2스트레인드-게이트전극(CSG) 상에 각각 제1금속실리사이드층(50N) 및 제2금속실리사이드층(50P)이 형성된다. 제1금속실리사이드층(50N)과 제2금속실리사이드층(50P)은 니켈 및 백금을 포함하는 실리사이드층을 포함할 수 있다. 제1금속실리사이드층(50N) 및 제2금속실리사이드층(50P)에 의해 게이트저항이 감소한다. 제1금속실리사이드층(50N) 및 제2금속실리사이드층(50P)을 형성하는 방법의 일예는 다음과 같다. 먼저, 니켈과 백금이 혼합된 니켈백금합금층(NiPt alloy layer)을 증착한 후 어닐링을 실시한다. 어닐링에 의해 니켈백금합금층이 실리사이드화(silicidation)된다. 니켈백금합금층과 결정질언도프드실리콘층(34N)의 반응에 의해 제1금속실리사이드층(50N)이 형성된다. 니켈백금합금층과 결정질 제3도프드실리콘층(42P)의 반응에 의해 제2금속실리사이드층(50P)이 형성된다.
제1금속실리사이드층(50N)은 제1소스영역(46N) 및 제1드레인영역(47N) 상에도 형성될 수 있다. 제2금속실리사이드층(50P)은 제2소스영역(46P) 및 제2드레인영역(47P) 상에도 형성될 수 있다.
위와 같은 일련의 공정에 의해, NMOSFET와 PMOSFET가 형성된다. NMOSFET는 제1소스영역(46N), 제1드레인영역(47N), 제1채널(48N) 및 제1게이트구조물(44N)을 포함한다. 제1게이트구조물(44N)은 제1스트레인드-게이트전극(TSG)을 포함한다. 제1채널(48N)은 인장스트레스드채널이 된다.
PMOSFET는 제2소스영역(46P), 제2드레인영역(47P), 제2채널(48P) 및 제2게이트구조물(44P)을 포함한다. 제2게이트구조물(44P)은 제2스트레인드-게이트전극(CSG)을 포함한다. 제2채널(48P)은 압축스트레스드채널이 된다.
본 실시예들에 따른 트랜지스터는, 비스트레스드 채널 트랜지스터(Non-stressed channel transistor)와 함께 트랜지스터 회로(transistor circuit)에 집적될 수 있다. 비스트레스드채널 트랜지스터는 스트레스가 비인가된 채널을 갖는 트랜지스터이다.
본 실시예들에 따른 트랜지스터는 다양한 목적의 트랜지스터를 포함하는 집적회로에 적용될 수 있다. 예를 들어, IGFET(Insulated Gate FET), HEMT(High Electron Mobility Transistor), 파워트랜지스터(Power transistor), TFT(Thin Film Transistor) 등을 포함하는 집적회로에 적용될 수 있다.
본 실시예들에 따른 트랜지스터 및 집적회로는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프(Sense Amp.), 디코더(Decorder), 입출력회로(Input/Output circuit) 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 집적회로(Integrated Circuit, IC)를 포함할 수 있다. 예를 들어, 마이크로프로세서(Micro-processor), 모바일장치(Mobile device)의 AP(Application processor) 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트(Logic gate), 디스플레이장치(Display device)를 위한 드라이버회로(Driver IC), 전원관리집적회로(Power Management IC, PMIC) 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID(Radio Frequency Identification), 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.
이하, 본 실시예들에 따른 트랜지스터를 포함하는 다양한 적용예를 살펴보기로 한다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 집적 회로를 도시한 도면이다.
도 9를 참조하면, 집적 회로(Transistor circuit, 400)는 복수의 트랜지스터를 포함한다. 집적 회로(400)는 복수의 스트레스드 채널 트랜지스터(Stressed channel transistor, 401), 복수의 비스트레스드 채널 트랜지스터(Non-stressed channel transistor, 402)를 포함할 수 있다. 비스트레스드 채널 트랜지스터(402)는 스트레스가 비인가된 트랜지스터를 포함할 수 있다.
스트레스드 채널 트랜지스터(401)는 본 실시예에 따른 스트레스드채널 트랜지스터를 포함한다. 스트레스드 채널 트랜지스터(401)는 스트레스드채널 및 격자부정합된 실리콘층을 포함하는 스트레인드-게이트전극을 포함하고, 스트레인드-게이트전극에 의해 스트레스드채널에 스트레스가 인가된다.
따라서, 스트레스트채널 트랜지스터(401)와 비스트레스드채널트랜지스터(402)를 하나의 집적회로에 구현할 수 있다.
도 10a 내지 도 10d는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 10a에 도시된 집적 회로(500)는 복수의 플라나 트랜지스터(planar transistor, 501)와 복수의 비플라나 트랜지스터(non-planar transistor, 502)를 포함한다.
도 10b에 도시된 집적회로(600)는 복수의 고전압 트랜지스터(High-Voltage Transistor, 601)와 복수의 저전압 트랜지스터(Low Voltage Transistor, 602)를 포함한다.
도 10c에 도시된 집적회로(700)는 복수의 로직 트랜지스터(Logic transistor, 701)와 복수의 비로직 트랜지스터(Non-logic transistor, 702)를 포함한다.
도 10d에 도시된 집적회로(800)는 메모리장치를 위한 트랜지스터(transistor for memory device, 801)와 비메모리장치를 위한 트랜지스터(transistor for non-memory device, 802)를 포함한다.
상술한 플라나트랜지스터(501), 비플라나트랜지스터(502), 고전압트랜지스터(601), 저전압트랜지스터(602), 로직트랜지스터(701), 비로직트랜지스터(702), 메모리장치를 위한 트랜지스터(801), 비메모리장치를 위한 트랜지스터(802)는 본 실시예들에 따른 스트레스드채널 트랜지스터를 포함할 수 있다. 집적회로(500, 600, 700, 800)에 포함된 스트레스드 채널 트랜지스터는 스트레스드채널 및 격자부정합된 실리콘층을 포함하는 스트레인드-게이트전극을 포함하고, 스트레인드-게이트전극에 의해 스트레스드채널에 스트레스가 인가된다. 따라서, 집적회로(500, 600, 700, 800)의 성능을 개선시킬 수 있다.
도 11은 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
도 11을 참조하면, 전자장치(900)는 복수의 스트레스드채널 트랜지스터를 포함한다. 전자장치(900)는 복수의 PMOSFET(901), 복수의 NMOSFET (902) 및 복수의 CMOSFET(903)를 포함할 수 있다. PMOSFET(902), NMOSFET(902), CMOSFET(903)는 본 실시예들에 따른 스트레스드채널트랜지스터를 포함할 수 있다. 전자장치(900)에 포함된 스트레스드 채널 트랜지스터는 스트레스드채널 및 격자부정합된 실리콘층을 포함하는 스트레인드-게이트전극을 포함하고, 스트레인드-게이트전극에 의해 스트레스드채널에 스트레스가 인가된다. 따라서, 성능이 향상된 스트레스드채널 트랜지스터를 포함함에 따라 전자장치(900)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
도 12는 본 실시예들에 따른 트랜지스터를 포함하는 인버터를 나타내는 회로도이다. 도 12는 CMOS 인버터를 도시하고 있다.
도 12을 참조하면, 인버터(1000)는 전원 단자(Vdd)에서부터 순차적으로 연결된 PMOSFET(P1)와 NMOSFET(N1)로 이루어진 CMOSFET(1001)로 구성될 수 있다. PMOSFET(P1)의 드레인에는 전원 단자(Vdd)가 연결되고, NMOSFET(N1)의 소스에는 접지 단자가 연결될 수 있다. 인버터(1100)를 구성하는 CMOSFET(1001)는 스트레스드 N 채널과 스트레스드 P 채널을 포함하는 기판, 스트레스드 N 채널 상부에 형성된 제1스트레인드-게이트전극, 및 스트레스드 P 채널 상부에 형성된 제2스트레인드-게이트전극을 포함한다. 제1스트레인드-게이트전극 및 제2스트레인드-게이트전극은 각각 스트레스드 N 채널과 스트레스드 P 채널에 서로 다른 유형의 스트레스를 인가시키기 위한 스트레인을 발생시키는 격자부정합된 실리콘층을 포함한다.
도 13은 본 실시예들에 따른 트랜지스터를 포함하는 로직 게이트를 나타내는 회로도이다. 도 13은 NAND 게이트를 도시하고 있다.
도 13을 참조하면, NAND 게이트(1100)는 각각 서로 다른 입력 신호(IN1, IN2)가 전달되는 제1CMOSFET(1101) 및 제2CMOSFET(1102)를 포함한다. 제1CMOSFET(1101)는 제1입력신호(IN1)가 전달되는 제1PMOSFET(P1)와 제1NMOSFET(N2)를 포함한다. 제2CMOSFET(1102)는 제2입력신호(IN2)가 전달되는 제2PMOSFET(P2)와 제2NMOSFET(N2)를 포함한다. NAND 게이트(1100)를 구성하는 제1CMOSFET(1101) 및 제2CMOSFET(1102)는 스트레스드 N 채널과 스트레스드 P 채널을 포함하는 기판, 스트레스드 N 채널 상부에 형성된 제1스트레인드-게이트전극, 및 스트레스드 P 채널 상부에 형성된 제2스트레인드-게이트전극을 포함한다. 제1스트레인드-게이트전극 및 제2스트레인드-게이트전극은 각각 스트레스드 N 채널과 스트레스드 P 채널에 서로 다른 유형의 스트레스를 인가시키기 위한 스트레인을 발생시키는 격자부정합된 실리콘층을 포함한다.
도 14는 본 실시예들에 따른 트랜지스터를 포함하는 메모리셀을 나타내는 회로도이다. 도 14는 SRAM셀을 도시하고 있다.
도 14를 참조하면, SRAM셀(1200)은 복수의 트랜지스터를 포함한다. 예를 들어, 소스가 전원(Vdd)에 접속된 PMOSFET(P1, P2)를 포함한다. 그리고, 소스가 접지된 NMOSFET(N1, N2)를 포함한다. 그리고, PMOSFET(P1) 및 NMOSFET(N1)의 각 드레인이 서로 접속되어 있고, PMOSFET(P2) 및 NMOSFET(N2)의 각 드레인이 서로 접속되어 있다. 즉, SRAM셀(1200)에는 2개의 CMOSFET(1201, 1202)가 포함되어 있다. 또한, 게이트가 워드라인(WL)에 접속된 NMOSFET(N3)가 CMOSFET(1201)와 비트라인(BL) 사이에 접속되어 있다. 게이트가 워드라인(WL)에 접속된 NMOSFET(N4)가 CMOSFET(1102)와 바비트라인(/BL) 사이에 접속되어 있다. 이와 같이, SRAM셀(1200)에는 CMOSFET(1201, 1202) 및 NMOSFET(N3, N4)가 포함되어 있다.
도 14에서 NMOSFET(N3, N4), CMOSFET(1201, 1202)는 각각 본 실시예들에 따른 스트레스드채널 트랜지스터를 포함한다. CMOSFET(1201, 1202)는 스트레스드 N 채널과 스트레스드 P 채널을 포함하는 기판, 스트레스드 N 채널 상부에 형성된 제1스트레인드-게이트전극, 및 스트레스드 P 채널 상부에 형성된 제2스트레인드-게이트전극을 포함한다. 제1스트레인드-게이트전극 및 제2스트레인드-게이트전극은 각각 스트레스드 N 채널과 스트레스드 P 채널에 서로 다른 유형의 스트레스를 인가시키기 위한 스트레인을 발생시키는 격자부정합된 실리콘층을 포함한다. NMOSFET(N3, N4)는 스트레스드 N 채널 및 격자부정합된 실리콘층을 포함하는 스트레인드-게이트전극을 포함하고, 스트레인드-게이트전극에 의해 스트레스드 채널에 인장스트레스가 인가된다.
따라서, SRAM셀(1200)을 빠른 속도로 동작시킬 수 있다.
도 15는 본 실시예들에 따른 트랜지스터를 포함하는 메모리 장치를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 장치(1300)는 메모리셀어레이(1301)와 주변회로(1302)를 포함할 수 있다. 메모리셀어레이(1301)는 본 발명의 실시예들에 따른 스트레스드채널 트랜지스터를 구비하는 SRAM셀(1200)을 포함할 수 있다. 또한, 메모리셀어레이(1301)가 DRAM, PRAM, FeRAM 또는 플래시메모리 등을 포함하는 경우, 주변회로(Peripheral circuit, 1302)에 본 실시예들에 따른 스트레스드채널 트랜지스터가 적용될 수 있다. 주변회로(1302)는 디코더, 센스앰프, I/O(Input/Output) 회로 등을 포함한다. 주변회로(1302)에 포함된 스트레스드 채널 트랜지스터는 스트레스드채널 및 격자부정합된 실리콘층을 포함하는 스트레인드-게이트전극을 포함하고, 스트레인드-게이트전극에 의해 스트레스드채널에 스트레스가 인가된다.
따라서, 스트레스드 채널에 의해 성능이 개선된 복수의 스트레스드채널트랜지스터를 포함하는 메모리장치(1300)는 빠른 동작속도 및 소형화가 가능하다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
311 : 기판 301 : 제1트랜지스터
302 : 제2트랜지스터 303 : 소자분리층
312N : 제1스트레스드채널 312P : 제2스트레스드채널
313N : 제1게이트구조물 313P : 제2게이트구조물
318N : 제1스트레인드 게이트전극 318P : 제2스트레인드 게이트전극
323N : 인장스트레스 323P : 압축스트레스

Claims (20)

  1. 제1스트레스드채널과 제2스트레스드채널을 포함하는 기판;
    상기 제1스트레스드채널에 제1스트레스를 인가하기 위한 제1격자부정합층을 포함하는 제1스트레인드-게이트전극; 및
    상기 제2스트레스드채널에 제2스트레스를 인가하기 위한 제2격자부정합층을 포함하는 제2스트레인드-게이트전극을 포함하되,
    상기 제1격자부정합층은 실리콘보다 원자반경이 큰 제1원소가 도핑된 도프드 제1결정질실리콘층 및 상기 도프드 제1결정질실리콘층 상의 상기 제1원소가 비도핑된 언도프드 제2결정질실리콘층을 포함하고,
    상기 제2격자부정합층은 실리콘보다 원자반경이 작은 제2원소가 도핑된 도프드 제1결정질실리콘층 및 상기 도프드 제1결정질실리콘층 상의 실리콘보다 원자반경이 큰 제3원소가 도핑된 도프드 제2결정질실리콘층
    을 포함하는 반도체장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1스트레인드-게이트전극은 상기 제1원소가 도핑된 도프드 제1결정질실리콘층과 상기 제1원소가 비도핑된 언도프드 제2결정질실리콘층의 격자부정합에 의해 발생된 인장 스트레인(tensile strain)을 갖는
    반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1원소는 아세닉을 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2스트레인드-게이트전극은,
    상기 제2원소가 도핑된 도프드 제1결정질실리콘층과 상기 제3원소가 도핑된 도프드 제2결정질실리콘층의 격자부정합에 의해 발생된 압축스트레인(compressive strain)을 갖는
    반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2원소는 보론을 포함하고, 상기 제3원소는 저마늄을 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1스트레스는 인장스트레스(tensile stress)를 포함하고, 상기 제1스트레스드채널은 인장스트레스드채널을 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2스트레스는 압축스트레스(compressive stress)를 포함하고, 상기 제2스트레스드채널은 압축스트레스드채널을 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1스트레인드-게이트전극과 제2스트레인드-게이트전극 상에 각각 형성된 금속실리사이드층을 더 포함하는 반도체장치.
  10. 제1격자부정합된 결정질실리콘층을 포함하는 인장스트레인드-게이트전극과 상기 인장스트레인에 의한 인장스트레스드-채널을 포함하는 NMOSFET; 및
    제2격자부정합된 결정질실리콘층을 포함하는 압축스트레인드-게이트전극과 상기 압축스트레인에 의한 압축스트레스드-채널을 포함하는 PMOSFET을 포함하되,
    상기 제1격자부정합된 결정질 실리콘층은 아세닉이 도핑된 제1결정질실리콘층 및 상기 제1결정질실리콘층 상의 언도프드 제2결정질실리콘층을 포함하며,
    상기 제2격자부정합된 결정질 실리콘층은 보론이 도핑된 제1결정질실리콘층 및 상기 제1결정질실리콘층 상의 저마늄이 도핑된 제2결정질실리콘층을 포함하는
    상보형 금속 산화막 반도체 전계효과 트랜지스터(CMOSFET).
  11. 삭제
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 인장스트레인드-게이트전극과 압축스트레인드-게이트전극 상에 각각 형성된 금속실리사이드층을 더 포함하는 상보형 금속 산화막 반도체 전계효과 트랜지스터(CMOSFET).
  14. 제1트랜지스터영역과 제2트랜지스터영역을 포함하는 기판을 준비하는 단계;
    상기 제1트랜지스터 영역 상부에 제1격자부정합된 결정질실리콘층을 포함하는 제1스트레인드-게이트전극을 형성하는 단계; 및
    상기 제2트랜지스터 영역 상부에 제2격자부정합된 결정질실리콘층을 포함하는 제2스트레인드-게이트전극을 형성하는 단계를 포함하되,
    상기 제1격자부정합된 결정질 실리콘층은 아세닉이 도핑된 제1결정질실리콘층 및 상기 제1결정질실리콘층 상의 언도프드 제2결정질실리콘층을 포함하며,
    상기 제2격자부정합된 결정질 실리콘층은 보론이 도핑된 제1결정질실리콘층 및 상기 제1결정질실리콘층 상의 저마늄이 도핑된 제2결정질실리콘층을 포함하는
    반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1스트레인드-게이트전극을 형성하는 단계는,
    상기 기판 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 언도프드 비정질실리콘층을 형성하는 단계;
    상기 언도프드 비정질실리콘층에 실리콘보다 원자반경이 큰 아세닉을 도핑하여 도프드 비정질실리콘층과 언도프드 비정질실리콘층의 스택을 형성하는 단계; 및
    어닐링에 의해 상기 도프드 비정질실리콘층과 언도프드 비정질실리콘층을 상기 제1격자부정합된 결정질실리콘층으로 변환하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2스트레인드-게이트전극을 형성하는 단계는,
    상기 기판 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 언도프드 비정질실리콘층을 형성하는 단계;
    상기 언도프드 비정질실리콘층에 실리콘보다 원자반경이 작은 보론을 도핑하여 제1도프드비정질실리콘층을 형성하는 단계;
    실리콘보다 원자반경이 큰 저마늄을 도핑하여 상기 제1도프드비정질실리콘층 상에 제2도프드비정질실리콘층을 형성하는 단계; 및
    어닐링에 의해 상기 제1도프드비정질실리콘층과 제2도프드비정질실리콘층을 상기 제2격자부정합된 결정질실리콘층으로 변환하는 단계
    를 포함하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1스트레인드-게이트전극을 형성하는 단계와 상기 제2스트레인드-게이트전극을 형성하는 단계는,
    상기 기판의 상부에 언도프드 비정질실리콘층을 형성하는 단계;
    상기 제2트랜지스터영역을 마스킹하는 단계;
    상기 제1트랜지스터 영역의 언도프드 비정질실리콘층에 아세닉을 국부적으로 도핑하여 아세닉이 도핑된 제1도프드비정질실리콘층과 언도프드 비정질실리콘층의 제1스택을 형성하는 단계;
    상기 제1트랜지스터영역을 마스킹하는 단계;
    상기 제2트랜지스터 영역의 언도프드비저질실리콘층에 보론과 저마늄을 순차적으로 도핑하여 보론이 도핑된 제2도프드비정질실리콘층과 저마늄이 도핑된 제3도프드비정질실리콘층의 제2스택을 형성하는 단계;
    상기 제1스택과 제2스택을 각각 식각하여 제1게이트전극 및 제2게이트전극을 형성하는 단계; 및
    상기 제1게이트전극과 제2게이트전극을 각각 상기 제1격자부정합된 결정질실리콘층 및 제2격자부정합된 결정질실리콘층으로 변환하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1게이트전극 및 제2게이트전극을 형성하는 단계 이후에,
    상기 기판에 소스영역 및 드레인영역을 형성하기 위한 불순물의 도핑 단계; 및
    상기 소스영역 및 드레인영역에 도핑된 불순물의 활성화 어닐링 단계를 더 포함하고,
    상기 활성화어닐링에 의해 상기 제1격자부정합된 결정질실리콘층 및 제2격자부정합된 결정질실리콘층으로 변환되는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1스트레인드-게이트전극을 형성하는 단계 및 상기 제2스트레인드-게이트전극을 형성하는 단계 이후에,
    상기 제1격자부정합된 결정질실리콘층과 제2격자부정합된 결정질실리콘층 상에 금속실리사이드층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1트랜지스터영역은 상기 제1스트레인드-게이트전극에 의한 인장스트레스드채널을 포함하고, 상기 제2트랜지스터영역은 상기 제2스트레인드-게이트전극에 의한 압축스트레스드채널을 포함하는 반도체장치 제조 방법.
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