KR100295915B1 - 듀얼게이트를적용한시모스트랜지스터의제조방법 - Google Patents

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Abstract

듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법에 있어서, 소자 분리 영역을 형성하고, P형 우물 및 N형 우물을 형성하고, 완충 산화막을 제거한 후에 진행되는, 게이트 산화막을 성장시키고 다결정 규소를 적층하고 다결정 규소에 P형 불순물을 도핑하는 과정을 하나의 장비 내에서 통합하여 진행한 다음, 다결정 규소를 패터닝하여 PMOS 소자의 게이트 전극을 형성하여 작업자에 의한 기판 오염의 염려를 줄이고, 연속되는 공정간의 시간 간격을 적절하게 조절할 수 있다. 또, P형 우물을 형성하는 과정 다음에 P형 불순물을 P형 우물의 상부에 도핑하거나, N형 우물을 형성하는 과정 다음에 N형 불순물을 N형 우물의 상부에 도핑하여 짧은 채널 효과가 발생하는 것을 억제할 수도 있다.

Description

듀얼 게이트를 적용한 시모스 트랜지스터의 제조 방법
이 발명은 듀얼 게이트(dual gate)를 적용한 CMOS(complementary metal oxide silicon) 트랜지스터를 제조하는 방법에 관한 것으로서, 더 자세하게는 게이트 산화막의 성장과 게이트 전극 형성을 위한 다결정 규소의 적층 및 다결정 규소 도핑을 통합 공정을 통해 진행하는 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법에 관한 것이다.
듀얼 게이트라 함은 CMOS 트랜지스터의 N채널의 다결정 규소 게이트와 P채널의 다결정 규소 게이트를 각각 N형 불순물과 P형 불순물로 도핑한 것을 말하는데, 이처럼 다결정 규소 게이트를 불순물로 도핑하는 이유는 게이트의 전도성 등을 향상시키기 위한 것이며, N채널은 N형으로, P채널은 P형으로 도핑함으로써 CMOS 트랜지스터의 안정성을 향상시킬 수 있다.
이제, 종래의 기술에 의하여 듀얼 게이트를 적용한 CMOS 트랜지스터를 형성하는 방법에 대하여 설명한다.
반도체 기판에 완충 산화막 성장, 질화막 적층, 질화막과 완충 산화막 패터닝(patterning), 채널 스톱(channel stop)을 위한 불순물 도핑, 필드 산화막(field oxide) 성장 등의 과정을 거쳐 반도체 기판의 트랜지스터가 형성될 두 부분에는 얇은 완충 산화막이 덮여 있고 나머지 부분에는 두꺼운 필드 산화막이 덮이도록 한다. 다음, 감광제를 도포하고, 노광, 현상하여 두 부분의 완충 산화막 중의 한 부분을 노출시키고, 붕소 등의 P형 불순물을 주입하여 P형 우물을 형성한다. 다시, 감광제를 도포, 노광, 현상하는 과정을 통해 나머지 한 부분의 완충 산화막을 노출시키고, 인 등의 N형 불순물을 주입하여 N형 우물을 형성한다. 이어서, P형 및 N형 우물 위의 완충 산화막을 식각하여 제거하고 다시 게이트 산화막을 성장시킨다. 다음, 다결정 규소층를 적층하고 P형 불순물로 다결정 규소층을 도핑(doping)한 후, 다결정 규소층을 패터닝하여 N형 우물 상부의 게이트 전극을 형성한다. 다시, 다결정 규소를 적층하고 N형 불순물로 다결정 규소층을 도핑한 후, 패터닝하여 P형 우물 상부의 게이트 전극을 형성한다.
그런데, 종래에는 이러한 각 단위 공정을 따로따로 분리되어 있는 장비에서 별도로 진행한다. 따라서, 작업자를 통한 운반 과정에서 기판이 오염될 우려가 높고, 계속되는 공정간의 시간 간격을 적절하게 조절하는 데도 어려움이 있다.
이후 P형 우물에 N형 불순물을 도핑하여 NMOS의 소스 및 드레인 전극을 형성하고, N형 우물에 P형 불순물을 도핑하여 PMOS의 소스 및 드레인 전극을 형성하며, 절연막 적층, 금속 배선의 형성 등의 과정을 거쳐 CMOS 트랜지스터를 형성한다.
본 발명이 이루고자 하는 기술적 과제는 기판의 오염 가능성을 감소시키는 것이다.
본 발명의 다른 과제는 연속되는 공정간의 시간 간격을 적절히 조절할 수 있도록 하는 것이다.
본 발명의 또 다른 과제는 CMOS 트랜지스터 내의 짧은 채널 효과를 억제하는 것이다.
도 1a 내지 도 1f는 본 발명의 실시예에 따라 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 과정을 나타내는 단면도이다.
위와 같은 과제를 해결하기 위하여 본 발명에서는 소자 분리 영역을 형성하고, 제1 도전형 우물 및 제2 도전형 우물을 형성하고, 완충 산화막을 제거한 후에 진행되는, 게이트 산화막을 성장시키고 다결정 규소를 적층하고 다결정 규소에 제1 도전형의 불순물을 도핑하는 과정을 하나의 장비 내에서 통합하여 진행한 다음, 다결정 규소를 패터닝하여 게이트 전극을 형성한다.
여기서, 제1 도전형의 불순물은 P형 불순물이고 제1 도전형 불순물이 도핑된 다결정 규소를 패터닝하여 형성한 게이트 전극은 PMOS 소자의 게이트 전극일 수 있다.
또, 제1 도전형 우물을 형성하는 과정 다음에 제1 도전형 불순물을 제1 도전형 우물의 상부에 도핑하거나, 제2 도전형 우물을 형성하는 과정 다음에 제2 도전형 불순물을 제2 도전형 우물의 상부에 도핑하여 짧은 채널 효과(short channel effect)가 발생하는 것을 방지할 수도 있다.
이제 첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따라 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 과정을 나타내는 단면도이다.
먼저, 반도체 기판(10)에 완충 산화막(210, 220) 성장, 질화막(30) 적층, 질화막(30)과 완충 산화막(210, 220) 패터닝(patterning), 채널 스톱(channel stop)을 위한 불순물 도핑, 필드 산화막(40)(field oxide) 성장 등의 과정을 거쳐, 도 1a에 나타낸 바와 같이, 반도체 기판(10)의 트랜지스터가 형성될 두 부분에는 얇은 완충 산화막(210, 220) 및 질화막(30)이 덮여 있고 나머지 부분에는 두꺼운 필드 산화막(40)이 덮이도록 한다.
다음, 질화막(30)을 제거하고, 도 1b와 같이, 감광제(510)를 도포하고, 노광, 현상하여 한 쪽 완충 산화막(210)을 노출시키고, 붕소 등의 3B족 원소를 4×1012개/㎠ 정도 주입하여 P형 우물(610)을 형성하고, 연속하여 P형 우물(610) 상부에 붕소 등의 3B족 원소를 고농도로 주입(pocket implant)하여 채널부(611)를 형성한다. 이 때, 불순물의 주입 깊이는 주입 에너지를 조절하여 조절할 수 있다.
감광제(510)를 제거하고, 도 1c와 같이, 다시 감광제(520)를 도포하고, 노광, 현상하여 나머지 한 쪽의 완충 산화막(220)을 노출시키고, 비소(Ar) 등의 5B족 원소를 4×1012개/㎠ 정도 주입하여 N형 우물(620)을 형성하고, N형 우물(620) 상부에 다시 인 등의 5B족 원소를 고농도로 주입(pocket implant)하여 채널부(621)를 형성한다.
우물(610, 620) 내에 그 우물이 도핑된 것과 같은 종류의 불순물을 다시 한 번 도핑하여 채널부(611, 621)를 형성하는 이유는 펀치 스루(punchthrough) 등의 짧은 채널 효과(short channel effect)를 억제하기 위한 것이다.
다음, 도 1d와 같이, 감광제(520)를 모두 제거하고, 완충 산화막(210, 220)을 식각하여 제거한다.
이어서, 도 1e와 같이, 게이트 산화막(310, 320)을 성장시키고, 다결정 규소층(700)을 적층하고, 다결정 규소층(700)에 붕소 등의 3B족 원소를 확산시킨다.
여기서, 게이트 산화막(310, 320)은 반도체 기판(10)을 800℃, 산소(O2) 분위기에서 열산화시켜 성장시키고, 다결정 규소층(700)은 비정질 규소를 저압 화학 기상 증착법(LPCVD)을 통하여 증착시키고 열처리하여 다결정화하여 형성하며, 불순물 도핑은 다결정 규소층(700)에 불순물을 확산시키는 방법에 의하는데, 이러한 공정들은 하나의 장비 내에 장치된 각 반응실(chamber)로 반도체 기판(10)이 자동으로 이동되며 일괄적으로 진행되는 통합 공정(in-situ process)에 의하여 수행된다.
다음, 도 1f에 나타낸 바와 같이, 다결정 규소층(10)을 패터닝하여 N형 우물 상부의 게이트 산화막(310) 위에 P+ 게이트 전극(710)을 형성한다. 계속해서 감광제를 도포하고, 노광, 현상하여 P형 우물(620) 상부의 게이트 산화막(320)을 노출시키고, 다결정 규소층(700)을 적층하고 N형 불순물로 도핑하고 패터닝하여, P형 우물(620) 상부의 게이트 산화막(320) 위에 N+ 게이트 전극(720)을 형성한다.
이상에서, P+게이트 전극(710)과 N+ 게이트 전극(720)을 형성하는 순서를 서로 바꾸는 것도 가능하다.
이후 P형 우물(620)에 N형 불순물을 주입하여 NMOS의 소스 및 드레인 전극을 형성하고, N형 우물(610)에 P형 불순물을 주입하여 PMOS의 소스 및 드레인 전극을 형성하고, 850℃에서 30분간 그리고 1,000℃에서 5초간 2단계에 걸쳐 열처리하여 주입된 불순물이 충분히 활성화 되도록 한다. 계속해서 절연막 적층, 금속 배선의 형성 등의 과정을 거쳐 CMOS 트랜지스터를 제조한다.
본 발명에서와 같이, 게이트 산화막 성장, 다결정 규소의 적층 및 다결정 규소에의 불순물 도핑 과정을 하나의 장비 내에서 통합하여 진행하면, 작업자가 기판 운반하는 과정의 수를 줄일 수 있고, 연속 진행되는 공정을 적절한 시간 내에 거치도록 할 수 있어서 CMOS 트랜지스터의 작동 성능을 향상시킬 수 있다. N형 우물 및 P형 우물에 각각 N형 불순물, P형 불순물을 주입하여 채널부를 형성함으로써 짧은 채널 효과를 억제할 수 있다.

Claims (4)

  1. 소자 분리 영역을 형성하는 단계, 상기 반도체 기판 상부에 P형 우물을 형성하는 단계, 상기 반도체 기판 상부에 상기 P형의 우물과는 상기 소자 분리 영역에 의하여 분리되도록 N형의 우물을 형성하는 단계, 상기 P형 및 N형의 우물 상부에 덮여 있는 완충 산화막을 제거하는 단계, 상기 반도체 기판에 게이트 산화막을 형성하고, 다결정 규소층을 적층하고, 상기 다결정 규소층에 P형의 불순물을 도핑하는 과정을 하나의 장비 내에서 통합적으로 진행하는 단계, 상기 다결정 규소층을 패터닝하여 제1 게이트 전극을 형성하는 단계, 상기 N형 우물 상부에 제2 게이트 전극을 형성하는 단계를 포함하는 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법.
  2. 제1항에서, 상기 제2 게이트 전극을 형성하는 단계는 상기 제1 게이트 전극을 감광제로 덮은 다음에, 다결정 규소층을 적층하는 단계, 다결정 규소층에 N형 불순물을 도핑하는 단계를 하나의 장비 내에서 통합적으로 진행하는 단계인 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법.
  3. 제1항 또는 제2항에서, 상기 P형의 우물을 형성하는 단계 다음에 P형의 불순물을 P형의 우물 상부에 도핑하는 단계를 더 포함하는 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법.
  4. 제3항에서, 상기 N형의 우물을 형성하는 단계 다음에 N형의 불순물을 N형의 우물 상부에 도핑하는 단계를 더 포함하는 듀얼 게이트를 적용한 CMOS 트랜지스터를 제조하는 방법.
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