KR100306504B1 - 저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법 - Google Patents

저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법 Download PDF

Info

Publication number
KR100306504B1
KR100306504B1 KR1019990028342A KR19990028342A KR100306504B1 KR 100306504 B1 KR100306504 B1 KR 100306504B1 KR 1019990028342 A KR1019990028342 A KR 1019990028342A KR 19990028342 A KR19990028342 A KR 19990028342A KR 100306504 B1 KR100306504 B1 KR 100306504B1
Authority
KR
South Korea
Prior art keywords
substrate
region
dopant
forming
source
Prior art date
Application number
KR1019990028342A
Other languages
English (en)
Other versions
KR20000016929A (ko
Inventor
알버트엠.버지몬트
크리스토퍼아이.마이컬
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR20000016929A publication Critical patent/KR20000016929A/ko
Application granted granted Critical
Publication of KR100306504B1 publication Critical patent/KR100306504B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

알맞은 소오스/드레인 접합 및 트랜지스터 특성을 형성하는 저 비용 방법이 개시되었다. 마스킹 단계의 통합을 통해 소오스/드레인 공정은 성능손실없이 상당히 저렴한 비용을 갖는다. 블랭킷 보론 주입은 PMOS에 대한 PLDD주입과 NMOS에 대한 할로 영역주입으로 이용된다. 게이트에 측벽 스페이서의 형성후에 마스크된 비소와 인 주입은 N+주입으로 이용된다. 인은 비소보다 더 빨리 구동하기 때문에, 요구된 N+/NLDD/할로 구조가 생성된다. 그리고나서 마스크된 보론 주입은 P+주입으로 이용된다. 따라서, 소오스/드레인 접합은 두 개의 마스크된 주입을 이용하여 형성된다. 다른 실시예에서, 인의 제3 마스크된 주입은 비소로 주입되는 인 대신에 측벽 스페이서 디포지션에 앞서 NLDD접합을 형성하기 위해 이용된다.

Description

저가의 미크론 이하의 깊이를 갖는 ＣＭＯＳ 제조방법{LOW COST DEEP SUB-MICRON CMOS PROCESS}
본 발명은 반도체 집적회로를 제조하는 방법에 관 한 것으로, 특히 미크론 이하의 깊이를 갖는 상보형 MOS(CMOS)에서 알맞은 소오스/드레인 접합과 트랜지스터 특성을 형성하는 방법에 관 한 것이다.
현재 미크론 이하(sub-micron)의 깊이를 갖는 CMOS공정은 약간 도핑된 드레인(LDD)접합을 갖는 알맞은 소오스/드레인(S/D)접합을 형성하고 원하는 트랜지스터 특성을 형성하기 위해 4 포토리소그래피 단계를 이용한다.
도1은 표준 미크론 이하의 깊이를 갖는 CMOS공정의 중간단계에서 반도체 기판(10)의 단면도를 나타낸다. 기판(10)은 격리 영역(15), 기판(10) 표면상의 게이트 산화물층(20) 및 폴리실리콘 게이트(25)로 나타내었다. 포토레지스트 층(30)은 N-웰(35)위에 패턴되고 다음에 자체정렬된 NLDD접합(40)을 형성하는 마스크된 N-주입이 수행된다. 또한 P-주입은 할로(halo)영역(45)을 형성하여 수행된다. 그리고 나서 포토레지스트 층(30)이 제거되고 열 순환이 N-주입과 P-주입에서 구동한다. 다음에 제2포토레지스트 층(50)이 도2에서 처럼 기판(10)위에 패턴된다. 마스크된 P주입은 자체-정렬된 PLDD접합(55)을 형성하여 수행된다.
도3은 게이트 산화물(20)이 제거된후에 폴리실리콘 게이트(25)에 형성된 스페이서 측벽(60)을 나타낸다. 제3 포토레지스트 층(65)은 N-웰 영역(35)위에 패턴된다. 마스크된 비소 N+ 주입이 소오스/드레인 접합(70)을 형성하여 수행된다. 포토레지스트 층(65)이 제거되고 어닐링 열적 순환이 N+주입에서 구동하기위해 이용된다.
도4는 마스크에 패턴된 4층 포토레지스트 층(75)을 나타낸다. 마스크된 P+주입은 소오스/드레인 접합(80)을 형성하여 수행된다. 다음에 포토레지스트 층(75)이 제거되고 어닐링 열적 순환이 P+주입에서 구동한다.
따라서, 도1-4에 나타낸바와 같이 표준 CMOS공정에서 LDD를 갖는 소오스/드레인 접합을 형성하는데 4가지 포토리소그래피 단계가 있다. 그러나 각각의 리소그래피 단계는 사용된 재료와 생산량의 감소 때문에 비용과 시간소모가 있다. 그러므로, 요구된 포토리소그래피 단계의 양을 제한하는 방법이 필요하다.
본 발명의 의하여, 미크론 이하의 CMOS장치에 대하여 알맞은 소오스/드레인 접합과 트랜지스터 특성을 형성하기 위한 저 비용의 방법은 최소의 마스킹 단계를 이용하는 것이다. 마스킹 단계의 통합을 통해, 소오스/드레인 공정은 성능의 손실없이 상당히 저렴한 비용을 갖는다. 보론의 P주입 적용은 PMOS대하여 PLDD접합과 NMOS에 대하여 할로 영역을 동시에 형성하기 위해 이용된다. 측벽스페이서가 게이트의 벽에 인접하여 형성된후 마스크된 비소와 인 주입은 측벽 스페이서와 정렬되는 N+주입으로 이용된다. 비소와 인 주입은 이전의 보론주입을 과잉보상 한다. NLDD접합은 N+어닐 열적 순환동안 형성되는데, 그이유는 인이 비소보다 더 신속하게 측벽 스페이서 아래에서 구동하기 때문이다. 이때에 P-할로 구조가 한정된다. 그리고나서 마스크된 보론 주입이 PMOS영역에서 P+소오스/드레인 접합을 형성하기 이용된다.
다른 실시예에 있어서, 인은 비소와 함께 동시에 주입되는 것이 아니라 측벽 스페이서 디포지션에 앞서 NLDD접합을 형성하기 위해 주입된다. 이 변형실시예는 마스크된 인의 주입을 이용하길 요구한다.
따라서, 두 마스크된 주입은 요구하는 소오스/드레인 접합을 형성하기 위해 본 발명의 일실시예에 따라 이용되는 반면에, 세 마스크된 주입은 다른 실시예에 이용된다. 결과적으로 본 발명에 따른 소오스/드레인 공정은 상당히 저렴한 비용을 가지며 네 마스크를 이용하는 종래의 방법과 비교하여 성능의 손실이 없다.
도1내지 도4는 종래기술에 따른 CMOS장치의 제조로서 여러단계에서 반도체 기판의 개략적인 단면도.
도5내지 도13은 본 발명에 따른 CMOS장치의 제조로서 여러단계에서 반도체 기판의 개략적인 단면도.
도5는 본 발명에 따른 상보형 금속 산화물 실리콘(CMOS)장치의 제조로서 중간단계에서 반도체 기판의 개략적인 단면도이다. 반도체 기판(100)은 얕은 트랜치 격리영역(110)을 갖는다. 반도체기판(100)은 PMOS영역(120)을 형성하는 N-웰을 가진 P-형 실리콘 기판이다. 그러나 기판의 다른 형태가 이용될 수 있는데, 예를들어 N-형 기판은 NMOS영역(130)에서 P-형 웰로 이용될 수 있으며, 또한 N 또는 P-형 기판은 N과 P-형 웰 영역 및/또는 에피텍셜층(도시하지 않음)으로 이용될 수 있음은 물론이다. 격리영역(110)이 얕은 트랜치 격리 영역(110)으로 나타내는 반면에, 다른 격리방법은 실리콘의 국부산화(LOCOS)또는 선택적 에피텍셜 성장이 이용될 수 있음은 물론이다.
도5는 기판(100)의 상부표면(105)에 형성된 유전체 층(140)을 나타낸다. 유전체층(140)은 건조한(O2)환경, 습한(H2O)환경 또는 이들 두 환경의 결합과 같은 종래 방법으로 열적 성장되는 실리콘 산화물 층이 될 수 있다. 폴리실리콘 게이트(150,155)는 유전체 층(140)위에 놓여 형성된다. 또한 게이트(150,155)는 비정질 실리콘이나 비정질 실리콘 및 폴리실리콘의 결합으로부터 형성될 수 있음은 물론이다. 폴리실리콘게이트(150,155)는 CVD로 폴리실리콘 층을 디포지트하고, 표준 포토리소그래피를 통해 게이트 구조를 패턴닝하고, 기술을 에칭하는것과 같은 종래방법으로서 형성된다. 폴리실리콘 게이트(150,155)는 이 단계에서 언도핑된다.
도6에서 나타낸바와 같이, P-약간 도핑된 드레인(PLDD;170)접합은 PMOS영역(120)내에 형성된다. 동시에 할로구조로 작용하는 P-도핑된 영역(160)은 NMOS영역 (130)내에 형성된다. PLDD접합(170)과 P-도핑된 영역(160)은 기판(100)이 70기울어지는 동안, 약 25 KeV의 에너지에서 약 5 x 1013cm-2의 도즈량으로 보론(BF2)의 블랭킷(blanket)(언마스크된) PLDD에서 동시에 형성된다. 비교적 높은 에너지(50-100KeV)와 함께 좀더 적극적인 경사도(약300)는 채널 효과를 줄이는데 이용될 수 있다. PLDD는 여러번, 예를들어 두 번 또는 네 번 주입되며, 반면에 기판(100)은 각각의 주입사이에서 회전된다.
보론은 유전체 층(140)을 통해 주입되며, 상기 유전체층(140)은 공정중에 오염으로부터 주입영역(160 및 170)을 보호한다. 보론의 블랭킷 주입이 이용되기 때문에, 마스크된 PLDD주입을 할 필요가 없다. 폴리실리콘게이트(150,155)는 블랭킷 보론주입동안 약간 도핑된다.
PLDD접합(170)에서 보론의 농도는 장치의 구동전류를 결정하는데 중요한 인자이다. 따라서, 주입에너지와 보론 주입의 도즈량을 조정함으로써 장치의 구동전류가 제어될 수 있다. 더욱이 주입각도는 장치를 목표하는 성능에 일치시키기 위해 조정될 수 있다.
도7은 폴리실리콘 게이트(150,155)에 형성된 측벽 스페이서(180)를 나타낸다. 측벽스페이서(180)는 실리콘 질화물같은 유전체 재료의 블랭킷 층을 디포지트하는 종래의 방법으로 형성되며, 또한 층을 이방성 에칭하면, 측벽스페이서(180)가 남는다. 실리콘 질화물 및/또는 산화물과 질화물의 결합과 같은 다른 유전체 재료는 번갈아 이용될 수 있다. 도7에 나타낸바와 같이, 유전체층(140)은 기판(100)으로부터 제거되지만, 게이트유전체 층(145)으로서 폴리실리콘 게이트(150,155)아래에 남는다. 유전체 층(140)은 측벽 스페이서(180)를 형성하는 동안 에칭되어 없어진다. 보론 주입동안 발생하는 오염은 유전체층(140)을 에칭함으로써 게거된다. 나머지 유전체층(140)이 N+및 P+주입동안 보호의 역할을 하는 것과 함께 유전체 층(140)은 상기 단계동안 부분적으로 에칭되어 없어질 뿐이다. 나머지 유전체(140)는 후술하는 바와 같이, N+및 P+주입후에 에칭되어 없어진다.
도8에 나타낸바와 같이, 포토레지스터(190)층은 기판(100)의 표면(105)에 인가되고 PMOS영역(120)위에 마스크를 형성하기 위해 공지된 방법으로 패턴된다. 그리고나서 N+형 도펀트는 측벽 스페이서(180)와 정렬되는 소오스와 드레인(S/D)접합(200)을 형성하도록 주입된다. 폴리실리콘 게이트(150)는 이 공정중에 N+도핑된다.
본 발명의 일실시예에 있어서, N+형 도펀트는 인과 화합하여 비소이다. 본 실시예에서, 비소는 약50 KeV의 주입에너지와 5 x 1015cm-2의 도즈량을 갖는 반면에, 인의 주입에너지는 1 x 1014cm-2의 도즈량에서 약 20 KeV이다. 인의 농도는 장치의 구동전류를 결정하는데 중요한 인자이다. 따라서 장치의 구동전류는 주입에너지와인의 도즈량을 조정함으로써 제어된다. S/D접합(200)에서 결합된 비소와 인의 N+주입은 P-도핑된 영역(160)에 보론 주입을 과잉보상함으로써 P-도핑된 영역(162)을 감소시킨다. 더욱이 N+주입은 폴리실리콘게이트(150)에 블랭킷 보론주입을 과잉보상한다.
포토레지스트(190)는 제거되고, 어닐열적순환은 도9에 나타낸바와같이 게이트(150)아래에 N+주입을 구동하기 위해 이용된다. 열적순환은 약 9000C(섭씨)에서 30분동안 질소환경에 있다. N+형 도펀트가 인과 결합된 비소인 본 실시예에서 열적순환은 비소보다 더 신속하게 인을 구동한다. 따라서, NLDD접합(210)은 감소된 P-영역(162)내에 형성되며 할도영역(164)은 이에의해 한정된다. 그러므로 요구된 N+/NLDD/할로구조는 NLDD를 마스크할 필요없이 형성된다. 도10은 N+/NLDD/할로구조에 더 가까운 도면을 나타낸다.
도13은 본 발명에 따라 NLDD접합을 형성하는 다른 실시예를 나타낸다. 도13에서, 인은 측벽 스페이서(180)의 형성에 앞서 주입된다. 본 실시예에서 인은 N+주입동안 비소 주입과 결합되지 않는다. 본 실시예에서 NLDD마스크(240)는 일반적으로 NMOS영역(130)을 노출하기 위해 포토레지스트층으로부터 패턴된다. 그리고나서 인은 약 1 x 1014cm-2의 도즈량과 약 20 KeV의 주입에너지에서 NMOS영역(130)으로 주입된다. 약 300내지 400의 주입각도가 이용될 수 있다. NLDD마스크(240)가 제거되며열적순환은 도13에서처럼 게이트(150)아래의 NLDD접합(210)으로 인을 유도한다. 인은 P-도핑된 영역(160)에서 보론 도핑을 과잉보상함으로써 할로영역(164)을 한정한다. 또한 인은 폴리실리콘게이트(150)에 보론 도핑을 과잉보상한다. 나머지 제조공정은 도7에서 나타낸 측벽 스페이서(180)의 형성과 도8에 나타낸(인없이 비소로서)N+주입을 포함하는 상기 실시예와 유사하다.
도11은 PMOS영역(120)내에 P+형 도펀트 주입을 나타낸다. 포토레지스트(220)층은 기판(100)표면에 인가되고 NMOS영역(130)위에 마스크를 형성하기위해 공지된 방법으로 다시 패턴된다. 종래의 보론(BF2)의 P+형 도펀트는 25 KeV의 에너지와 5 x 1015cm-2의 도즈량이 주입된다. P+주입은 (도11에서처럼)S/D접합(230) 뿐만아니라 P+도핑된 폴리실리콘 게이트(155)를 형성한다. 그리고나서 포토레지스트(220)는 도12에서 나타낸바와 같이 제거되고 10초동안 10500C로서 종래의 신속한 열적공정 활성화는 P+형 도펀트에서 구동하기위해 이용된다.
따라서 요구된 소오스/드레인 접합이 형성됨과 함께, 약간도핑된 드레인 접합을 포함하여 요구된 CMOS장치의 제조로서 나머지 단계가 종래의 공정 방법에 따라 수행될 수 있다.
본 발명은 특정 실시예와 관련하여 기술되었지만 이들 실시예의 변경은 본 기술의 당업자에 의해 명확해질 것이다. 예를들어 도펀트가 본 발명에 따른 차이정도로 주입될 수 있다는 것은 당업자에 의해 이해가 될 것이다. 그러므로 첨부된 청구범위의 사상과 범위는 앞서 설명한 것에 제한되지 않는다.
본 발명의 의하여, 저 비용과 최소의 마스킹 단계가 미크론 이하의 CMOS장치에 대하여 알맞은 소오스/드레인 접합과 트랜지스터 특성을 형성하게된다. 본 발명의 일실시예에서는 두 마스크된 주입이 요구하는 소오스/드레인 접합을 형성하고 있으며, 다른 실시예에서는 세 마스크된 주입이 이용된다. 결과적으로 본 발명에 따른 소오스/드레인 공정은 상당히 저렴한 비용을 가지며 네 마스크를 이용하는 종래의 방법과 비교하여 성능의 손실이 없다.

Claims (5)

  1. 기판내에 소오스/드레인 접합을 형성하는 방법에 있어서,
    상기 기판내에 NMOS영역과 PMOS영역을 갖는 활성영역을 형성하는 단계;
    상기 기판의 표면에 상기 활성영역위에 형성된 게이트 전극을 형성하는 단계;
    상기 기판내로 상기 활성영역의 소오스/드레인접합내에 형성된 제1전도형의 도펀트의 블랭킷 주입을 수행하는 단계;
    상기 게이트 전극의 각각의 반대측벽에 인접한 측벽 스페이서를 형성하는 단계;
    제2 전도형의 도펀트가 도입되는 것을 요구하는 상기 활성영역에 노출되도록 상기 기판 표면에 제1 마스크를 형성하는 단계;
    상기 기판의 노출된 활성영역내로 상기 측벽스페이서와 정렬되고 상기 제1전도형의 도펀트를 과잉보상하는 상기 제2 전도형의 도펀트의 제1마스크된 주입을 수행하는 단계; 및
    상기 측벽아래에서 상기 제2 전도형의 도펀트를 구동하는 어닐링 열적순환을 수행하는 단계를 포함하는 것을 특징으로하는 기판내에 소오스/드레인 접합을 형성하는 방법.
  2. 제 1항에 있어서,
    상기 제1 전도형의 도펀트는 상기 PMOS영역에서 약간 도핑된 드렌인과 상기 NMOS영역에서 할로 구조를 형성하는 것을 특징으로 하는 기판내에 소오스/드레인 접합을 형성하는 방법.
  3. 제 2항에 있어서,
    상기 제1 전도형의 도펀트는 보론을 포함하는 것을 특징으로 하는 기판내에 소오스/드레인 접합을 형성하는 방법.
  4. 제 1항에 있어서,
    상기 제 1 마스크는 상기 기판의 NMOS영역을 노출하기 위해 형성되고, 상기 제 2 전도형의 도펀트는 상기 기판의 NMOS영역에 소오스/드레인 접합을 형성하는 것을 특징으로하는 기판내에 소오스/드레인 접합을 형성하는 방법.
  5. 반도체 기판내에 소오스/드레인 접합을 형성하는 방법에 있어서,
    NMOS영역과 PMOS영역을 갖는 상기 기판에 상측 표면을 제공하는 단계;
    상기 NMOS영역과 상기 PMOS영역위에 놓인 상기 기판의 표면에 게이트 전극을 형성하는 단계;
    상기 기판내로 제1 도펀트의 블랭킷 주입을 수행하는 단계를 포함하는데, 상기 블랭킷 도펀트는 상기 PMOS영역에 약간 도핑된 드레인 접합과 상기 NMOS영역에 할로 영역을 형성하며;
    상기 게이트 전극의 벽에 인접한 측벽 스페이서를 형성하는 단계;
    상기 기판의 NMOS영역을 노출하기 위해 상기 기판의 표면에 제1 마스크를 형성하는 단계;
    상기 기판의 NMOS영역내로, 상기 측벽 스페이서와 정렬된 NMOS영영에 형성되고 상기 NMOS영역에 소오스/드레인 접합을 형성하는 제2 도펀트의 마스크된 주입을 수행하는 단계; 및
    상기 측벽 스페이서 아래에서 제2 도펀트를 구동하기위해 어닐링 열적 순환을 수행하는 단계를 포함하는 것을 특징으로하는 반도체 기판내에 소오스/드레인 접합을 형성하는 방법.
KR1019990028342A 1998-08-19 1999-07-14 저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법 KR100306504B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/136,893 US6184099B1 (en) 1998-08-19 1998-08-19 Low cost deep sub-micron CMOS process
US09/136,893 1998-08-19
US9/136,893 1998-08-19

Publications (2)

Publication Number Publication Date
KR20000016929A KR20000016929A (ko) 2000-03-25
KR100306504B1 true KR100306504B1 (ko) 2001-11-01

Family

ID=22474872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990028342A KR100306504B1 (ko) 1998-08-19 1999-07-14 저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법

Country Status (3)

Country Link
US (1) US6184099B1 (ko)
KR (1) KR100306504B1 (ko)
DE (1) DE19939244A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243958A (ja) 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100336040B1 (ko) * 1999-04-23 2002-05-08 윤종용 할로 구조를 지닌 전계 효과 트랜지스터 및 제조 방법
US6461928B2 (en) * 2000-05-23 2002-10-08 Texas Instruments Incorporated Methodology for high-performance, high reliability input/output devices and analog-compatible input/output and core devices using core device implants
US6303421B1 (en) * 2000-07-17 2001-10-16 United Microelectronics Corp. Method of manufacturing CMOS sensor
US7772063B2 (en) * 2004-08-11 2010-08-10 Identifi Technologies, Inc. Reduced-step CMOS processes for low-cost radio frequency identification devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
US5272367A (en) * 1988-05-02 1993-12-21 Micron Technology, Inc. Fabrication of complementary n-channel and p-channel circuits (ICs) useful in the manufacture of dynamic random access memories (drams)
US5424567A (en) * 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
US5405791A (en) * 1994-10-04 1995-04-11 Micron Semiconductor, Inc. Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
US5654213A (en) * 1995-10-03 1997-08-05 Integrated Device Technology, Inc. Method for fabricating a CMOS device

Also Published As

Publication number Publication date
US6184099B1 (en) 2001-02-06
KR20000016929A (ko) 2000-03-25
DE19939244A1 (de) 2000-03-02

Similar Documents

Publication Publication Date Title
US6707062B2 (en) Transistor in a semiconductor device with an elevated channel and a source drain
EP1478029B1 (en) Method of fabricating a MOS transistor
KR100392901B1 (ko) 비대칭약간도프된드레인(lcd)mos소자의제조방법
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
JP3394408B2 (ja) 半導体装置及びその製造方法
KR100837555B1 (ko) 반도체 소자 및 그 제조 방법
US6083798A (en) Method of producing a metal oxide semiconductor device with raised source/drain
US5457060A (en) Process for manufactuirng MOSFET having relatively shallow junction of doped region
US5348896A (en) Method for fabricating a BiCMOS device
KR100306504B1 (ko) 저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법
KR100200757B1 (ko) 반도체소자 및 그 제조방법
US5920784A (en) Method for manufacturing a buried transistor
US6448121B1 (en) High threshold PMOS transistor in a surface-channel process
JPS62181458A (ja) 相補型ｍｏｓトランジスタ及びその製造方法
KR100247694B1 (ko) 반도체소자의 제조 방법
KR100676194B1 (ko) 씨모스(ｃｍｏｓ) 트랜지스터 제조방법
KR100247816B1 (ko) 반도체장치의 제조방법
KR100497221B1 (ko) 반도체 소자의 제조 방법
KR100190045B1 (ko) 반도체장치의 제조방법 및 그 구조
KR950000151B1 (ko) Itldd 구조의 반도체장치의 제조방법
JP2953915B2 (ja) 半導体集積回路装置及びその製造方法
KR100264211B1 (ko) 반도체장치의 제조 방법
US7101746B2 (en) Method to lower work function of gate electrode through Ge implantation
KR940005734B1 (ko) Cmos 소자 제조 방법
KR100472769B1 (ko) Cmos양립가능한공정에서표면-채널nmos및pmos트랜지스터를형성하는방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130729

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140730

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee