KR950000151B1 - Itldd 구조의 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 (a)∼(c)는 종래의 제조방법에 의해 제조된 반도체 장치의 단면도 .
제 2 도 (a)∼(c)은 본 발명의 제조공정을 보인 단면도.
본 발명은 반도체 상의 제조방법에 관한 것으로서, 특히 ITLDD (inverse T Gated Lightly Doped Drain) 구조를 갖는 MOS형 전계효과 트랜지스터 (이하, "MOSFET"라 칭함)의 제조방법에 관한 것이다.
VLSI는 고집적화, 고속화, 저소비전력화가 더욱더 가속되어, 최근에는 딥서브 마이크론 (deep sub micron) 시대로 접어들고 있으며, MOS 공정기술은 고집적화와 저비소비 전력화의 잇점으로 눈부신 발전을 거듭하여 쿼터-마이크론 (quarter-gmicron)시대를 눈앞에 두고있다.
최소 선폭이 쿼터 -마이크론 이하인 MOS 소자기술을 위해서는 극복해야할 많은 문제들이 산재해 있다.
그중 가장 심각한 문제를 언급해보면, 우선, 소자의 크기가 작아짐에 따라 나타나는 쇼트, 내로우, 채널(shot, narrow chanal)효과 및 DIBL(Drain Induced Barnier Lowering) 현상들이 나타나는데, 이것들을 억제하면서 소자의 성능을 증대시키기 위해서는, 채널의 불순물농도를 적절하게 조절하는 "Substrate Engineering" 기술이 요구된다.
그러나 기판의 불순물 농도를 적절히 조절하기 위해서는 박막 에피텍셜 (thin epitaxial)층 성장기술이나 MeV의 높은 에너지의 이온주입 기술들을 이용하거나, 기존기술의 연장선으로 딥 채널 이온(deep channel ion) 주입이나, ELDD나 소오스 /드레인영역 아래는 depletion폭을 줄이기 위해 도우핑 농도를 줄이고, 채널부분은 mobility를 증가시키기위해 도우핑농도를 낮게하는 NUDC(nonuniformly Doopel Channel)등의 기술을 사용하기도 한다.
그 다음문제로 소자의 크기가 작아짐에 따라 수반되는 높은 전계로 인해서 소자 신뢰성에 강한 영향을 미친다. 그래서 고신뢰성 소자를 설계하기 위해서는 LDD (Lightly Doped Drain ), GOLD (Gate Overlapped LDD) ITLDD(Inverse T gated LDD)등 "Drain Engineering"을 통하여 최적 소자 구조를 설계해야 한다. 이와같이 ULSI로 갈수록 MOS소자의 고밀도를 높이기 위해서는 채널길이 뿐만 아니라, 채널폭도 좁아져야 하고, 이러한 짧은 채널의 트랜지스터에는 쇼트 채널 (short cahnnel)효과나 핫 캐리어 효과 (hot carrier effect)등이 심각한 문제로 대두되고 있다.
뿐만아니라 좁은폭의 트랜지스터도 전류구동성이나, LOCOS에지(edge)에서 고전기장으로 인한 신뢰성 (reriability)문제로 크게 우려된다.
제 1 도의 (a)는 기존의 ITLDD형 MOSFET를 나타낸 것으로, 일반적인 MOSFET 구조보다 쇼트채널 효과가 핫 캐리어 효과에 좋은 구조이며, 기존의 LDD보다 전류구동성이 우수한 구조이다.
이와 유사한 구조로서 이온주입의 각도를 크게하여 게이트 중첨(gate overlap) 구조를 만드는 경우도 있다.
제 1 도의 (b)는 기존의 ELDD MOSFET으로서 펀치-쓰루(punch-through) 와 짧은 채널효과를 방지하는 역할을 하는 P-층을 LDD의 N-이온주입을 할때, P-층을 이온주입으로 형성시키는데 ,소오스 드레인 N+층보다 깊게 주입시킨다.
제 1 도의 (c)는 기존의 딥채널 (deep channel) 이온주입에 의한 MOSFET 으로서 펀치 쓰루와 짧은 채널효과를 방진하는 역할을 하는 P-층을 채널주입하기 바로 전에 채널 이온주입 영역보다 깊게 주입시킨다.
이러한 구조들은 제작도 용이하고 앞에서 언급된 많은 장점으로 인하여 실제 소자에 이 구조를 많이 이용한다. 그러나, 상기 반도체장치는 MOS소자의 고밀도를 높이는데 어느정도 기여를 하고 있지만, 그 특성에 있어서 만족할 만큼의 전력구동성과 핫캐리어효과를 기대할 수 없는 문제점이 있었다.
따라서, 본 발명에서는 종래의 ITLDD 구조의 MOS 형 FET 에 펀치쓰루 방지용 P-층을 게이트를 통하여 이온주입하여 형성하고, 이어 N+확산층을 형성하여 앞서 발생된 문제점을 해결하는 제조방법이 제안된 것이다.
본 발명의 목적은 기판의 불순물농도의 조절이 종래의 소자 구조에 비하여 용이하고, 아울러 딥서브마이크론 이하의 MOS소자를 제조하는 공정에 더욱 적합한 반도체 제조공법을 제공하는데 있다.
본 발명은 ITLDD 구조의 MOSFET 에 펀치쓰루 방지용 P-층을 형성하고 이어 N+확산층을 형성하여 전류구동성을 증가시킴과 동시에 핫 캐리어 효과를 개선한 것을 특징으로 한다.
이하 본 발명의 실시예을 상세히 설명한다. 제 2 도 (a)∼(1)는 본 발명에 의한 제조방법에 따라 MOS형반도체 장치를 제조하는 공정을 보인 단면도들이다.
여기에서는 NMOS형반도체장치를 제조하는 공정을 예시하지만, 이에 국한된 것은 아니고,PMOS형반도체장치를 제조하는데 응용될 수 있다.
먼저 ,제 2 도(a)는 실리콘 기판 (1)상에 웰(well : 2)을 형성한 것을 보인 도면으로서, NMOS를 제조하기 위해서는 P-웰을 형성한다.
이어 제 2 도 (b)에 도시된 바와 같이 상기 P-웰 (2)상에 LOCOS의 응력방지용 (stress relief ) 실리콘 산화막(3)을 5nm∼20nm 두께로 성장시킨 다음 그 위에 질화 실리콘막(4)을 증착한다.
상기 질화실리콘막(4) 위에 필드산화막을 형성하기 위하여 포토레지스터(photo resist )를 도포 및 식각하여서 상기 필드 산화막이 형성될 위치의 질화실리콘막(4)를 제거한 다음 필드이온주입을 행하고, 그리고 상기 패턴화된 포토레지스트를 제거 (strip)한 다음 300nm∼500nm두께의 필드산화막(5)을 제 2 도 (c)와 같이 성장한다.
제 2 도 (d)는 남아있는 질화실리콘막(4)을 습식화학적 식각방법(wet chemical etching)으로 제거한 다음 50nm∼100nm두께의 폴리실리콘 막(6)을 1차적으로 증착하고, 생폴리실리콘막(6)위에 극히 얇은 산화막(7)을 형성시킨 다음 그 위에 폴리실리콘막(8)을 2차적으로 증착하며 그 위에 얇은 산화막 (7)을 증착하고, 상기 폴리 실리콘 막(8) 상에 감광막(9)이 패터닝(patternig) 된 것을 보여주고 있다.
여기에서, 1차적으로 증착된 폴리실리콘막(6)을 제 1 폴리실리콘막 이라 칭하고, 2차적으로 증착된 폴리실리콘막(8)을 제 2 폴리실리콘막이라 정한다.
상기 공정에서, 감광막(9)을 도포하기 전에 제 1 및 제 2 폴리실리콘막(6,8)에 인을 이온주입하거나 또는 POCl3으로 도핑한다.
상기 감광막(9)의 패터닝(patterning)은 게이트 마스크를 사용하여 실행한다.
상기 제 1 및 제 2 폴리실리콘막(6,8)사이에 얇은 산화막 (7)을 형성시킨 것은 제 2 폴리실리콘막(8)을 식각할때 식각 저지층으로 사용하기 위함이다.
상기 산화막 (7)은 극히 얇기 때문에 제 1 폴리실리콘막(6)과 제 2 폴리실리콘막(8)사이에 터널링전류(tenneling current)가 흐르므로 전기적으로 게이트 폴리 실리콘이 전극으로 작용하는데 이상이 없다.
제 2 도(e)는 패턴화된 감광막(9)을 마스크로 사용하여 상기 최상층의 얇은 산화막(20)과 제 2 폴리실리콘막(8)을 식각하여, 상기 감광막(9) 하부에만 제 2 실리콘막이 남아있는 것을 보여주고 있다.
제 2(f)는 제 2 실리콘막(8)의 양단이 마스킹되고, 제 1 폴리실리콘 (6)을 통과하여 인(phosporus)의 불순물 이온을 주입하여 상기 P-웰(2)상에 N-확산층(11)을 형성한 구조를 보여주고 있다.
여기에서 PMOS 소자를 제조하기 위해서는 N-웰상에 P형 불순물이온을 주입하여 P 확산층을 형성한다.
제 2 도(g)는 질화막인 측벽스페이서(19)를 형성한 다음 비소(arsenic)이온을 주입하여 N-확산층(11)에 N+확산층 (13)을 형성한다.
이때, 상기 측벽스페이서(19)의 두께로 N-확산층(11)의 길이를 조절할 수 있고, 또한 게이트와 N-확산층의 중첩 길이를 조절할 수있다.
제 2 도 (h)는 상기 측벽스페이서(19)을 습식화학적 식각에 의해 제거한 구조를 보여주고 있다.
제 2 도 (i)는 펀치쓰루 방지용 P-층 (10)을 이온주입하여 다단계 구조로 형성한 것을 보여주고 있다.
제 2 도 (i)에서, 상기 측벽스페이서(19)가 제거된 상태에서 보론(boron) 이온을 주입하면, 제 2 폴리실리콘막(8)과, 제 1 폴리실리콘막(6) 및 게이트 산화막(3)을 통과하는 제 1 부분과, 제 1 폴리실리콘막과(6)과 게이트 산화막(3)을 통과하는 제2부분 밀 상기 게이트 산화막(3)을 통과하는 제 3 부분의 두께가 모두 상이하기 때문에 상기 P-웰(2)내에 형성되는 P-층(10)의 깊이가 각기 다르게 도핑된다.
즉, 두께가 클수록 P(2)에서 낮게 보론이온이 주입되고, 두께가 낮을수록 P 웰(2)에서 보론이론이 주입된다.
즉, 펀치쓰루 방지용 P-층의 이온주입깊이는 제 3 부분〉제 2 부분〉제 1 부분의 순서대로 P-웰(2)내에 형성된다.
따라서, 상기 게이트 형성위치의 하단에 있는 보론이론이 다른 부분보다 얕게 형성되어 있기 때문에 소오스/드레인 접합부분을 감싸게 되어 펀치쓰루현상을 효과적으로 방지하게 된다.
제 2 도(j)는 펀치쓰루 방지용 보론이온이 P-웰(2)내에 형성된 상태에서 CVD방법으로 산화막(14)을 형성한 구조를 보여주고 있다.
제 2 도(k) 는 콘택 마스크(contoct mask)를 사용하여 콘택(15)을 정외한 다음 식각한 구조를 보여주고 있고, 제 2 도(1)는 상기 콘택(15)에 배선용 금속막(16)을 증착한 완성된 구조를 보여주고 있다.
이와같이, 본 발명에 의해 제조된 MOS소자는 게이트영역이 소오스/드레인 영역과 중첩된 구조를 가지고, 아울러 펀치쓰루방지용 이온주입이 상기 게이트에 의해 자기 정렬되기 때문에 종래의 MOS 소자와는 다음의 이점이 있게 된다.
첫째, 게이트 영역 아래에 펀치쓰루 방지용 이온주입층이 형성되기 때문에 소오스/드레인 접합이 어느 정도 깊어도 공핍층 영역의 만남으로 인한 펀치쓰루현상이 감소되어 짧은 채널 효과 및 핫 캐리어 효과가 작게 나타난다.
또한 p+층(10)이 게이트 하단에는 다른 부분 보다 얇게 들어가게 되고, 아울러 소오스/드레인을 감싸는 형상으로 되기 때문에 펀치쓰루현상을 효과적으로 방지 할 수 있다.
둘째, 게이트가 역 T모양을 갖기 때문에 충분히 중첩된 LDD구조가 되어 종래의 LDD와 동일한 소자신뢰성을 가지며, 소자의 특성이 향상된다.
셋째, 소오스 /드레인 접합 아래에는 펀치쓰루 방지용 이온층이 깊게 형성되어 있기 때문에 딥채널 이온주입에 의한 방법이나 웰농도를 높여 짧은 채널의 소자를 만드는 경우보다 접합 패캐시던스가 줄어들어 소자의 동작 속도를 향상시켜 준다. 이러한 효과를 갖는 반도체 제조방법을 고집적 반도체 회로와 64메가 이상이 DRAM제조에 응용되어 고집적의 VLSI회로의 신뢰도 및 집적도를 향상시킬 수 있다.
Claims (1)
- 반도체기판(1)상에 웰(2)을 형성하는 공정과, 상기 웰(2)상에 실리콘 산화막(3) 및 질화실리콘 막(4)를 순차 형성한 다음 질화실리콘막(4)을 소정 패턴으로 제거하고, 이어 소자분리용 필드산화막(5)을 형성하고 질화실리콘(4)과 실리콘 산화막(3)을 습식 직각으로 제거하고 다시 실리콘 산화막(3)을 성장시키는 공정과, 상기 실리콘 산화막(3)상에 제 1 폴리실리콘막과(6), 직각 방지용 산화막(7), 제 2 폴리실리콘막(8) 및 얇은 산화막(20)을 순차 형성한 다음 소정 패턴의 감광막(9)을 게이트 마스크로 이용하여 상기 얇은 산화막(2)와 제 2 폴리실리콘막(8)을 정의 제거하는 공정과, 이를 마스크로 사용하여 이온주입으로 N-확산층(11)을 상기 웰(2)에 형성하는 공정과, 상기 제 2 폴리실리콘막(8) 및 얇은 산화막 (20)과 그것들의 측벽의 질화막 측벽 스페이서(19)을 형성시켜 이것을 마스크로 하여 제 1 폴리실리콘을 선택으로 식각하고 이온주입으로 N+확산층(13)을 이온주입하여 형성하는 공정과, 상기 질화막측벽스페이서(19)를 제거하여 이온주입으로 상기 P-웰(2)내에 다단으로 P-층(10)을 형성하는 공정 및, 이어, 산화막 (14)을 도포 및 식각하여 콘택(15)을 형성한 다음 이 콘택(15)에 배선용 금속막(16)을 형성하는 공정을 포함하는 MOS형 반도체장치의 제조 방법.
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