KR100280535B1 - 모스 트랜지스터 제조방법 - Google Patents

모스 트랜지스터 제조방법 Download PDF

Info

Publication number
KR100280535B1
KR100280535B1 KR1019980056922A KR19980056922A KR100280535B1 KR 100280535 B1 KR100280535 B1 KR 100280535B1 KR 1019980056922 A KR1019980056922 A KR 1019980056922A KR 19980056922 A KR19980056922 A KR 19980056922A KR 100280535 B1 KR100280535 B1 KR 100280535B1
Authority
KR
South Korea
Prior art keywords
forming
drain
gate
concentration source
low concentration
Prior art date
Application number
KR1019980056922A
Other languages
English (en)
Other versions
KR20000041139A (ko
Inventor
홍성권
황정모
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980056922A priority Critical patent/KR100280535B1/ko
Publication of KR20000041139A publication Critical patent/KR20000041139A/ko
Application granted granted Critical
Publication of KR100280535B1 publication Critical patent/KR100280535B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 소스 및 드레인의 형성을 위해 붕소이온을 이온주입할 경우, 열적 확산 거리가 긴 붕소이온의 특성상 그 주입된 붕소이온이 게이트 하부의 기판으로 확산되어 채널길이가 짧아짐으로써, 숏채널효과가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 필드산화막의 형성에 의해 소자형성영역이 정의된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트의 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 단계로 이루어지는 모스 트랜지스터 제조방법에 있어서, 상기 저농도 소스 및 드레인 형성단계를 수행한 후, 불순물 이온주입을 통해 상기 저농도 소스 및 드레인의 하부 기판영역에 확산방지층을 형성하는 확산방지층 형성단계를 더 포함하여 구성함으로써, 소스 및 드레인 형성을 위해 주입한 불순물이 게이트의 하부 기판영역으로 확산되는 것을 방지하여, 숏채널효과의 발생을 방지하는 효과가 있다.

Description

모스 트랜지스터 제조방법
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 소스 및 드레인의 하부에 질소이온을 주입하여 소스 및 드레인 형성시 불순물 이온의 확산을 감소시켜 숏채널효과를 개선하고, 모스 트랜지스터가 오프되었을때의 누설전류를 줄이는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.
도1a 및 도1b는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여, 소자형성영역을 정의하고, 그 기판(1)의 상부에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 패터닝하여 게이트(3)를 형성한 후, 불순물 이온을 주입하여 상기 게이트(3)의 측면 기판(1) 하부에 저농도 소스 및 드레인(4)을 형성하는 단계(도1a)와; 상기 게이트(3)와 저농도 소스 및 드레인(4)이 형성된 기판(1)의 상부에 질화막을 증착하고, 건식식각하여 게이트(3)의 측면에 측벽(5)을 형성한 후, 불순물 이온주입을 통해 상기 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도1b)로 구성된다.
상기와 같은 제조방법으로 제조되는 모스 트랜지스터는 그 모스 트랜지스터가 피모스 트랜지스터인 경우, 상기 저농도 소스 및 드레인(4)과 고농도 소스 및 드레인(6)을 형성하기 위해 붕소이온(B)을 주입한다.
그러나, 상기 붕소이온(B)은 실리콘 기판(1) 내에서 열적확산거리가 길기 때문에 이온주입후 열처리에 의해 상기 게이트(3)의 하부측으로 쉽게 확산되며, 이에 따라 채널길이가 짧아지게 되고, 이에 따라 열전하가 발생하는 숏채널효과(short channel effect)가 발생하게 되어 소자의 특성이 열화된다.
이와 같이 붕소이온의 확산을 방지하기 위해서 할로(HALO) 이온주입을 통해 상기 저농도 소스 및 드레인(4)의 하부측에 할로이온주입층을 형성하기도 하지만 이는 리버스 숏채널효과(reverse short channel effect)를 발생시킬 수 있다.
상기한 바와 같이 종래 모스 트랜지스터 제조방법은 소스 및 드레인의 형성을 위해 붕소이온을 이온주입할 경우, 열적 확산 거리가 긴 붕소이온의 특성상 그 주입된 붕소이온이 게이트 하부의 기판으로 확산되어 채널길이가 짧아짐으로써, 숏채널효과가 발생하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 모스 트랜지스터의 소스 및 드레인 형성을 위해 붕소이온을 주입하는 경우, 그 붕소이온이 확산을 차단할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1a 및 도1b는 종래 모스 트랜지스터의 제조공정 수순단면도.
도2a 내지 도2c는 본 발명 모스 트랜지스터의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:게이트 4:저농도 소스 및 드레인
5:측벽 6:고농도 소스 및 드레인
7:확산방지층
상기와 같은 목적은 필드산화막의 형성에 의해 소자형성영역이 정의된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트의 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 단계로 이루어지는 모스 트랜지스터 제조방법에 있어서, 상기 저농도 소스 및 드레인 형성단계를 수행한 후, 불순물 이온주입을 통해 상기 저농도 소스 및 드레인의 하부 기판영역에 확산방지층을 형성하는 확산방지층 형성단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2c는 종래 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하고, 상기 필드산화막(2)이 형성된 기판(1)의 중앙상부에 게이트(3)를 형성한 후, 불순물 이온주입을 통해 상기 게이트(3) 측면 기판(1)의 하부에 저농도 소스 및 드레인(4)을 형성하는 단계(도2a)와; 질소이온을 고에너지로 주입하여 상기 저농도 소스 및 드레인(4)의 하부 기판(1)영역에 확산방지층(7)을 형성하는 단계(도2b)와; 상기 게이트(3)와 저농도 소스 및 드레인(4)의 상부전면에 질화막을 증착하고 건식식각하여 상기 게이트(3)의 측면에 측벽(5)을 형성한 후, 불순물 이온주입을 통해 상기 측벽(5)의 측면 기판(1)의 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도2c)로 구성된다.
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 상기 트랜치내에 위치하는 필드산화막(2)을 형성한다.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 기판(1)의 중앙상부에 위치하는 게이트(3)를 형성한다.
그 다음, 상기 게이트(3)를 이온주입 마스크로 사용하는 불순물 이온주입공정으로 상기 게이트(3)의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 저농도 소스 및 드레인(4)의 이온주입공정에 비해 상대적으로 고에너지를 사용하는 불순물 이온주입공정으로, 상기 저농도 소스 및 드레인(4)의 하부기판(1) 영역에 질소이온을 이온주입하여 상기 저농도 소스 및 드레인(4) 형성을 위해 주입된 불순물 이온이 상기 게이트(3)의 하부 기판(1) 영역으로 확산되는 것을 방지하는 확산방지층(7)을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 게이트(3), 저농도 소스 및 드레인(4), 필드산화막(2)의 상부전면에 질화막을 증착하고, 건식식각공정을 통해 상기 질화막을 식각하여 상기 게이트(3)의 측면에 측벽(5)을 형성한다.
그 다음, 불순물 이온주입공정을 통해 상기 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성한다.
상기와 같은 과정을 수행한 후에 다시 고농도 소스 및 드레인(6)의 하부영역에 질소이온을 이온주입하여 다시 확산방지층을 형성할 수 있으며, 이와 같은 공정으로 확산방지효과는 더욱 커지게 된다.
상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 저농도 소스 및 드레인을 형성한 후, 그 저농도 소스 및 드레인의 하부 기판영역에 질소이온주입을 통한 확산방지층을 형성하여, 소스 및 드레인 형성을 위해 주입한 불순물이 게이트의 하부 기판영역으로 확산되는 것을 방지하여, 숏채널효과의 발생을 방지하는 효과가 있다.

Claims (3)

  1. 필드산화막의 형성에 의해 소자형성영역이 정의된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트의 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 단계로 이루어지는 모스 트랜지스터 제조방법에 있어서, 상기 저농도 소스 및 드레인 형성단계를 수행한 후, 불순물 이온주입을 통해 상기 저농도 소스 및 드레인의 하부 기판영역에 확산방지층을 형성하는 확산방지층 형성단계를 더 포함하여 된 것을 특징으로 하는 모스 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 확산방지층 형성단계는 질소이온을 이온주입하여 확산방지층을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기 고농도 소스 및 드레인을 형성한 후, 그 고농도 소스 및 드레인의 하부에 질소이온을 이온주입하여 확산방지층을 형성하는 확산방지층 형성단계를 더 포함하여 된 것을 특징으로 하는 모스 트랜지스터 제조방법.
KR1019980056922A 1998-12-21 1998-12-21 모스 트랜지스터 제조방법 KR100280535B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980056922A KR100280535B1 (ko) 1998-12-21 1998-12-21 모스 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980056922A KR100280535B1 (ko) 1998-12-21 1998-12-21 모스 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20000041139A KR20000041139A (ko) 2000-07-15
KR100280535B1 true KR100280535B1 (ko) 2001-02-01

Family

ID=19564375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980056922A KR100280535B1 (ko) 1998-12-21 1998-12-21 모스 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR100280535B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854574B1 (ko) * 2003-12-30 2008-08-26 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20000041139A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
KR100268871B1 (ko) 반도체소자의제조방법
US5652152A (en) Process having high tolerance to buried contact mask misalignment by using a PSG spacer
KR100244967B1 (ko) 듀얼 게이트(dual-gate)의 반도체 장치 제조방법
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
KR950008257B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법
KR100588658B1 (ko) 반도체 장치의 모스 트랜지스터 제조 방법
KR100280535B1 (ko) 모스 트랜지스터 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR0170436B1 (ko) 모스트랜지스터 제조방법
KR0146522B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100320436B1 (ko) 모스팻(mosfet) 제조방법
KR100198676B1 (ko) 반도체 소자의 트랜지스터의 구조 및 제조방법
KR20020040298A (ko) 피모스 트랜지스터 제조방법
KR100349367B1 (ko) 반도체 소자의 제조방법
KR100313783B1 (ko) 모스트랜지스터제조방법
KR950000151B1 (ko) Itldd 구조의 반도체장치의 제조방법
KR0139655B1 (ko) 모스 트랜지스터 제조방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100253340B1 (ko) 모스 트랜지스터 제조방법
KR100204800B1 (ko) 모스 트랜지스터 제조방법
KR940006672B1 (ko) Mos트랜지스터의 제조방법
KR100235943B1 (ko) 반도체소자의 트랜지스터 제조방법
KR19990026679A (ko) 트랜지스터의 제조방법
KR100567047B1 (ko) 모스 트랜지스터 제조방법
KR0137549B1 (ko) 모스 트랜지스터 접합 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee